KR20160004655A - 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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KR20160004655A
KR20160004655A KR1020140083267A KR20140083267A KR20160004655A KR 20160004655 A KR20160004655 A KR 20160004655A KR 1020140083267 A KR1020140083267 A KR 1020140083267A KR 20140083267 A KR20140083267 A KR 20140083267A KR 20160004655 A KR20160004655 A KR 20160004655A
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electrode
ceramic capacitor
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김제중
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 적층 배치된 복수의 유전체층을 포함하며 길이 방향으로 대향하는 제1 측면 및 제2 측면을 갖는 세라믹 본체, 상기 유전체층 상에 배치되며 상기 세라믹 본체의 제1 측면 및 제2 측면을 통해 번갈아 노출되는 복수의 내부전극 및 상기 세라믹 본체의 제1 측면 및 제2 측면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며, 상기 내부전극은 메인부 및 상기 메인부보다 두께가 두꺼운 ESD 보호부를 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{Multi-layered ceramic capacitor and board having the same mounted thereon}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
휴대 전화기, 디지털카메라, PDA와 같은 휴대형 제품, 고속 데이터선, USB 및 HDMI 등의 사용이 증가함에 따라 가혹 환경(고온, 다습, 고압, 고ESD)에서의 사용빈도가 늘고 있다. 이러한 가혹조건에서의 신뢰성 향상을 위해 ESD(Electro Static Discharge)에 대한 대책은 중요한 문제로 부각되고 있다.
적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 기판에 실장되어 사용될 수 있으며, 기판 실장 시 회로기판 상의 실장 패드와 외부전극은 솔더를 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
적층 세라믹 커패시터의 외부전극을 통해 짧은 시간 동안 고압의 전류가 흘러들어가는 경우 ESD 발생으로 적층 세라믹 커패시터가 손상될 수 있어 제품의 신뢰성 향상을 위해 정전기에 대한 대책이 매우 중요하다.
한국공개특허공보 제10- 2010-0043518호
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 적층 배치된 복수의 유전체층을 포함하며 길이 방향으로 대향하는 제1 측면 및 제2 측면을 갖는 세라믹 본체, 상기 유전체층 상에 배치되며 상기 세라믹 본체의 제1 측면 및 제2 측면을 통해 번갈아 노출되는 복수의 내부전극 및 상기 세라믹 본체의 제1 측면 및 제2 측면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며, 상기 내부전극은 메인부 및 상기 메인부보다 두께가 두꺼운 ESD 보호부를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 일 실시형태에 의하면 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터를 포함하며, 상기 적층 세라믹 커패시터는 적층 배치된 복수의 유전체층을 포함하고 길이 방향으로 대향하는 제1 측면 및 제2 측면을 갖는 세라믹 본체, 상기 유전체층 상에 배치되며 상기 세라믹 본체의 제1 측면 및 제2 측면을 통해 번갈아 노출되는 복수의 내부전극 및 상기 세라믹 본체의 제1 측면 및 제2 측면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며, 상기 내부전극은 메인부 및 상기 메인부보다 두께가 두꺼운 ESD 보호부를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시형태에 의하면 ESD(Electro Static Discharge)에 의한 손상 발생이 감소된 적층 세라믹 커패시터 및 그 실장 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극을 나타내기 위한 평면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 도시한 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터(100)
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 및 외부전극(131, 132);을 포함한다.
본 발명의 일 실시형태에 따르면, 도면의 T-방향은 세라믹 본체(110)의 두께 방향으로서, 내부전극(121, 122) 및 유전체층(111)이 적층되는 방향이며, L-방향은 세라믹 본체(110)의 길이 방향이며, W-방향은 세라믹 본체(110)의 폭 방향일 수 있다.
상기 세라믹 본체(100)는 복수의 유전체층(111)을 포함하고 길이 방향으로 마주보는 제1 측면(1) 및 제2 측면(2), 폭 방향으로 마주보는 제3 측면(3) 및 제4 측면(4), 두께 방향으로 마주보는 상면(5) 및 하면(6)을 질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 대략적인 육면체 형상으로 이루어질 수 있다.
상기 상면 및 하면은 특별한 표시가 없는한 세라믹 본체에서 별도로 구별되는 것은 아니고 각각 두께 방향으로 대향하는 일면 및 타면과 동일한 의미로 이해될 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)이 적층되어 형성될 수 있다. 도 1 및 도 2에 도시된 바와 같이 상기 세라믹 본체는 유전체층(111)상에 배치된 내부전극(121, 122)을 포함하며, 내부전극이 배치된 복수의 유전체층이 적층되어 형성될 수 있다. 상기 내부전극은 제1 내부전극(121) 및 제2 내부전극(122)을 포함할 수 있으며 상기 제1 및 제2 내부전극(121, 122)은 적어도 일 유전체층(111)을 사이에 두고 상기 유전체층 상에 번갈아 배치되어 상기 세라믹 본체의 두께(T) 방향으로 적층될 수 있다.
상기 내부전극(121, 122)은 상기 세라믹 본체의 제1 측면(1) 및 제2 측면(2)을 통해 번갈아 노출될 수 있다. 예를 들어, 상기 제1 내부전극(121)은 상기 세라믹 본체의 제1 측면(1)을 통해 노출되고 상기 제2 내부전극(122)은 상기 세라믹 본체의 제2 측면(2)을 통해 노출될 수 있다.
상기 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 평균 두께는 적층 세라믹 전자부품의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부전극(121, 122)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 소성 후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한되지 않는다.
또한 상기 세라믹 본체(110)는 내부전극(121, 122)을 외부 충격으로부터 보호하기 위해 최외측 내부전극의 외측에 배치된 커버층(도면부호 미표시)을 포함할 수 있다.
상기 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상기 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 적층하여 형성된 것으로 볼 수 있으며, 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 본체의 제1 측면 및 제2 측면에 배치되며 상기 내부전극(121, 122)과 연결될 수 있다. 상기 외부전극(131, 132)은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있으며, 상기 제1 외부전극(131)은 제1 내부전극(121)과 연결되고 상기 제2 외부전극(132)은 제2 내부전극(121)과 연결될 수 있다.
상기 외부전극(131, 132)은 전도성 페이스트를 상기 세라믹 본체(110)의 제1 측면 및 제2 측면에 도포하고 소성하여 형성할 수 있으며, 외부전극의 형상 및 형성방법은 특별히 한정되지 않는다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)의 내부전극(121, 122)은 길이 방향에서 두께가 다르게 형성될 수 있다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 3을 참조하면, 상기 내부전극(121, 122)은 메인부(121a, 122a) 및 ESD 보호부(121b, 122b)를 포함한다. 예를 들어, 상기 제1 내부전극(121)은 제1 메인부(121a) 및 제1 ESD 보호부(121b)를 포함하고 상기 제2 내부전극(122)은 제1 메인부(122a) 및 제2 ESD 보호부(122b)를 포함할 수 있다.
본 발명의 일 실시형태에 의하면, 상기 ESD 보호부(121b, 122b)는 상기 메인부(121a, 122a)보다 두껍게 형성된다.
상기 메인부(121a, 122a)는 상기 외부전극과 연결되는 내부전극의 일단에서 상기 내부전극의 일정 길이까지의 부분을 의미하고, 상기 ESD 보호부(121b, 122b)는 내부전극 중 메인부(121a, 122a)를 제외한 영역으로, 상기 외부전극과 연결되지 않는 내부전극의 타단에서 상기 내부전극의 일정 길이까지의 부분을 의미한다.
상기 메인부(121a, 122a)와 상기 ESD 보호부(121b, 122b)는 인접하게 배치되고, 서로 연결되어 일체로 형성되며 두께 차이에 의해 구분될 수 있다.
상기 메인부(121a, 122a)는 상기 내부전극에서 상기 외부전극과 연결되는 일단과 인접한 부분이고 상기 ESD 보호부(121b, 122b)는 상기 내부전극에서 외부전극과 연결되지 않는 타단과 인접하는 부분이다. 다만, 메인부(121a, 122a)와 ESD 보호부(121b, 122b)는 내부전극 일단 및 타단으로부터의 절대적인 거리에 의해 구분되는 것이 아니고 두께 차이에 의해 구분될 수 있다.
상기 메인부(121a, 122b)는, 상기 내부전극 중 인접한 내부전극과 중첩영역을 형성하지 않고 외부전극과 연결되는 리드부(도면부도 미표시)를 포함할 수 있다.
상기 내부전극(121, 122)은 상기 리드부를 통해 외부전극과 전기적으로 연결될 수 있다.
따라서 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 인접한 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
상기 ESD 보호부(121b, 122b)는 인접하는 내부전극과 중첩되여 용량을 형성할 수 있고, 상기 메인부(121a, 122a) 중 리드부를 제외한 영역은 인접하는 내부전극과 중첩되어 용량을 형성할 수 있다.
다만, 외부전극을 통해 순간적으로 고전류가 적층 세라믹 커패시터의 내부로 흘러 들어가는 경우, 표면전하밀도가 높은 내부전극의 끝단에 (-)전하가 집중되고, (+)로 대전된 인접한 내부전극 사이에 배치된 유전체층의 내부 쌍극자(dipole)들이 팽창 및 수축하거나, 유전체층의 절연성이 파괴되어 정전기 방전(ESD, Electrostactic Discharge)이 발생함으로써 의해 적층 세라믹 커패시터의 일부가 파괴될 수 있다.
하지만, 본 발명의 일 실시형태에 의한 적층 세라믹 커패시터는 내부전극 중 외부전극과 연결되지 않은 일단 및 그와 인접한 영역을 두껍게 하여 표면적 증대로 인한 전하분산효과로 전하집중을 해소하여 적층 세라믹 커패시터의 ESD 전압을 증가시킬 수 있다.
ESD 전압은 정전기(Electro static) 인가 시 적층 세라믹 커패시터가 견딜 수 있는 한계 전압으로 ESD 내량을 의미할 수 있다.
본 발명의 일 실시형태에 의하면, 상기 세라믹 본체의 길이-두께 방향 단면에서, 상기 메인부(121a, 122a)의 면적을 Sa, 상기 ESD 보호부(121b, 122b)의 면적을 Sb로 규정할 때, 0.65≤Sb/Sa≤1.80을 만족할 수 있다.
상기 메인부(121a, 122a)의 면적 Sa는 상기 메인부(121a, 122a)의 길이와 두께의 곱으로 구할 수 있으며, 상기 ESD 보호부(121b, 122b)의 면적 Sb는 상기 ESD 보호부(121b, 122b)의 길이와 두께의 곱으로 구할 수 있다.
상기 Sb/Sa가 0.65 미만인 경우 적층 세라믹 커패시터의 ESD 전압 향상효과가 크게 나타나지 않으며, Sb/Sa가 1.80을 초과하는 경우 메인부와 ESD 보호부의 단차로 인한 마진부의 딜라미네이션 및 세라믹 본체의 크랙 발생률이 높을 수 있다.
본 발명의 일 실시형태에 의하면 전하분산 효과를 향상시키고, 메인부와 ESD 보호부의 단차로 인한 세라믹 본체 내 딜라미네이션 및 크랙 발생을 억제하기 위하여, 상기 내부전극의 길이를 L1, 상기 ESD 보호부의 길이를 Lb로 규정할 때, 0.35≤Lb/L1≤0.5를 만족할 수 있으며, 상기 메인부의 두께를 T1, 상기 ESD 보호부의 두께를 T2로 규정할 때, 1.1≤T2/T1≤1.8을 만족할 수 있다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제1 내부전극(121) 및 제2 내부전극(122)을 나타내기 위한 평면도이다.
도 4를 참조하면, 본 발명의 일 실시형태에 의한 적층 세라믹 커패시터(100)는 상기 내부전극(121, 122)의 평면상에서, 상기 외부전극과 연결되지 않고 이격된 내부전극 일단의 모서리부는 라운드진 형상을 가진다. 내부전극 모서리부분에 라운드를 확보하면, 각지거나 돌출된 부분을 최소화로 전하집중을 해소하여 적층 세라믹 커패시터의 ESD 전압을 증가시킬 수 있다.
상기 내부전극(121, 122) 모서리부의 곡률반경을 R, 상기 내부전극(122, 122)의 폭을 W1로 규정할 때, 상기 내부전극은 0.25≤R/W1≤0.50을 만족할 수 있다.
상기 R/W1가 0.25 미만인 경우 적층 세라믹 커패시터의 ESD 전압 향상효과가 크게 나타나지 않을 수 있다.
또한, 이에 제한되는 것은 아니나, 내부전극에서 각지거나 돌출된 부분을 최소화하기 위해 내부전극 일단의 모서리부를 폭 방향 양측에서 실질적 대칭으로 형성하는 경우 R/W1는 0.50을 초과할 수 없다.
상기 내부전극(121, 122)의 상면 및 하면 중 적어도 일면은 상기 메인부(121a, 122a)와 상기 ESD 보호부(121b, 122b)의 두께 차이로 단차를 가진다.
또한 메인부(121a, 122a)와 ESD 보호부(121b, 122b)의 두께 차이로 상기 내부전극(121, 122)의 상면 및 하면은 모두 단차를 가질 수 있다.
상기 내부전극(121, 122)의 상면 및 하면 중 적어도 일면의 단차는 완만하게 높이가 증가하는 형상을 가질 수 있다.
본 발명의 일 실시형태에 의하면, 상기 내부전극(121, 122)의 상면 및 하면은 동일한 수준의 단차를 갖도록 형성될 수 있으며, 내부전극의 상면 및 하면의 단차의 높이는 상기 메인부와 상기 ESD 보호부의 두께 차이의 1/2일 수 있다. 상기와 같이 단차가 내부전극 상면 및 하면에서 실질적으로 동일한 수준으로 형성되는 경우, 단차가 내부전극의 상면 또는 하면에만 있는 경우에 비해 내부전극 간의 단락(쇼트) 발생률을 감소시킬 수 있다.
본 발명의 일 실시형태에 의하면, 적층 세라믹 커패시터의 내부전극은 끝단과 인접한 일부 영역의 두께가 증가되거나, 내부전극 끝단의 형상이 호를 가짐으로써, 내부전극의 두께가 균일하게 형성되거나 내부전극 끝단이 라운드 지지 않은 경우에 비해 ESD 전압을 향상시킬 수 있다.
또한 내부전극의 두께가 증가된 부분의 면적이 내부전극 나머지 부분의 면적의 65% 이상이 되도록 하는 경우 및 내부전극 끝단 모서리의 호의 곡률반경이 내부전극 폭의 25% 이상이 되도록 하는 경우 ESD 전압을 더욱 향상시킬 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판(200)을 도시한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품의 실장 기판(200)은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100), 상기 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210) 및 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 전자부품(100)은 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
즉, 본 실시형태에 의하면 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210) 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터(100)를 포함하며, 상기 적층 세라믹 커패시터(100)는 적층 배치된 복수의 유전체층을 포함하고 길이 방향으로 대향하는 제1 측면 및 제2 측면을 갖는 세라믹 본체, 상기 유전체층 상에 배치되며 상기 세라믹 본체의 제1 측면 및 제2 측면을 통해 번갈아 노출되는 복수의 내부전극 및 상기 세라믹 본체의 제1 측면 및 제2 측면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며, 상기 내부전극은 메인부 및 상기 메인부보다 두께가 두꺼운 ESD 보호부를 포함하는 적층 세라믹 커패시터의 실장 기판(200)을 제공한다.
상기의 적층 세라믹 커패시터의 실장 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
실험 예
본 실험 예는 길이×폭×두께(L×W×T)가 약 0.4mm×0.2mm×0.2mm인 0402 사이즈, 온도 변화에 따른 용량 변화가 ±30ppm 이내인 COG 기종의 적층 세라믹 커패시터로 수행되었다. 상기 적층 세라믹 커패시터에 포함된 유전체층의 두께는 약 5.5μm 내부전극의 두께는 약 1.6μm 이었으며, 내부전극의 적층수는 약 18층이었다. 본 실험 예에서 상기 내부전극의 두께 및 유전체층의 두께는 각각 메인부 및 메인부와 대응하는 영역의 두께를 의미한다.
메인부의 면적(Sa)과 ESD 보호부의 면적(Sb)의 비(Sb/Sa) 및 외부전극과 이격된 내부전극 일단의 모서리부 곡률반경(R)과 내부전극 폭(W1)의 비(R/W1)는 하기 표 1에 도시된 바와 같이 다양하게 형성되었다.
상기 내부전극은 세라믹 본체의 길이방향 제1 측면 및 제2 측면으로 번갈아 노출되며, 외부전극은 세라믹 본체의 제1 측면 및 제2 측면에 형성되었다.
하기 표 1은 상기와 같이 제조된 적층 세라믹 커패시터에서, 메인부의 면적(Sa)과 ESD 보호부의 면적(Sb)의 비(Sb/Sa) 및 외부전극과 이격된 내부전극 일단의 모서리부 곡률반경(R)과 내부전극 폭(W1)의 비(R/W1)에 따른 ESD 전압을 나타내는 데이터이다.
표 1의 ESD 전압은 ESD 인가 시험장비의 (+)극 및 (-)극 끝단에 기판 실장된 적층 세라믹 커패시터를 연결하고, (+) 및 (-) 각각 1회씩 500V 단위로 전압을 올리면서 인가한 뒤 IR 실측을 통해 적층 세라믹 커패시터가 파괴되지 않은 한계 전압을 측정하여 표시하였다. 적층 세라믹 커패시터의 파괴는 정전기 인가 후 IR 실측을 통해 쇼트발생을 확인하여 판정하였다.
표 1의 제1 행은 내부전극 일단의 모서리부 곡률반경(R)과 내부전극 폭(W1)의 비(R/W1) 값을 표시하고, 표 1의 제1 열은 메인부의 면적(Sa)과 ESD 보호부의 면적(Sb)의 비(Sb/Sa) 값을 표시하며, 2행 내지 11행의 2열 내지 10열은 R/W1과 Sb/Sa에 따른 ESD 전압을 표시한다.
Sb/Sa ＼ R/W1 0 0.05 0.10 0.15 0.20 0.25 0.30 0.40 0.50
0.1 1000V 1000V 1000V 1000V 1000V 1500V 1500V 1500V 1500V
0.2 1000V 1000V 1000V 1000V 1000V 2000V 2000V 2000V 2000V
0.4 1000V 1500V 1500V 1500V 1500V 2500V 2500V 2500V 2500V
0.65 2500V 3000V 3000V 3000V 3500V 5000V 5000V 5000V 5000V
0.90 3500V 3500V 3500V 3500V 3500V 5500V 5500V 5500V 5500V
1.30 4000V 4500V 4500V 4500V 4500V 6000V 6500V 6500V 6500V
1.80 4500V 4500V 4500V 5000V 5000V 6500V 6500V 6500V 6500V
2.00 4500V 4500V 4500V 5000V 5000V 6500V 6500V 6500V 7000V
2.50 6000V 6000V 6000V 6000V 6000V 7000V 7000V 7000V 7000V
3.00 6000V 6000V 6000V 6000V 6000V 7500V 7500V 7500V 7500V
상기 표 1을 참조하면, Sb/Sa가 0.65 이상인 경우(표 1의 5행 내지 11행에 해당), Sb/Sa가 0.65 미만인 경우에 비해 ESD 전압이 큰폭으로 증가하는 것을 확인할 수 있다. 또한 R/W1가 0.25인 이상인 경우(표 1의 7열 내지 10열에 해당), R/W1가 0.25 미만인 경우에 비해 ESD 전압이 증가하는 것을 확인할 수 있다.
하기 표 2는 Sb/Sa 값에 따른 세라믹 본체 마진부의 딜라미네이션 발생률을 나타내는 데이터이다. 세라믹 본체 마진부의 딜라미네이션은 각 실험군 당 1000개의 칩에 대하여 세라믹 본체의 길이-두께 방향 단면의 관찰을 통해 층간 딜라미네이션의 발생 여부를 확인하여 나타내었다.
Sb/Sa 딜라미네이션 발생률(%)
0.1 0.0
0.2 0.0
0.4 1.2
0.65 0.0
0.90 1.4
1.30 0.0
1.80 5.4
2.00 46.7
2.50 48.9
3.00 65.3
상기 표 2를 참조하면 Sb/Sa가 1.80을 초과하면 딜라미네이션 발생률이 급격히 증가하는 것을 알 수 있다.
상기 표 1을 참조하면, Sb/Sa가 0.65 이상이 되는 것이 바람직함을 알 수 있고, 상기 표 2를 참조하면, Sb/Sa가 1.80 이하로 형성되는 것이 바람직함을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 본체
111: 유전체 층
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
200: 실장 기판
210: 인쇄회로기판
221, 222: 제1 및 제2 전극 패드
230: 솔더

Claims (14)

  1. 적층 배치된 복수의 유전체층을 포함하며 길이 방향으로 대향하는 제1 측면 및 제2 측면을 갖는 세라믹 본체;
    상기 유전체층 상에 배치되며 상기 세라믹 본체의 제1 측면 및 제2 측면을 통해 번갈아 노출되는 복수의 내부전극; 및
    상기 세라믹 본체의 제1 측면 및 제2 측면에 배치되며 상기 내부전극과 연결되는 외부전극; 을 포함하며,
    상기 내부전극은 메인부 및 상기 메인부보다 두께가 두꺼운 ESD 보호부를 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 메인부는 상기 외부전극과 연결되는 리드부를 포함하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 본체의 길이-두께 방향 단면에서, 상기 메인부의 면적을 Sa, 상기 ESD 보호부의 면적을 Sb로 규정할 때, 0.65≤Sb/Sa≤1.80을 만족하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 내부전극의 길이를 L1, 상기 ESD 보호부의 길이를 Lb로 규정할 때, 0.35≤Lb/L1≤0.5를 만족하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 메인부의 두께를 T1, 상기 ESD 보호부의 두께를 T2로 규정할 때, 1.1≤T2/T1≤1.8을 만족하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 내부전극의 평면상에서, 상기 외부전극과 이격되어 배치된 상기 내부전극 일단의 모서리부는 라운드진 형상을 가지며, 상기 모서리부의 곡률반경을 R, 상기 내부전극의 폭을 W1로 규정할 때, 0.25≤R/W1≤0.50을 만족하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 내부전극의 상면 및 하면은 상기 메인부와 상기 ESD 보호부의 두께 차이로 단차를 갖는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 단차의 높이는 상기 메인부와 상기 ESD 보호부의 두께 차이의 1/2인 적층 세라믹 커패시터.
  9. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는 적층 배치된 복수의 유전체층을 포함하고 길이 방향으로 대향하는 제1 측면 및 제2 측면을 갖는 세라믹 본체, 상기 유전체층 상에 배치되며 상기 세라믹 본체의 제1 측면 및 제2 측면을 통해 번갈아 노출되는 복수의 내부전극 및 상기 세라믹 본체의 제1 측면 및 제2 측면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며, 상기 내부전극은 메인부 및 상기 메인부보다 두께가 두꺼운 ESD 보호부를 포함하는,
    적층 세라믹 커패시터의 실장 기판.
  10. 제9항에 있어서,
    상기 메인부는 상기 외부전극과 연결되는 리드부를 포함하는 적층 세라믹 커패시터의 실장 기판.
  11. 제9항에 있어서,
    상기 세라믹 본체의 길이-두께 방향 단면에서, 상기 메인부의 면적을 Sa, 상기 ESD 보호부의 면적을 Sb로 규정할 때, 0.65≤Sb/Sa≤1.80을 만족하는 적층 세라믹 커패시터의 실장 기판.
  12. 제9항에 있어서,
    상기 내부전극의 길이를 L1, 상기 ESD 보호부의 길이를 Lb로 규정할 때, 0.35≤Lb/L1≤0.5를 만족하는 적층 세라믹 커패시터의 실장 기판.
  13. 제9항에 있어서,
    상기 메인부의 두께를 T1, 상기 ESD 보호부의 두께를 T2로 규정할 때, 1.1≤T2/T1≤1.8을 만족하는 적층 세라믹 커패시터의 실장 기판.
  14. 제9항에 있어서,
    상기 내부전극의 평면상에서, 상기 외부전극과 이격되어 배치된 상기 내부전극 일단의 모서리부는 라운드진 형상을 가지며, 상기 모서리부의 곡률반경을 R, 상기 내부전극의 폭을 W1로 규정할 때, 0.25≤R/W1≤0.50을 만족하는 적층 세라믹 커패시터의 실장 기판.


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