KR102516764B1 - 복합 전자 부품 - Google Patents

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Abstract

본 발명은, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극이 적층된 커패시터 바디; 및 상기 커패시터 바디의 양단에 각각 배치된 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터, 상기 적층형 커패시터의 하부에 배치되는 기판; 및 상기 기판에 상기 제1 및 제2 외부 전극과 각각 접속되도록 서로 이격되게 배치되고, 상기 기판 바디의 상면 또는 하면으로 더 연장되는 제1 및 제2 방전부를 가지는 제1 및 제2 방전 전극; 을 포함하는 고강성 칩 및 상기 제1 및 제2 방전부 사이에 스페이스부가 마련되도록 상기 제1 및 제2 방전 전극을 커버하는 봉지부를 포함하는 복합 전자 부품을 제공한다.

Description

복합 전자 부품{Composite electronic component}
본 발명은 복합 전자 부품에 관한 것이다.
최근 전기 차의 유통이 활발해지면서 전장용 전자 부품의 정전기방전(ESD: Electro Static Discharge)에 대한 내구성 문제, 불량시 쇼트(short)로 인한 과전류 문제와 같은 신뢰성에 대한 요구가 높아지고 있다.
ESD에 대한 내구성을 개선하기 위해서는, ESD 인가시 내부 전극의 층간 파괴를 방지하는 것이 필요하고, 이에 적층형 커패시터의 내부 전극의 층간 간격을 두껍게 할 수 있다.
또한, 쇼트 불량을 개선하기 위해서는, 외력에 의한 크랙(crack)이 주로 생기는 외부 전극 부분의 장(長)방향 마진을 크게 하여 크랙이 생기더라도 내부 전극 간 쇼트가 발생되지 않도록 할 수 있다.
그러나, 위와 같이 내부 전극의 층간 간격을 늘리거나 내부 전극과 외표면 사이의 마진을 늘리게 되면, 적층형 커패시터의 주요 특성인 커패시턴스(capacitance)가 감소하게 되는 문제가 생긴다.
또한, 적층형 커패시터는 기판에 실장시 기판의 휨에 의해 적층형 커패시터에 휨 크랙이 발생할 수 있다.
한편, 적층형 커패시터는 유전체의 특성상 기판에 실장시 압전 현상에 의한 진동으로 어쿠스틱 노이즈(acoustic noise)가 발생할 수 있다.
국내공개특허공보 제2016-0055424호 일본공개특허공보 제2000-114005호
본 발명은 커패시턴스의 감소를 줄이면서 ESD 내구성은 향상시키고 불량시 쇼트로 인한 과전류 문제 및 휨 크랙을 방지하고, 어쿠스틱 노이즈를 저감시킬 수 있는 복합 전자 부품을 제공하는데 목적이 있다.
본 발명의 일 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극이 적층된 커패시터 바디; 및 상기 커패시터 바디의 양단에 각각 배치된 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터, 상기 적층형 커패시터의 하부에 배치되는 기판; 및 상기 기판에 상기 제1 및 제2 외부 전극과 각각 접속되도록 서로 이격되게 배치되고, 상기 기판 바디의 상면 또는 하면으로 더 연장되는 제1 및 제2 방전부를 가지는 제1 및 제2 방전 전극; 을 포함하는 고강성 칩 및 상기 제1 및 제2 방전부 사이에 스페이스부가 마련되도록 상기 제1 및 제2 방전 전극을 커버하는 봉지부; 를 포함하는 복합 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 및 제2 면의 일부까지 각각 연장되고 상기 제1 및 제2 방전 전극과 각각 접속되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 접속부와 상기 제1 밴드부 중 상기 커패시터 바디의 상면에 배치된 부분 및 상기 봉지부의 일 단면 및 하면 중 일부를 커버하는 제1 단자 전극; 및 상기 제2 접속부와 상기 제2 밴드부 중 상기 커패시터 바디의 상면에 배치된 부분 및 상기 봉지부의 타 단면 및 하면 중 일부를 커버하는 제2 단자 전극; 을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 고강성 칩은 알루미나로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 방전부는 상기 기판의 하면에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 방전부는 상기 기판의 상면에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 스페이스부에 상기 제1 및 제2 방전부를 연결하도록 배치되는 정전기방전(ESD: Electro Static Discharge) 기능체를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 방전부와 상기 정전기방전 기능체는 상기 기판의 하면에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 방전부와 상기 정전기방전 기능체는 상기 기판의 상면에 형성될 수 있다.
본 발명의 실시 형태에 따르면, 적층형 커패시터의 하부에 ESD 패싱(passing) 역할을 하는 방전 전극이 포함된 고강성 칩을 부착함으로써, 내부 전극의 층간 간격을 두껍게 하지 않고 외부 전극 부분의 장방향 마진을 크게 하지 않아도 되기 때문에, 커패시턴스의 감소를 최소화하면서 ESD 내구성은 향상시키고 불량시 쇼트로 인한 과전류 문제 및 휨 크랙을 방지하여 고신뢰성을 확보할 수 있고, 이와 함께 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 투명 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 본 발명의 제2 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제3 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 투명 사시도이다.
도 6은 도 5의 II-II’선 단면도이다.
도 7은 본 발명의 제4 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 단면도이다.
도 8은 종래의 복합 전자 부품과 본 실시 형태의 복합 전자 부품의 어쿠스틱 노이즈를 비교하여 나타낸 그래프이다.
도 9 및 도 10은 종래의 복합 전자 부품의 휨 강도 시험 결과를 나타낸 사진이다.
도 11 및 도 12는 본 실시 예의 복합 전자 부품의 휨 강도 시험 결과를 나타낸 사진이다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 제1 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 투명 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 도 1의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
여기서, 도면의 X, Y, Z는 커패시터 바디의 길이 방향, 폭 방향 및 두께 방향으로 각각 정의하기로 한다. 또한, 상기 두께 방향은 유전체층의 적층 방향과 동일한 개념으로 사용될 수 있다
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시 형태에 따른 복합 전자 부품은 적층형 커패시터(100), 고강성 칩(200) 및 봉지부(180)를 포함한다.
적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부 전극(121, 122)을 포함한다.
본 발명의 일 실시 형태에서, 커패시터 바디(110)의 형상은 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
또한, 커패시터 바디(110)는, Z방향으로 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면을 포함한다. 여기서, 커패시터 바디(110)의 하면인 제1 면이 실장 방향을 향하는 면이 될 수 있다.
커패시터 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111)끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면을 통해 각각 노출될 수 있다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 그린 시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 인쇄할 수 있다. 그리고, 내부 전극이 인쇄된 세라믹 그린 시트를 번갈아 가며 적층하고 소성하여 커패시터 바디(110)를 형성할 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 X방향으로 양단에 각각 배치된다.
또한, 제1 및 제2 외부 전극(131, 132)은, 커패시터 바디(110)의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부(131a, 132a)와, 제1 및 제2 접속부(131a, 132a)에서 커패시터 바디(110)의 제1 및 제2 면의 일부까지 각각 연장되는 제1 및 제2 밴드부(131b, 132b)를 각각 포함한다.
이때, 제1 및 제2 밴드부(131b, 132b)는 커패시터 바디(110)의 제5 및 제6 면의 일부까지 더 연장되게 형성될 수 있다.
고강성 칩(200)은 적층형 커패시터(100)의 하부에 배치되는 기판(150)과 제1 및 제2 방전 전극(161, 162)을 포함한다.
이하, 설명의 편의를 위해, 본 발명의 실시 형태를 설명함에 있어서, 고강성 칩 및 봉지부 등을 설명할 때, 커패시터 바디의 6면과 동일한 방향을 바라보는 면은 각각 동일한 면으로 정의하여 설명하기로 한다.
기판(150)은 고강성 재료로 이루어질 수 있으며, 예컨대 알루미나(alumina, Al2O3)로 이루어질 수 있다.
이때, 기판(150)의 길이 및 폭은 적층형 커패시터(100)의 길이 및 폭 보다 0.1 내지 0.3mm 더 작게 형성될 수 있으며, 두께는 0.05 내지 0.15mm가 되도록 형성될 수 있다.
제1 및 제2 방전 전극(161, 162)은 제1 및 제2 연결부(161a, 162a)와 제1 및 제2 방전부(161b, 162b)를 각각 포함한다.
제1 및 제2 연결부(161a, 162a)는 기판(150)의 X방향의 양단을 각각 커버하는 부분이며, 제1 및 제2 외부 전극(131, 132)의 하측 제1 및 제2 밴드부(131b, 132b)와 각각 접속되어 전기적으로 연결될 수 있다.
이때 제1 및 제2 연결부(161a, 162a)와 제1 및 제2 밴드부(131b, 132b)는 도전성 접착제 또는 도전성 수지 등을 사용하여 접합될 수 있다.
제1 및 제2 방전부(161b, 162b)는 제1 및 제2 연결부(161a, 162a)에서 기판(150)의 상면 또는 하면으로 각각 연장되는 부분이며, X방향으로 서로 이격되게 형성된다.
또한, 제1 및 제2 방전부(161b, 162b)는 동일 평면 상에서 X방향으로 서로 마주보게 배치될 수 있으며, 본 실시 형태에서는 제1 및 제2 방전부(161b, 162b)가 기판(150)의 하면에 형성된 것으로 도시하여 설명하기로 한다.
이때, 후술하는 제1 및 제2 방전부(161b, 162b) 사이에 마련되는 스페이스부(170)가 ESD 바이패싱(by passing)의 역할을 한다.
스페이스부(170) 중 제1 및 제2 방전부(161b, 162b) 사이의 갭(gap)은 ESD 턴온(turn on) 전압을 결정하는 역할을 하며, 바람직하게 1 내지 20㎛일 수 있다. 여기서, 턴온 전압은 ESD가 작동하여 고전압의 정전기가 리드 전극으로 통하는 전압을 의미한다.
전자 부품에 고전압의 전류가 흐를 때 리드 전극으로 흐르지 않는 경우, ESD가 커패시터에 가해지는 전압을 버텨내는 정도는 커패시터의 내부 전극 간의 거리와 상관 관계가 있다. 여기서, 커패시터가 버텨내는 ESD의 전압의 정도가 제1 및 제2 방전부 (161b, 162b)의 턴온 전압 보다 낮으면 커패시터에 크랙 등의 데미지(damage)가 발생할 수 있다.
이러한 제1 및 제2 방전 전극(161, 162)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 상기 도전성 금속은 구리(Cu), 은(Ag), 팔라듐(Pd), 주석(Sn), 니켈(Ni) 및 금(Au) 중 적어도 하나 이상을 포함하거나 또는 이들의 화합물일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 방전 전극(161, 162)은 기판(150)에 레이저 스크리빙(laser scribing) 장비를 사용하여 형성할 수 있다.
한편, 도면에 도시하지는 않았으나, 제1 및 제2 방전 전극(161, 162)의 외측에 도금에 의한 니켈/주석(Ni/Sn) 도금층을 더 형성할 수 있다.
봉지부(180)는 제1 및 제2 방전 전극(161, 162)을 커버하며, 내부에 제1 및 제2 방전부(161b, 162b)를 서로 이격시키는 스페이스부(170)가 마련된다.
봉지부(180)는 기판(150)과 제1 및 제2 방전 전극(161, 162)을 포함하는 고강성 칩(200)을 외부 환경으로부터 보호하는 역할을 한다.
이러한 봉지부(180)는 절연성 재료로서 예를 들어 에폭시계 수지를 포함할 수 있으며, 본 발명의 재료가 특별히 제한되는 것은 아니다.
본 실시 형태의 복합 전자 부품은 제1 및 제2 단자 전극(141, 142)을 더 포함할 수 있다.
제1 단자 전극(141)은 제1 외부 전극(131)의 제1 접속부(131a)와 제1 밴드부(131b) 중 커패시터 바디(110)의 제2 면에 배치된 부분 및 봉지부(180)의 일 단면 및 하면 중 일부를 커버할 수 있다. 즉, 제1 단자 전극(141)은 봉지부(180)의 하부 일 모서리를 커버할 수 있다.
제2 단자 전극(142)은 제2 외부 전극(132)의 제2 접속부(132a)와 제2 밴드부(132b) 중 커패시터 바디(110)의 제2 면에 배치된 부분 및 봉지부(180)의 타 단면 및 하면 중 일부를 커버할 수 있다. 즉, 제2 단자 전극(142)은 봉지부(180)의 하부 타 모서리를 커버할 수 있다.
제1 및 제2 단자 전극(141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
이러한 제1 및 제2 단자 전극(141, 142)은 디핑(dipping)에 의해 형성할 수 있으나, 도금 등의 다른 방법을 사용할 수 있음은 물론이다.
또한, 도면에 도시하지는 않았으나, 제1 및 제2 단자 전극(141, 142)의 외측에는 도금에 의한 니켈/주석(Ni/Sn) 도금층이 더 배치될 수 있다.
도 4를 참조하면, 제1 및 제2 방전 전극(161, 162)의 제1 및 제2 방전부(161b, 162b)가 제1 및 제2 연결부(161a, 162a)에서 기판(150)의 상면으로 연장되게 형성되고, 스페이스부(170')는 기판(150)의 상면에 제1 및 제2 방전부(161b, 162b)와 연결되도록 마련된다.
한편, 본 발명의 또 다른 실시 형태에 따르면, 스페이스부에 제1 및 제2 방전부(161b, 162b)를 서로 연결하도록 정전기방전(ESD: Electro Static Discharge) 기능체(190)가 배치될 수 있다.
ESD 기능체(190)는 ESD 내구성을 높이고 ESD 턴온 전압을 조정하는 역할을 할 수 있다. 이러한 ESD 기능체는 ESD(Electro Static Discharge) 써프레서(Suppressor)일 수 있으나, 반드시 이에 제한되는 것은 아니다.
또한, ESD 기능체(190)는 전도성 고분자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 상기 전도성 고분자는 커넥터에서 시스템 또는 IC로 신호가 전달되는 신호 인터페이스(Signal Interface)나 전원단의 IC Block 또는 통신 라인(Line)에서 입력되는 신호 전압이 정격 전압(회로 전압) 수준인 경우에는 부도체의 특성을 가지나, 순간적으로 ESD 등의 과전압이 발생할 경우 도체의 특성을 가진다.
상기 ESD 등의 과전압 발생시 도체의 특성을 갖는 ESD 기능체(190)으로 인해 제1 및 제2 방전부(161b, 162b)는 서로 쇼트 될 수 있다.
도 5 및 도 6을 참조하면, 제1 및 제2 방전부(161b, 162b)가 기판(150)의 하면에 형성되고, ESD 기능체(190)가 기판(150)의 하면에서 제1 및 제2 방전부(161b, 162b)와 연결되도록 배치될 수 있다.
도 7을 참조하면, 제1 및 제2 방전부(161b, 162b)가 기판(150)의 상면에 형성되고, ESD 기능체(190')가 기판(150)의 상면에서 제1 및 제2 방전부(161b, 162b)와 연결되도록 배치될 수 있다.
적층형 커패시터는 직류 전원에서 오픈(open) 회로이지만, 외부 환경에 의해 커패시터 바디의 내부에 크랙이 발생하면 내부 전극이 서로 겹쳐지거나 전류 패스(path)가 생기면서 쇼트로 인해 불량이 발생한다.
쇼트로 인한 불량은 원하지 않는 선로로 과전류가 흐르게 되어 다른 부품에까지 악영향을 미치게 된다.
종래에는 외력에 의해 크랙이 생기기 쉬운 외부 전극 쪽의 마진을 증가시켜 크랙이 생겨도 내부 전극의 양 전극간 쇼트가 발생되지 않도록 설계하였지만, 이 경우 마진에 증가에 따라 커패시턴스를 구현하는 내부 전극의 면적이 상대적으로 감소하게 된다.
본 발명에 따르면, 적층형 커패시터의 하면에 방전 전극을 가지는 고강성 칩을 부착하여 ESD 서프레서(suppressor)와 같은 ESD 바이패싱(by passing) 기능을 제공함으로써 적층형 커패시터의 내부 전극의 설계를 변경하지 않고도 ESD 보호 기능을 구현할 수 있다.
표 1은 비교 예로서 고강성 칩을 포함하지 않는 종래의 MLCC 구조에서 25kV에서 각각 10개씩 ESD 내구성을 테스트한 결과를 나타낸 것이다. 표 2는 실시 예로서 본 발명의 복합 전자 부품에서 25kV에서 각각 10개씩 ESD 내구성을 테스트한 결과를 나타낸 것이다. 이때, 모든 MLCC는 길이*폭이 16*8mm인 것을 사용한다. 여기서, #1~10과 #21~30은 1nF 제품이고, #11~20과 #31~40은 10nF 제품이다.
# 테스트 전
IR (Ω)		 테스트 후
IR (Ω)		 # 테스트 전
IR (Ω)		 테스트 후
IR (Ω)
1 4.14E*10 쇼트발생 11 1.32E*10 쇼트발생
2 6.53E*10 9.15E*10 12 2.07E*10 쇼트발생
3 8.59E*10 3.47E*10 13 1.63E*10 쇼트발생
4 3.43E*10 쇼트발생 14 6.17E*10 쇼트발생
5 3.28E*10 3.16E*10 15 1.58E*10 쇼트발생
6 6.05E*10 쇼트발생 16 1.95E*10 쇼트발생
7 5.37E*10 2.72E*10 17 1.35E*10 쇼트발생
8 3.09E*10 쇼트발생 18 1.22E*10 쇼트발생
9 3.52E*10 5.41E*10 19 8.48E*10 쇼트발생
10 3.11E*10 쇼트발생 20 1.34E*10 쇼트발생
# 테스트 전
IR (Ω)		 테스트 후
IR (Ω)		 # 테스트 전
IR (Ω)		 테스트 후
IR (Ω)
21 3.95E*10 1.16E*10 31 6.41E*10 1.76E*10
22 4.14E*10 7.15E*10 32 2.08E*10 1.69E*10
23 5.13E*10 9.53E*10 33 6.47E*10 1.40E*10
24 5.43E*10 1.73E*10 34 2.24E*10 1.44E*10
25 2.95E*10 7.59E*10 35 2.08E*10 1.45E*10
26 2.97E*10 7.67E*10 36 3.51E*10 1.74E*10
27 2.63E*10 1.05E*10 37 8.71E*10 1.67E*10
28 2.80E*10 1.09E*10 38 2.24E*10 1.58E*10
29 2.97E*10 1.39E*10 39 2.40E*10 1.69E*10
30 2.49E*10 1.29E*10 40 6.19E*10 1.88E*10
상기 표 1 및 표 2를 참조하면, 비교 예의 경우 테스트 후 IR이 감소하여 쇼트가 발생되는 경우가 많았고, 실시 예의 경우 모든 샘플에서 테스트 전후의 IR이 양호하게 나타남을 알 수 있다. 즉, 본 실시 예에 따르면, ESD 내구성이 향상되고 쇼트가 방지되는 효과를 기대할 수 있다.
복합 전자 부품이 기판에 실장된 상태에서 복합 전자 부품의 길이 방향의 양면에 형성된 단자에 극성이 다른 전압이 인가되면, 유전체층의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디는 Z두께 방향으로 팽창과 수축을 하게 되고, 단자의 양 측면부는 포아송 효과(Poisson effect)에 의해 커패시터 바디의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 본 발명의 일 실시 형태에 따른 복합 전자 부품은 커패시터 바디의 하면에 고강성 칩을 배치하여 고강성 칩이 적층형 커패시터로부터 기판으로 전달된 응력을 감소시킴으로써, 복합 전자 부품을 기판에 실장시 커패시터 바디의 역압전성에 의한 진동이 기판에 전달되는 것을 감소시켜 어쿠스틱 노이즈(acoustic noise)를 감소시킬 수 있다.
도 8을 참조하면, 본 실시 예의 복합 전자 부품은 고강성 칩을 포함하지 않는 비교 예의 전자 부품 대비 12 내지 13dB의 어쿠스틱 노이즈 저감 효과가 있음을 확인할 수 있다. 비교 예 1 및 실시 예 1은 1nF 기종을 나타내고, 비교 예 2 및 실시 예 2는 10nF 기종을 나타낸다.
또한, 본 발명에 따르면, 적층형 커패시터의 하면에 배치된 고강성 칩이 기판 실장시 기판의 휨에 의한 적층형 커패시터의 휨 크랙 발생을 방지하여 오픈 방지 모드(open failure mode)를 구현할 수 있다.
본 테스트에서는, 1005 사이즈의 MLCC를 사용하는 비교 예와 실시 예를 각 20개씩 15mm 및 10sec의 조건에서 휨 강도 시험을 실시하였다. 비교 예의 경우 20개 시료 모두에서 도 9 및 도 10과 같이 크랙 및 쇼트 불량이 발생되었고, 실시 예의 경우 20개 시료 중 6개에서만 알루미나 칩 부분의 솔더가 떨어지며 도 11 및 도 12와 같이 오픈(open) 불량이 발생되었고, 실시 예 중 나머지 14개 시료에서는 크랙, 쇼트 불량 및 오픈 불량이 발생되지 않았다.
한편, 일반적으로 내부 전극의 층간 두께를 두껍게 하면 유전율 공식의 분모에 있는 거리가 증가되어 용량이 감소되고, X방향의 마진을 증가시키면 내부 전극의 면적이 감소되어 유전율 공식의 분자에 있는 면적이 감소하여 용량이 감소된다.
본 실시 예의 경우, 이러한 내부 전극의 층간 두께를 두껍게 하거나, 외부 전극 부분의 X방향의 마진을 증가시킬 필요가 없기 때문에 전자 부품의 용량(커패시턴스)의 감소가 최소화될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 제1 및 제2 단자 전극
150: 기판 바디
161, 162: 제1 및 제2 방전 전극
170, 170': 스페이스부
180: 봉지부
190, 190': 정전기방전 기능체
200: 고강성 칩

Claims (9)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극이 적층된 커패시터 바디; 및 상기 커패시터 바디의 양단에 각각 배치된 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터,
    상기 적층형 커패시터의 하부에 배치되는 기판; 및 상기 기판에 상기 제1 및 제2 외부 전극과 각각 접속되도록 서로 이격되게 배치되고, 상기 기판 바디의 상면 또는 하면으로 더 연장되는 제1 및 제2 방전부를 가지는 제1 및 제2 방전 전극; 을 포함하는 고강성 칩 및
    상기 제1 및 제2 방전부 사이에 스페이스부가 마련되도록 상기 제1 및 제2 방전 전극을 커버하는 봉지부를 포함하고,
    상기 스페이스부는 상기 봉지부로 커버되어 밀폐된 빈 공간인 복합 전자 부품.
  2. 제1항에 있어서,
    상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되고,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 및 제2 면의 일부까지 각각 연장되고 상기 제1 및 제2 방전 전극과 각각 접속되는 제1 및 제2 밴드부를 각각 포함하는 복합 전자 부품.
  3. 제2항에 있어서,
    상기 제1 접속부와 상기 제1 밴드부 중 상기 커패시터 바디의 상면에 배치된 부분 및 상기 봉지부의 일 단면 및 하면 중 일부를 커버하는 제1 단자 전극; 및
    상기 제2 접속부와 상기 제2 밴드부 중 상기 커패시터 바디의 상면에 배치된 부분 및 상기 봉지부의 타 단면 및 하면 중 일부를 커버하는 제2 단자 전극; 을 더 포함하는 복합 전자 부품.
  4. 제1항에 있어서,
    상기 고강성 칩이 알루미나로 이루어지는 복합 전자 부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 방전부가 상기 기판의 하면에 형성되는 복합 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 방전부가 상기 기판의 상면에 형성되는 복합 전자 부품.
  7. 삭제
  8. 삭제
  9. 삭제
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