KR102139763B1 - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 기판 일면에 적층 세라믹 커패시터를 배치하고 몰딩하며, 상기 기판과 상기 적층 세라믹 커패시터 사이에 배치된 접속 단자와 상기 기판 타면에 배치된 외부 단자가 몰딩부 밖으로 노출되어 연결 단자에 의해 서로 접속되는 적층 세라믹 전자 부품 및 그 실장 기판을 제공한다.

Description

적층 세라믹 전자 부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTROIC COMPONENTS AND MOUNTING CIRCUIT THEREOF}
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 회로 기판으로 전달되어 상기 회로 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
한편, 상기 적층 세라믹 커패시터는 산업/전장 분야에 적용되는 경우 엄격한 신뢰성 규격이 요구되는데 특히 고온 및 기계적 환경 하에서 고신뢰성이 요구된다.
종래에는 이러한 고신뢰성을 만족시키기 위한 하나의 방법으로 금속 프레임을 사용하였다. 그러나, 금속 프레임을 사용하는 경우 제품당 단가가 급격히 상승되는 문제점이 있었다. 또한, 제품의 무게가 지나치게 무거워지는 단점이 있었다.
국내공개특허 제2008-0071433호
본 발명은 어쿠스틱 노이즈를 저감 시키면서, 저가의 비용으로 고신뢰성을 만족시킬 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는데 그 목적이 있다.
본 발명의 일 측면은, 기판 일면에 적층 세라믹 커패시터를 배치하고 몰딩하며, 상기 기판과 상기 적층 세라믹 커패시터 사이에 배치된 접속 단자와 상기 기판 타면에 배치된 외부 단자가 몰딩부 밖으로 노출되어 연결 단자에 의해 서로 접속되는 적층 세라믹 전자 부품 및 그 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 압전성에 따른 응력이나 진동이 기판과 몰딩부에 의해 완화되어 적층 세라믹 전자 부품을 회로 기판에 실장시 어쿠스틱 노이즈의 크기를 줄일 수 있는 효과가 있다.
또한, 적층 세라믹 커패시터를 몰딩부가 감싸는 구조이므로 외부 전극에 도금을 하지 않더라도 종래의 적층 세라믹 커패시터 보다 외부의 습기에 대한 내습성이 높아 적층 세라믹 전자 부품의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이다.
도 2는 도 1에서 몰딩부와 연결 단자를 제거한 사시도이다.
도 3은 도 1의 분해사시도이다.
도 4는 도 1의 A-A'선 단면도이다.
도 5는 도 1의 적층 세라믹 전자 부품 중 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 적층 세라믹 전자 부품과 종래의 적층 세라믹 전자 부품의 어쿠스틱 노이즈를 비교하여 나타낸 그래프이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이다.
도 10은 도 9에서 몰딩부와 연결 단자를 제거한 사시도이다.
도 11은 도 9의 분해사시도이다.
도 12는 도 9의 기판의 저면도이다.
도 13은 도 9의 적층 세라믹 전자 부품 중 적층 세라믹 커패시터의 내부 전극 구조를 도시한 분해사시도이다.
도 14는 도 1의 적층 세라믹 전자 부품이 회로기판에 실장된 모습을 길이-두께 방향으로 절단하여 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 방향을 정의하면, 도 5에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 두께 방향으로 서로 마주보는 면을 상하 면으로 설정하며, 여기서 하면은 실장 면으로 함께 설정하여 설명하기로 한다.
적층 세라믹 전자 부품
본 발명의 일 측면에 따른 적층 세라믹 전자 부품은, 적층 세라믹 커패시터, 기판, 몰딩부 및 연결 단자를 포함하며, 상기 기판 일면에 적층 세라믹 커패시터를 배치하고 몰딩하여 몰딩부를 형성하되, 상기 기판과 상기 적층 세라믹 커패시터 사이에 배치된 연결 단자와 상기 기판 타면에 배치된 외부 단자는 몰딩부 밖으로 노출되도록 하여 상기 연결 단자에 의해 전기적으로 접속되는 구조를 가질 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이고, 도 2는 도 1에서 몰딩부와 연결 단자를 제거한 사시도이고, 도 3은 도 1의 분해사시도이고, 도 4는 도 1의 A-A'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은, 적층 세라믹 커패시터(100), 기판(200), 몰딩부(300) 및 제1 및 제2 연결 단자(411, 412)를 포함한다. 이때, 적층 세라믹 커패시터(100)는 몰딩부(300)에 비해 작은 크기로 이루어질 수 있다.
본 실시 형태의 기판(200)은, 몸체(210), 제1 및 제2 접속 단자(211, 212), 및 제1 및 제2 외부 단자(213, 214)를 포함한다. 이러한 기판(200)은 적층 세라믹 커패시터를 외부회로에 연결하는 역할을 수행할 수 있다.
몸체(210)는 길이 방향으로 길게 형성된 육면체로서, 절연성 재질로서 예컨대 FR4와 같은 재질로 이루어질 수 있으며, 상면에 적층 세라믹 커패시터(100)가 실장된다.
이때, 몸체(210)의 일면에는 절연성 접착층(221)이 배치되어 몸체(210)와 후술하는 세라믹 본체의 하면이 서로 부착되도록 할 수 있다.
제1 및 제2 접속 단자(211, 212)는 몸체(210) 일면에 서로 길이 방향으로 이격되게 배치되며, 적층 세라믹 커패시터(100)의 후술하는 제1 및 제2 외부 전극의 제1 및 제2 밴드부 중 하면이 기계적으로 접촉되어, 적층 세라믹 커패시터(100)와 전기적으로 접속된다.
제1 및 제2 접속 단자(211, 212)는 예컨대 몸체(210) 일면에 스퍼터 공정을 통해 형성할 수 있다.
이때, 제1 및 제2 접속 단자(211, 212)의 일면에는 제1 및 제2 도전성 접착층(215, 216)이 각각 배치되어 제1 및 제2 접속 단자(211, 212)와 적층 세라믹 커패시터(100)의 후술하는 제1 및 제2 외부 전극의 제1 및 제2 밴드부 중 하면이 서로 접합되되, 그 접합 강도가 향상되도록 할 수 있다.
제1 및 제 도전성 접착층(215, 216)은 예컨대 은(Ag) 페이스트일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 단자(213, 214)는 몸체(210)의 타면에 서로 길이 방향으로 이격되게 배치되며, 제1 및 제2 접속 단자(211, 212)와는 몸체(210)를 사이에 두고 서로 대응되게 배치될 수 있다.
제1 및 제2 외부 단자(213, 214)는 예컨대 몸체(210) 타면에 스퍼터 공정을 통해 형성할 수 있다.
또한, 서로 대응되게 배치된 제1 및 제2 접속 단자(211, 212)와 제1 및 제2 외부 단자(213, 214)는 각각 전기적으로 연결된다. 이때, 상기 전기적 연결은 예컨대 비아를 통해 이루어질 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
도 5를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122), 및 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이때 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수는 다양하게 변경될 수 있으며, 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 상기 액티브층의 상하에 각각 배치된 상부 및 하부 커버층(112, 113)을 포함할 수 있다.
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브층의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 상하에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 예컨대 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은, 세라믹 본체(110) 내에서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 번갈아 적층될 수 있다.
이에 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 세라믹 본체(110)의 길이 방향의 양 측면을 통해 번갈아 노출되도록 배치될 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 길이 방향의 양 측면을 통해 번갈아 노출된 부분이 제1 및 제2 외부 전극(131, 132)의 후술하는 제1 및 제2 전면부(131a, 132a)와 각각 기계적으로 접촉되어 각각 제1 및 제2 외부 전극(131, 132)과 전기적으로 접속될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되며, 이때 적층 세라믹 커패시터(100)의 정전 용량은 상기 액티브층에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 이때, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 실시 예에서 제1 및 제2 외부 전극(131, 132)은 필요시 회로 기판에 실장 하기 위한 별도의 도금층 형성과정을 생략할 수 있다. 이 경우 기존의 도금층 형성시 도금액 침투로 인해 발생하는 신뢰성 저하 문제를 개선할 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 전면부(131a, 132a)와 제1 및 제2 밴드부(131b, 132b)를 포함할 수 있다.
제1 및 제2 전면부(131a, 132a)는 세라믹 본체(110)의 길이 방향의 양 측면에 각각 배치된 부분이고, 제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 전면부(131a, 132a)에서 세라믹 본체(110)의 실장 면인 하면의 일부까지 연장되게 형성된 부분이다.
이때, 제1 및 제2 밴드부(131b, 132b) 는 세라믹 본체(110)의 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면의 일부 중 적어도 한 면까지 더 연장되게 형성될 수 있다.
본 실시 형태에서는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 제1 및 제2 전면부(131a, 132a)에서 세라믹 본체(110)의 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면의 일부까지 모두 연장되어 세라믹 본체(110)의 양 단부를 모두 덮도록 형성된 것으로 도시하여 설명하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 전극(131, 132)은 외부에서의 기계적 스트레스 등을 흡수하여 세라믹 본체(110)와 제1 및 제2 내부 전극(121, 122)에 크랙이 발생하는 것을 방지하는 역할을 수행할 수 있다.
몰딩부(300)는 예컨대 EMC 몰드와 같은 재질을 사출하여 생성할 수 있으며, 기판(200) 위에 제1 및 제2 접속 단자(211, 212)의 일단이 노출되며 적층 세라믹 커패시터(100)를 둘러싸도록 형성된다.
이러한 몰딩부(300)는 적층 세라믹 커패시터(100)과 기판(200) 간의 고착 강도를 개선시킬 수 있다.
또한, 몰딩부(300)는 적층 세라믹 커패시터(100)에 전압인 인가되어 진동이 발생할 때, 적층 세라믹 커패시터(100)의 압전성에 따른 응력이나 진동이 기판(200)으로 전달되는 것을 억제하여 회로 기판에서 발생하는 어쿠스틱 노이즈의 크기를 줄이는 역할을 하게 된다.
제1 및 제2 연결 단자(411, 412)는 제1 및 제2 접속 단자(211, 212)와 제1 및 제2 외부 단자(213, 214)를 접속시키는 역할을 한다.
본 실시 형태의 제1 및 제2 연결 단자(411, 412)는 몰딩부(300)의 길이 방향의 양 측면에 각각 배치되며, 몰딩부(300) 밖으로 노출된 제1 및 제2 접속 단자(211, 212)의 길이 방향의 단부와 제1 및 제2 외부 단자(213, 214)의 길이 방향의 단부를 기계적으로 연결하여 전기적으로 접속시킬 수 있다.
변형 예
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 단면도이다.
여기서, 상하 측의 적층 세라믹 커패시터 및 기판의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
도 6을 참조하면, 몰딩부(300) 내에 2개의 적층 세라믹 커패시터(100', 100)가 상하로 적층된다.
이때, 하측의 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 상면과 상측의 적층 세라믹 커패시터(100')의 세라믹 본체(110')의 하면 사이에 절연성 접착층(222)이 배치되어, 두 적층 세라믹 커패시터(100, 100')의 접합 강도를 향상시킬 수 있다.
또한, 하측의 적층 세라믹 커패시터(100)는, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 제1 및 제2 전면부(131a, 132a)에서 세라믹 본체(110)의 실장 반대 면인 상면의 일부까지 연장되게 형성된다.
그리고, 상측의 적층 세라믹 커패시터(100')는, 제1 및 제2 외부 전극(131', 132')의 제1 및 제2 밴드부(131b', 132b')가 제1 및 제2 전면부(131a', 132a')에서 세라믹 본체(110')의 실장 반대 면인 상면의 일부까지 연장되게 형성된다.
본 실시 형태에서는, 하측의 적층 세라믹 커패시터(100)의 제1 및 제2 밴드부(131b, 132b)의 상면과 상측의 적층 세라믹 커패시터(100')의 제1 및 제2 밴드부(131b', 132b')의 하면이 서로 접촉되어 전기적으로 접속된다.
이때, 하측의 적층 세라믹 커패시터(100)의 제1 및 제2 밴드부(131b, 132b)의 상면과 상측의 적층 세라믹 커패시터(100')의 제1 및 제2 밴드부(131b', 132b')의 하면 사이에 도전성 접착층(217, 218)이 배치되어, 접합 강도 및 전기적 연결성을 향상시킬 수 있다.
한편, 도 6에 도시된 바와 같이, 상하 측의 적층 세라믹 커패시터(100', 100)는, 각각의 밴드부가 전면부에서 세라믹 본체(110)의 길이 방향의 양 측면 및 폭 방향의 양 측면의 일부까지 모두 연장되게 형성될 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 본 실시 형태에서는 2개의 적층 세라믹 커패시터(100, 100')가 상하로 적층된 것을 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 필요시 3개 이상의 적층 세라믹 커패시터가 적층된 구조일 수 있다.
본 실시 형태는 복수의 적층 세라믹 커패시터를 상하로 적층하여 어쿠스틱 노이즈를 저감할 수 있다.
또한, 기존의 금속 프레임을 이용한 스택형 커패시터의 경우 금속 프레임의 높이만큼 칩 전체의 높이가 높아져 무게중심이 높은 곳에 위치하게 되므로 쓰러짐 현상이 발생할 수 있으나, 본 실시 형태의 경우 상대적으로 칩의 전체 높이가 낮아 무게 중심이 비교적 낮은 곳에 위치하므로 실장시 쓰러짐 현상을 방지할 수 있게 된다.
도 7은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 단면도이다.
여기서, 상하 측의 적층 세라믹 커패시터 및 기판의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
도 7을 참조하면, 몰딩부(300) 내에 2개의 적층 세라믹 커패시터(100', 100)가 상하로 적층되며, 상하 측의 적층 세라믹 커패시터(100', 100) 사이에 중간 기판(200')이 배치된다. 중간 기판(200')의 구조는 앞서 설명한 실시 형태의 기판(200)과 동일할 수 있다.
이때, 하측의 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 상면과 중간 기판(200')의 하면 사이 및 상측의 적층 세라믹 커패시터(100')의 세라믹 본체(110')의 하면과 중간 기판(200')의 상면 사이에 절연성 접착층(222, 223)이 배치되어, 두 적층 세라믹 커패시터(100, 100')의 접합 강도를 향상시킬 수 있다.
또한, 하측의 적층 세라믹 커패시터(100)는, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 제1 및 제2 전면부(131a, 132a)에서 세라믹 본체(110)의 실장 반대 면인 상면의 일부까지 연장되게 형성된다.
그리고, 상측의 적층 세라믹 커패시터(100')는, 제1 및 제2 외부 전극(131', 132')의 제1 및 제2 밴드부(131b', 132b')가 제1 및 제2 전면부(131a', 132a')에서 세라믹 본체(110')의 실장 반대 면인 상면의 일부까지 연장되게 형성된다.
본 실시 형태에서는, 하측의 적층 세라믹 커패시터(100)의 제1 및 제2 밴드부(131b, 132b)의 상면과 중간 기판(200')의 제1 및 제2 외부 단자(213', 214')가 서로 접촉되어 전기적으로 접속되고, 상측의 적층 세라믹 커패시터(100')의 제1 및 제2 밴드부(131b, 132b)의 하면과 중간 기판(200')의 제1 및 제2 접속 단자(211', 212')가 서로 접촉되어 전기적으로 접속된다.
이때, 하측의 적층 세라믹 커패시터(100)의 제1 및 제2 밴드부(131b, 132b)의 상면과 중간 기판(200')의 제1 및 제2 외부 단자(213', 214') 사이에 도전성 접착층(217', 218')이 배치되고, 상측의 적층 세라믹 커패시터(100')의 제1 및 제2 밴드부(131b', 132b')의 하면과 중간 기판(200')의 제1 및 제2 접속 단자(211', 212') 사이에 도전성 접착층(215', 216')이 배치될 수 있다. 이 경우 적층 세라믹 커패시터(100')와 중간 기판(200') 간의 접합 강도 및 전기적 연결성을 향상시킬 수 있다.
한편, 도 7에 도시된 바와 같이, 상하 측의 적층 세라믹 커패시터(100', 100)는, 각각의 밴드부가 전면부에서 세라믹 본체(110)의 길이 방향의 양 측면 및 폭 방향의 양 측면의 일부까지 모두 연장되게 형성될 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 본 실시 형태에서는 2개의 적층 세라믹 커패시터(100, 100')가 상하로 적층된 것을 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 필요시 3개 이상의 적층 세라믹 커패시터 및 2개 이상의 중간 기판이 적층된 구조일 수 있다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 도시한 사시도이고, 도 10은 도 9에서 몰딩부와 연결 단자를 제거한 사시도이고, 도 11은 도 9의 분해사시도이고, 도 12는 도 9의 기판의 저면도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
도 9 내지 도 12를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품은, 적층 세라믹 커패시터(1000), 기판(2000), 몰딩부(3000) 및 제1 및 제2 연결 단자(4110, 4120)를 포함한다.
본 실시 형태의 기판(2000)은, 몸체(2100), 제1 및 제2 접속 단자(2110, 2120), 및 제1 및 제2 외부 단자(2150, 2160)를 포함한다.
이때, 몸체(2100)의 일면에는 필요시 절연성 접착층(미도시)이 배치되어 몸체(2100)와 적층 세라믹 커패시터(1000)의 세라믹 본체(1100)의 하면이 서로 부착되도록 할 수 있다.
제1 및 제2 접속 단자(2110, 2120)는, 제1 및 제2 실장부(2110a, 2120a), 제1 및 제2 접속부(2110c, 2120c), 및 제1 및 제2 실장부(2110a, 2120a)와 제1 및 제2 접속부(2110c, 2120c)를 각각 연결하는 제1 및 제2 연결부(2110b, 2120b)를 포함한다.
제1 및 제2 실장부(2110a, 2120a)는 몸체(2100) 일면에 서로 폭 방향으로 이격되게 배치되며, 제1 및 제2 외부 전극(1310, 1320)의 제1 및 제2 밴드부(1310b, 1320b) 중 하면이 기계적으로 접촉되어, 적층 세라믹 커패시터(1000)와 전기적으로 접속된다.
이때, 제1 및 제2 실장부(2110a, 2120a)의 일면에는 제1 및 제2 도전성 접착층(2130, 2140)이 각각 배치되어 제1 및 제2 실장부(2110a, 2120a)와 적층 세라믹 커패시터(1000)에 포함된 제1 및 제2 외부 전극(1310, 1320)의 제1 및 제2 밴드부(1310b, 1320b) 중 하면과의 접합 강도를 향상시킬 수 있다.
제1 및 제2 접속부(2110c, 2120c)는 몸체(2100) 일면에서 길이 방향의 양 단부 측에 배치되며, 그 끝단이 몸체(2100)의 길이 방향의 양단으로 각각 노출되게 배치된다.
제1 및 제2 외부 단자(2150, 2160)는 몸체(2100)의 타면에 서로 길이 방향으로 이격되게 배치되며, 제1 및 제2 접속 단자(2110, 2120)의 제1 및 제2 접속부(2110c, 2120c)와는 몸체(2100)를 사이에 두고 서로 대응되게 배치될 수 있다.
도 13을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(1000)는, 세라믹 본체(1100), 제1 및 제2 내부 전극(1210, 1220), 및 제1 및 제2 외부 전극(1310, 1320)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은, 세라믹 본체(110) 내에서, 유전체층(1110)을 사이에 두고 유전체층(111)의 적층 방향을 따라 서로 대향되게 번갈아 적층될 수 있다.
제1 및 제2 내부 전극(121, 122)은 상하로 오버랩 되며 적층 세라믹 커패시터(1000)의 용량을 형성하는 제1 및 제2 몸체부(1210a, 1220a)와, 제1 및 제2 리드부(1210b, 1210b)를 포함한다.
제1 및 제2 리드부(1210b, 1220b)는 제1 및 제2 몸체부(1210a, 1220a)에서 세라믹 본체(1100)의 폭 방향의 양 측면을 통해 번갈아 노출되도록 연장되게 형성되며, 세라믹 본체(1100)의 폭 방향의 양 측면에 배치된 제1 및 제2 외부 전극(1310, 1320)의 제1 및 제2 전면부(1310a, 1320a)와 각각 기계적으로 접촉되어 전기적으로 접속된다.
제1 및 제2 외부 전극(1310, 1320)은 제1 및 제2 전면부(1310a, 1320a)와 제1 및 제2 밴드부(1310b, 1320b)를 포함할 수 있다.
이때, 제1 및 제2 밴드부(1310b, 1320b)는 필요시 세라믹 본체(1100)의 상면의 일부까지 연장되게 형성될 수 있다.
제1 및 제2 전면부(1310a, 1320a)는 세라믹 본체(1100)의 폭 방향의 양 측면에 각각 배치되어 제1 및 제2 리드부(1210a, 1220a)와 각각 접속되는 역할을 하며, 제1 및 제2 밴드부(1310b, 1320b)는 제1 및 제2 전면부(1310a, 1320a)에서 세라믹 본체(1100)의 실장 면인 하면의 일부까지 연장되게 형성되어 기판(2000)의 제1 및 제2 접속 단자(2110, 2120)의 제1 및 제2 실장부(2110a, 2120a)와 접속되는 역할을 한다.
몰딩부(3000)는 기판(2000) 위에 제1 및 제2 접속 단자(2110, 2120)의 제1 및 제 접속부(2110c, 2120c)의 끝단이 노출되며 적층 세라믹 커패시터(1000)를 둘러싸도록 형성된다.
제1 및 제2 연결 단자(4110, 4120)는 제1 및 제2 접속 단자(2110, 2120)와 제1 및 제2 외부 단자(2150, 2160)를 접속시키는 역할을 한다.
본 실시 형태의 제1 및 제2 연결 단자(4110, 4120)는 몰딩부(3000)의 길이 방향의 양 측면에 각각 배치되며, 몰딩부(3000) 밖으로 노출된 제1 및 제2 접속 단자(2110, 2120)의 제1 및 제2 접속부(2110c, 2120c)의 끝단과 제1 및 제2 외부 단자(213, 214)의 끝단을 기계적으로 연결하여 전기적으로 접속시킨다.
적층 세라믹 전자 부품의 실장 기판
도 14는 도 1의 적층 세라믹 전자 부품이 회로기판에 실장된 모습을 길이-두께 방향으로 절단하여 도시한 단면도이다.
도 14를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판은 적층 세라믹 전자 부품(100)이 수평하게 실장되는 회로기판(310)과, 회로기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(311, 312)를 포함한다.
이때, 적층 세라믹 전자 부품(100)은 기판(200)이 하측에 배치되며, 제1 및 제2 외부 단자(311, 312)가 각각 제1 및 제2 전극 패드(311, 312) 위에 접촉되게 위치한 상태로 부착되어 회로기판(310)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 전자 부품(100)이 회로기판(310)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(311, 312)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 기판(200)의 제1 및 제2 외부 단자(213, 214)와 제1 및 제2 전극 패드(311, 312)를 연결하는 솔더의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 적층 세라믹 전자 부품과 종래의 적층 세라믹 전자 부품의 어쿠스틱 노이즈를 비교하여 나타낸 그래프이다. 각 예의 크기는 가로*세로가 1.6*0.8mm이다.
도 8의 그래프는 주파수 범위 300Hz~20kHz의 싸인파(sine wave)를 3.15Vdc+2Vpp의 크기로 입력시 각각의 경우에 발생하는 노이즈(noise)의 크기를 측정하여 비교한 것이다.
도 8의 그래프를 참조하면, 비교 예의 종래의 적층형 세라믹 커패시터의 경우 평균 어쿠스틱 노이즈가 34.3dB로 나타났으며, 실시 예의 몰드 타입의 적층형 세라믹 커패시터의 경우 어쿠스틱 노이즈가 24.8dB로 상대적으로 낮게 나타났다.
따라서, 본 실시 예는, 적층 세라믹 커패시터의 압전성에 따른 응력이나 진동이 기판과 몰딩부에 의해 완화되어 회로 기판에서 발생하는 어쿠스틱 노이즈의 크기를 줄일 수 있는 효과가 있음을 알 수 있다.
또한, 적층 세라믹 커패시터는 회로기판 위에 SMD(표면실장)하는 경우 외부 전극과 세라믹 본체와의 단차가 있어서 에러 발생율이 높으나, 본 발명의 일 실시 형태에 따르면 비교적 평평한 기판의 외부 단자와 회로기판을 접속하므로, SMD시 에러 발생율을 줄일 수 있는 효과가 있다.
또한, 본 발명의 일 실시 형태에 따르면, 탄성이 있는 기판과 몰딩부의 조합에 의해 제품의 휨 강도를 향상시킬 수 있어, 적층 세라믹 전자 부품을 기계적 응력이 크게 걸리는 분야에서 유용하게 사용할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 1000 ; 적층 세라믹 커패시터
110, 1100 ; 세라믹 본체
111, 1110 ; 유전체층
112 ; 상부 커버층
113 ; 하부 커버층
121, 122, 1210, 1220 ; 제1 및 제2 내부 전극
131, 132, 1310, 1320 ; 제1 및 제2 외부 전극
131a, 132a, 1310a, 1320a ; 제1 및 제2 전면부
131b, 132b, 1310b, 1320b ; 제1 및 제2 밴드부
200, 2000 ; 기판
210, 2100 ; 몸체
211, 212, 2110, 2120 ; 제1 및 제2 접속 단자
213, 214, 2150, 2160 ; 제1 및 제2 외부 단자
215, 216, 2130, 2140 ; 제1 및 제2 도전성 접착층
300, 3000 ; 몰딩부
411, 412, 4110, 4120 ; 제1 및 제2 연결 단자
510 ; 회로기판
511, 512 ; 제1 및 제2 전극 패드
1210a, 1210b ; 제1 및 제2 몸체부
1210b, 1220b ; 제1 및 제2 리드부
2110a, 2120a ; 제1 및 제2 실장부
2110b, 2120b ; 제1 및 제2 연결부
2110c, 2120c ; 제1 및 제2 접속부

Claims (19)

  1. 기판;
    상기 기판 일면에 배치되는 적층 세라믹 커패시터;
    상기 기판과 상기 적층 세라믹 커패시터 사이에 길이 방향으로 이격되게 배치된 한 쌍의 접속 단자;
    상기 기판 타면에 길이 방향으로 이격되게 배치된 외부 단자;
    상기 기판 위에 상기 한 쌍의 접속 단자의 일단이 각각 노출되며 상기 적층 세라믹 커패시터를 둘러싸도록 형성되는 몰딩부; 및
    상기 몰딩부 밖으로 노출된 한 쌍의 접속 단자와 상기 한 쌍의 외부 단자를 각각 서로 접속하는 한 쌍의 연결 단자; 를 포함하고,
    상기 한 쌍의 연결 단자는 상기 몰딩부의 길이 방향의 양면을 각각 전부 덮는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 몰딩부 내에서, 복수의 적층 세라믹 커패시터가 서로 접속된 상태로 적층되는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 적층 세라믹 커패시터는 길이 방향의 양단에 상기 한 쌍의 접속 단자와 각각 접속되도록 한 쌍의 외부 전극이 각각 배치되는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 적층 세라믹 커패시터는 폭 방향의 양단에 상기 한 쌍의 접속 단자와 각각 접속되도록 한 쌍의 외부 전극이 각각 배치되는 적층 세라믹 전자 부품.
  5. 일면에 길이 방향으로 이격되게 배치된 제1 및 제2 접속 단자와, 타면에 길이 방향으로 이격되게 배치된 제1 및 제2 외부 단자를 포함하는 기판;
    세라믹 본체의 길이 방향의 양 측면에 각각 배치된 제1 및 제2 전면부와 상기 제1 및 제2 전면부에서 상기 세라믹 본체의 일 주면의 일부까지 연장되게 형성된 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극을 포함하며, 상기 제1 및 제2 밴드부가 상기 제1 및 제2 접속 단자 위에 각각 접속되는 적층 세라믹 커패시터;
    상기 기판 위에 상기 제1 및 제2 접속 단자의 일단이 노출되며 상기 적층 세라믹 커패시터를 둘러싸도록 형성되는 몰딩부; 및
    상기 제1 및 제2 접속 단자의 노출된 일단과 상기 제1 및 제2 외부 단자를 각각 접속하는 제1 및 제2 연결 단자; 를 포함하고,
    상기 제1 및 제2 연결 단자가 상기 몰딩부의 길이 방향의 양면을 각각 전부 덮는 적층 세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 제1 및 제2 연결 단자는,
    상기 몰딩부의 길이 방향의 양 측면에 각각 배치되며, 상기 몰딩부 밖으로 노출된 상기 제1 및 제2 접속 단자의 길이 방향의 단부와 상기 제1 및 제2 외부 단자의 길이 방향의 단부를 각각 연결하는 적층 세라믹 전자 부품.
  7. 제5항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 세라믹 본체 내에서, 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 측면을 통해 번갈아 노출되도록 적층되며, 상기 제1 및 제2 전면부와 각각 접속되는 복수의 제1 및 제2 내부 전극을 포함하는 적층 세라믹 전자 부품.
  8. 제5항에 있어서,
    상기 기판의 상기 제1 및 제2 접속 단자와 상기 제1 및 제2 외부 전극의 상기 제1 및 제2 밴드부 사이에 각각 배치되는 제1 및 제2 도전성 접착층을 더 포함하는 적층 세라믹 전자 부품.
  9. 제5항에 있어서,
    상기 기판과 상기 세라믹 본체의 일 주면 사이에 배치되는 절연성 접착층을 더 포함하는 적층 세라믹 전자 부품.
  10. 제5항에 있어서,
    상기 제1 및 제2 외부 전극의 제1 및 제2 밴드부는 상기 제1 및 제2 전면부에서 상기 세라믹 본체의 타 주면의 일부까지 연장되게 형성되며,
    복수의 적층 세라믹 커패시터가 서로 대응되는 외부 전극의 밴드부가 접속된 상태로 적층되는 적층 세라믹 전자 부품.
  11. 제10항에 있어서,
    상기 복수의 적층 세라믹 커패시터는 서로 대응되는 외부전극의 밴드부 사이에 배치된 도전성 접착층을 더 포함하는 적층 세라믹 전자 부품.
  12. 일면에 길이 방향으로 이격되게 배치된 제1 및 제2 접속 단자와, 타면에 길이 방향으로 이격되게 배치된 제1 및 제2 외부 단자를 포함하는 기판;
    세라믹 본체의 길이 방향의 양 측면에 각각 배치된 제1 및 제2 전면부와 상기 제1 및 제2 전면부에서 상기 세라믹 본체의 일 주면의 일부까지 연장되게 형성된 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극을 포함하며, 상기 제1 및 제2 밴드부가 상기 제1 및 제2 접속 단자 위에 각각 접속되는 적층 세라믹 커패시터;
    상기 기판 위에 상기 제1 및 제2 접속 단자의 일단이 노출되며 상기 적층 세라믹 커패시터를 둘러싸도록 형성되는 몰딩부; 및
    상기 제1 및 제2 접속 단자의 노출된 일단과 상기 제1 및 제2 외부 단자를 각각 접속하는 제1 및 제2 연결 단자; 를 포함하고,
    상기 제1 및 제2 외부 전극의 제1 및 제2 밴드부는 상기 제1 및 제2 전면부에서 상기 세라믹 본체의 타 주면의 일부까지 연장되게 형성되고,
    복수의 적층 세라믹 커패시터가 서로 대응되는 외부 전극의 밴드부가 접속된 상태로 적층되며,
    상기 복수의 적층 세라믹 커패시터는 서로 대응되는 밴드부 사이에 배치되며, 접속 단자 및 외부 단자를 포함하는 기판을 더 포함하는 적층 세라믹 전자 부품.
  13. 일면에 서로 이격되게 배치된 제1 및 제2 접속 단자와, 타면에 길이 방향으로 이격되게 배치된 제1 및 제2 외부 단자를 포함하는 기판;
    세라믹 본체의 폭 방향의 양 측면에 각각 배치된 제1 및 제2 전면부와 상기 제1 및 제2 전면부에서 상기 세라믹 본체의 일 주면의 일부까지 연장되게 형성되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극을 포함하며, 상기 제1 및 제2 밴드부가 상기 제1 및 제2 접속 단자 위에 각각 접속되는 적층 세라믹 커패시터;
    상기 기판 위에 상기 제1 및 제2 접속 단자의 일단이 노출되며 상기 적층 세라믹 커패시터를 둘러싸도록 형성되는 몰딩부; 및
    상기 제1 및 제2 접속 단자의 노출된 일단과 상기 제1 및 제2 외부 단자를 각각 접속하는 제1 및 제2 연결 단자; 를 포함하고,
    상기 제1 및 제2 연결 단자가 상기 몰딩부의 길이 방향의 양면을 각각 전부 덮는 적층 세라믹 전자 부품.
  14. 제13항에 있어서,
    상기 제1 및 제2 접속 단자는,
    폭 방향으로 이격되게 배치되며 상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 실장부; 상기 기판의 길이 방향의 양단으로 각각 노출되는 제1 및 제2 접속부; 및 상기 제1 및 제2 실장부와 상기 제1 및 제2 접속부를 각각 연결하는 제1 및 제2 연결부; 를 포함하는 적층 세라믹 전자 부품.
  15. 제13항에 있어서,
    상기 제1 및 제2 연결 단자는,
    상기 몰딩부의 길이 방향의 양 측면에 각각 배치되며, 상기 몰딩부 밖으로 노출된 제1 및 제2 접속 단자의 길이 방향의 단부와 제1 및 제2 외부 단자의 길이 방향의 단부를 각각 연결하는 적층 세라믹 전자 부품.
  16. 제13항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 세라믹 본체 내에서 유전체층을 사이에 두고 서로 대향되게 번갈아 적층되며, 서로 오버랩되는 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부에서 상기 세라믹 본체의 폭 방향의 양 측면을 통해 각각 노출되도록 연장되며 상기 제1 및 제2 전면부와 각각 접속되는 복수의 제1 및 제2 리드부를 포함하는 적층 세라믹 전자 부품.
  17. 제13항에 있어서,
    상기 제1 및 제2 접속 단자의 상기 제1 및 제2 실장부와 상기 제1 및 제2 외부 전극의 상기 제1 및 제2 밴드부 사이에 각각 배치되는 제1 및 제2 도전성 접착층을 더 포함하는 적층 세라믹 전자 부품.
  18. 제13항에 있어서,
    상기 기판과 상기 세라믹 본체의 일 주면 사이에 배치되는 절연성 접착층을 더 포함하는 적층 세라믹 전자 부품.
  19. 상부에 제1 및 제2 전극 패드를 갖는 회로기판; 및
    상기 회로기판 위에 상기 제1 및 제2 전극 패드와 기판의 외부 단자가 접속되게 설치된 제1항 내지 제18항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.
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