KR102550165B1 - 적층형 전자 부품 - Google Patents

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Abstract

본 발명은, 양단에 제1 및 제2 외부 전극이 형성된 커패시터 바디를 포함하는 적층형 커패시터; 상기 제1 및 제2 외부 전극의 하면이 노출되도록 상기 적층형 커패시터를 봉지하는 봉지부; 알루미나로 이루어지고 양단에 상기 제1 및 제2 외부 전극과 대응되도록 제1 및 제2 외부 단자가 형성된 칩 바디를 포함하고, 상기 적층형 커패시터의 하측에 배치되는 전극연결용 칩; 및 전체 100중량부에 대하여, 구리(Cu), 은(Ag), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중 적어도 하나 또는 이들의 합금을 90중량부 이상 포함하고, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 외부 단자를 각각 접속시키도록 배치되는 제1 및 제2 도전성 연결부; 를 포함하는 적층형 전자 부품을 제공한다.

Description

적층형 전자 부품{MULTI-LAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층형 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층되는 구조를 가질 수 있다.
최근 전자 부품의 초고용량화 및 초소형화의 경향에 따라, 이러한 적층형 커패시터는, 크기가 작아지고 내부 전극의 적층 수는 증가하며 내부 전극간 거리가 가까워지는 추세이며, 이러한 구조적 변화에 의해 내습에 의한 적층형 커패시터의 신뢰성이 크게 저하되는 실정이다.
특히, 적층형 커패시터의 외부 전극을 도금하는 공정에서 외부 전극의 치밀도가 낮은 부분으로 도금액 또는 기타 수분 등이 침투하면서 적층형 커패시터의 내습 신뢰성이 저하되는 불량이 자주 발생되고 있다.
국내특허공개공보 제2016-0085547호 국내특허공개공보 제2016-0055424호
본 발명의 목적은, 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있는 적층형 전자 부품을 제공하는데 있다.
본 발명의 일 측면은, 양단에 제1 및 제2 외부 전극이 형성된 커패시터 바디를 포함하는 적층형 커패시터; 상기 제1 및 제2 외부 전극의 하면이 노출되도록 상기 적층형 커패시터를 봉지하는 봉지부; 알루미나로 이루어지고 양단에 상기 제1 및 제2 외부 전극과 대응되도록 제1 및 제2 외부 단자가 형성된 칩 바디를 포함하고, 상기 적층형 커패시터의 하측에 배치되는 전극연결용 칩; 및 전체 100중량부에 대하여, 구리(Cu), 은(Ag), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중 적어도 하나 또는 이들의 합금을 90중량부 이상 포함하고, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 외부 단자를 각각 접속시키도록 배치되는 제1 및 제2 도전성 연결부; 를 포함하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 봉지부가 파릴렌(parylene), 에폭시 및 실리콘 중 적어도 하나 이상을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터의 제1 및 제2 외부 전극은, 상기 커패시터 바디의 길이 방향의 양면에 형성되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 두께 방향의 양면의 일부 및 폭 방향의 양면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 전극연결용 칩의 제1 및 제2 외부 단자는, 상기 칩 바디의 길이 방향의 양면에 형성되는 제3 및 제4 접속부와, 상기 제3 및 제4 접속부에서 상기 칩 바디의 두께 방향의 양면의 일부 및 폭 방향의 양면의 일부까지 연장되는 제3 및 제4 접속부를 각각 포함하고, 상기 제1 및 제2 외부 단자의 표면에 형성되는 니켈 도금층 및 상기 니켈 도금층의 표면에 형성되는 주석 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되며 일단이 상기 커패시터 바디의 길이 방향의 양면을 통해 각각 노출되는 제1 및 제2 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 칩 바디는, 일단이 상기 칩 바디의 길이 방향의 양면을 통해 각각 노출되는 제3 및 제4 내부 전극을 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터의 하부에 도전성 연결부에 의해 전기적으로 접속되도록 알루미나로 이루어진 전극연결용 칩을 배치하고, 적층형 커패시터는 외부 전극의 하면이 노출되도록 봉지부로 봉지하고 전극연결용 칩의 외부 단자에만 도금층을 형성함으로써, 전기적 연결성의 저하 없이 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1의 적층형 전자 부품을 적층형 커패시터와 전극연결용 칩으로 분리하여 도시한 분리사시도이다.
도 3은 도 1의 정면도이다.
도 4는 도 1의 적층형 전자 부품 중 적층형 커패시터의 일부를 절개하여 도시한 사시도이다.
도 5(a) 및 (b)는 도 4의 적층형 커패시터의 제1 및 제2 내부 전극의 구조를 도시한 평면도이다.
도 6은 도 1의 적층형 전자 부품 중 전극연결용 칩의 일부를 절개하여 도시한 사시도이다.
도 7(a) 및 (b)는 도 6의 전극연결용 칩의 제3 및 제4 내부 전극의 구조를 도시한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예를 명확하게 설명하기 위해 각 부품의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 적층형 커패시터에서 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1의 적층형 전자 부품을 적층형 커패시터와 전극연결용 칩으로 분리하여 도시한 분리사시도이고, 도 3은 도 1의 정면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자 부품은 적층형 커패시터(100), 봉지부(140), 전극연결용 칩(200) 및 제1 및 제2 도전성 연결부(151, 152)를 포함한다.
적층형 커패시터(100)는 커패시터 바디(110) 및 커패시터 바디(110)의 X방향의 양단에 도전성 페이스트로 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
전극연결용 칩(200)은 적층형 커패시터(100)의 실장 방향인 하면에 접합되고, 칩 바디(210) 및 칩 바디(210)의 X방향의 양단에 구비되며 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 각각 대응하며 서로 접속되도록 하여 기판에 실장시 단자의 역할을 하는 제1 및 제2 외부 단자(231, 232)를 포함한다.
봉지부(140)는 적층형 커패시터(100)의 하면을 제외한 나머지 부분을 봉지하도록 형성된다.
즉, 적층형 커패시터(100)에서 커패시터 바디(110)의 하면과 제1 및 제2 외부 전극(131, 132)에서 커패시터 바디(110)의 하면에 형성된 부분은 봉지부(140)에 의해 커버되지 않고 개방된 상태가 된다.
또한, 봉지부(140)는 바람직하게 신축성이 있는 재질로서, 파릴렌(parylene), 에폭시, 실리콘 중 적어도 하나 이상을 포함하는 재료로 형성될 수 있다.
상기 파릴렌은 우수한 절연성 및 내화학성을 가지며 CVD(Chemical Vapor Deposition)공법으로 박막의 두께를 균일하게 하여 봉지부(140)를 형성할 수 있는 이점을 가진다.
본 실시 예에서, 봉지부(140)의 두께는 1㎛ 이상 일 수 있다. 봉지부(140)의 두께가 1㎛ 미만이면 도금 공정에서 절연막의 절연성이 부족하여 도금되거나 외력에 의해 파괴되는 문제가 있다.
이러한 봉지부(140)는 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132) 간 쇼트를 방지하고 도금 공정시 도금액이 적층형 커패시터(100)의 내부로 침투하는 것을 방지하고 내습에 의한 적층형 커패시터(100)의 불량을 방지하는 역할을 수행할 수 있다.
제1 및 제2 도전성 연결부(151, 152)는, 전체 100중량부에 대하여, 구리(Cu), 은(Ag), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중 적어도 하나 또는 이들의 합금을 90중량부 이상 포함할 수 있다.
전체 100중량부에 대하여, 구리(Cu), 은(Ag), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중 적어도 하나 또는 이들의 합금의 함량이 90중량부 미만인 경우 전도성이 저하되어 제품의 ESR이 상승하는 문제가 발생할 수 있다.
또한, 제1 및 제2 도전성 연결부(151, 152)는, 전극연결용 칩(200)의 제1 및 제2 외부 단자(231, 232)의 상면에 배치되고, 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 접촉된다.
즉, 제1 및 제2 외부 단자(231, 232)의 상면과 제1 및 제2 외부 전극(131, 132)의 하면 사이에 제1 및 제2 도전성 연결부(151, 152)가 각각 개재되도록 하여, 적층형 커패시터(100)와 알루미나 칩(200)이 제1 및 제2 도전성 연결부(151, 152)에 의해 서로 전기적으로 연결된 상태에서 기계적으로도 접합되는 것이다.
위와 같이, 봉지부는 적층형 커패시터만을 봉지하고 전극연결용 칩은 봉지부로 코팅이 되지 않은 상태로서, 후술하는 바와 같이 기판에 납?だ막? 연결되는 전극연결용 칩의 외부 단자만 도금이 되고, 이에 도금공정에서 적층형 커패시터로 도금액의 침투가 방지될 수 있다.
또한, 본 실시 예의 적층형 전자 부품의 경우, 실장 면과 가깝게 배치되는 전극연결용 칩(200)이, 적층형 커패시터(100)의 압전성에 따른 응력이나 진동을 칩 바디(210)의 탄성력에 의해 완화시켜 기판에 실장시 기판에서 발생하는 어쿠스틱 노이즈를 줄일 수 있는 효과를 기대할 수 있다.
적층형 커패시터
도 4는 도 1의 적층형 전자 부품 중 적층형 커패시터의 일부를 절개하여 도시한 사시도이고, 도 5(a) 및 (b)는 도 4의 적층형 커패시터의 제1 및 제2 내부 전극의 구조를 도시한 평면도이다.
도 4 내지 도 5(b)를 참조하면, 본 실시 형태에 적용되는 적층형 커패시터(100)는, 커패시터 바디(110), 복수의 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 마주보는 양면을 제1 및 제2 면(1, 2)으로, X방향으로 서로 마주보는 양면을 제3 및 제4 면(3, 4)으로, Y방향으로 서로 마주보는 양면을 제5 및 제6 면(5, 6)으로 정의하고, 여기서 제1 면(1)은 실장 방향을 향하는 면이 될 수 있다.
또한, 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 유전체층(111)을 사이에 두고 Z방향으로 제1 및 제2 내부 전극(121, 122)이 번갈아 적층되는 액티브영역과, 상기 액티브영역의 상하 면에 상하 마진부로 각각 형성된 상부 및 하부 커버(112, 113)을 포함할 수 있다.
상부 및 하부 커버(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 일단이 Z방향을 따라 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 상기 액티브영역에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 소성 전극으로, 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부(131a, 132a)와 제1 및 제2 밴드부(131b, 132b)를 각각 포함할 수 있다.
제1 및 제2 접속부(131a, 132a)는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 형성되어 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 접속부(131a, 132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 및 제2 밴드부(131b, 132b)는, 고착강도를 향상시키기 위해, 커패시터 바디(110)의 제2 면(2)의 일부 및 제5 및 제6 면(5, 6)의 일부까지 각각 더 연장될 수 있다.
전극연결용 칩
도 6은 도 1의 적층형 전자 부품 중 전극연결용 칩의 일부를 절개하여 도시한 사시도이고, 도 7(a) 및 (b)는 도 6의 전극연결용 칩의 제1 및 제2 내부 전극의 구조를 도시한 평면도이다.
도 6 및 도 7(b)를 참조하면, 본 실시 형태에 적용되는 전극연결용 칩(200)은, 칩 바디(210), 복수의 제3 및 제4 내부 전극(221, 222) 및 제1 및 제2 외부 전극(231, 232)를 포함할 수 있다.
칩 바디(210)는 알루미나(Alumina, Al2O3)로 이루어질 수 있으며, 이러한 칩 바디(210)의 형상, 치수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
이렇게 칩 바디(210)가 알루미나로 이루어지면, 알루미나는 커패시터 바디(110)를 이루는 세라믹 및 유전체 대비 강도가 우수하므로 적층형 전자 부품에서 적층형 커패시터(100)의 하측에 배치되는 경우 적층형 커패시터(100)의 진동 변위를 억제하고 흡수하여 기판에 실장시 어쿠스틱 노이즈를 저감시키는 역할을 할 수 있다.
본 실시 형태에서는 설명의 편의를 위해, 칩 바디(210)의 Z방향으로 서로 마주보는 양면을 제7 및 제8 면(7, 8)으로, X방향으로 서로 마주보는 양면을 제9 및 제10 면(9, 10)으로, Y방향으로 서로 마주보는 양면을 제11 및 제12 면(11, 12)으로 정의하고, 여기서 제7 면(7)은 실장 방향을 향하는 면이 될 수 있다.
제3 및 제4 내부 전극(221, 222)은 서로 다른 극성을 갖는 전극으로서, 일단이 Z방향을 따라 칩 바디(210)의 제9 및 제10 면(9, 10)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 알루미나 재료에 의해 서로 전기적으로 절연될 수 있다.
이러한 제3 및 제4 내부 전극(221, 222)은 칩 바디(210)의 제9 및 제10 면(9, 10)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 단자(231, 232)와 각각 접속되어 전기적으로 연결될 수 있다.
또한, 제3 및 제4 내부 전극(221, 222)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예에서, 제3 및 제4 내부 전극(221, 222)은 적층형 전자 부품의 전류패스(current path)를 단축시켜 제품의 ESR(Equivalent Series Resistance: 등가직렬저항)을 낮추는 역할을 할 수 있다.
제1 및 제2 외부 단자(231, 232)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 외부 단자(231, 232)은 표면에 도금층이 더 형성될 수 있다.
상기 도금층은 니켈(Ni) 도금층과 니켈 도금층 상에 형성되는 주석(sn) 도금층일 수 있다.
이러한 제1 및 제2 외부 단자(231, 232)은 제3 및 제4 접속부(231a, 232a)와 제3 및 제4 밴드부(231b, 232b)를 각각 포함할 수 있다.
제3 및 제4 접속부(231a, 232a)는 칩 바디(210)의 제9 및 제10 면(9, 10)에 형성되어 제3 및 제4 내부 전극(221, 222)과 각각 접속되는 부분이다.
제3 및 제4 밴드부(231b, 232b)는 제3 및 제4 접속부(231a, 232a)에서 칩 바디(210)의 제7 면(7)의 일부까지 연장되는 부분이다.
이때, 제3 및 제4 밴드부(231b, 232b)는, 고착강도를 향상시키기 위해, 칩 바디(210)의 제8 면(8)의 일부 및 제11 및 제12 면(11, 12)의 일부까지 각각 더 연장될 수 있다.
적층형 커패시터를 제조할 때, 적층형 커패시터의 내부에 수분이나 기타 액체가 침투하게 되는 공정은 도금공정이다.
따라서, 내습 신뢰성을 높이기 위해서는, 적층형 커패시터를 제조할 때 도금공정을 생략하거나 도금액으로부터 적층형 커패시터를 보호할 수 있도록 적층형 커패시터의 표면을 씰링(Sealing)할 필요가 있다.
그러나, 적층형 커패시터는, 최종적으로 납땜에 의해 기판에 실장되는 부품이므로, 외부 전극에 도금층을 형성하는 공정이 생략되기 어렵고, 적층형 커패시터의 표면을 전부 씰링한 후 도금을 하게 되면 외부 전극에 도금이 되지 않으므로 이러한 도금 공정이 무의미해진다.
본 실시 예에서는, 적층형 커패시터의 커패시터 바디를 도금공정 전에 봉지부로 코팅하고, 기판과 납땜 연결에 사용되는 전극연결용 칩만 봉지부로 봉지하지 않고 남겨두어 도금이 되도록 한다.
이에, 전극연결용 칩을 통해 기판에 납땜 실장은 가능하여 전기적 연결성은 저하되지 않으면서 적층형 커패시터의 커패시터 바디는 봉지부를 통해 봉지되어 도금액 및 기타 수분에 의해 의한 내습불량을 방지할 수 있게 된다.
한편, 위와 같이 구성된 전극연결용 칩(200)을 기판 위에 실장시 전극연결용 칩(200) 위에 부착된 적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)의 표면이 도금 처리 되어 있지 않은 상태로서, 기판 위에 실장시 솔더의 양이 많더라도 솔더가 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)을 타고 올라가는 것이 방지되어, 적층형 커패시터(100)에서 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 압전 응력이 직접 전달되는 것을 차단하므로 어쿠스틱 노이즈의 저감 효과를 더 향상시킬 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
140: 봉지부
151, 152: 제1 및 제2 도전성 연결부
200: 전극연결용 칩
210: 칩 바디
221, 222: 제3 및 제4 내부 전극
231, 232: 제1 및 제2 외부 단자

Claims (6)

  1. 양단에 제1 및 제2 외부 전극이 형성된 커패시터 바디를 포함하는 적층형 커패시터;
    파릴렌(parylene)을 포함하고, 상기 제1 및 제2 외부 전극의 하면이 노출되도록 상기 적층형 커패시터의 하면을 제외한 나머지 부분을 봉지하는 봉지부;
    알루미나로 이루어지고 양단에 상기 제1 및 제2 외부 전극과 대응되도록 제1 및 제2 외부 단자가 형성된 칩 바디를 포함하고, 상기 적층형 커패시터의 하측에 배치되는 전극연결용 칩; 및
    전체 100중량부에 대하여, 구리(Cu), 은(Ag), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중 적어도 하나 또는 이들의 합금을 90중량부 이상 포함하고, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 외부 단자를 각각 접속시키도록 배치되는 제1 및 제2 도전성 연결부; 를 포함하고,
    상기 적층형 커패시터의 제1 및 제2 외부 전극은, 상기 커패시터 바디의 길이 방향의 양면에 형성되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 두께 방향의 양면의 일부 및 폭 방향의 양면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하고,
    상기 제1 및 제2 외부 단자의 표면에 형성되는 니켈 도금층 및 상기 니켈 도금층의 표면에 형성되는 주석 도금층을 더 포함하고,
    상기 봉지부에 의해 상기 제1 및 제2 외부 전극의 상기 제1 및 제2 접속부의 표면에는 도금층이 형성되지 않는 적층형 전자 부품.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 전극연결용 칩의 제1 및 제2 외부 단자는, 상기 칩 바디의 길이 방향의 양면에 형성되는 제3 및 제4 접속부와, 상기 제3 및 제4 접속부에서 상기 칩 바디의 두께 방향의 양면의 일부 및 폭 방향의 양면의 일부까지 연장되는 제3 및 제4 접속부를 각각 포함하는 적층형 전자 부품.
  5. 제1항에 있어서,
    상기 커패시터 바디는, 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되며 일단이 상기 커패시터 바디의 길이 방향의 양면을 통해 각각 노출되는 제1 및 제2 내부 전극을 포함하는 적층형 전자 부품.
  6. 제1항에 있어서,
    상기 칩 바디는, 일단이 상기 칩 바디의 길이 방향의 양면을 통해 각각 노출되는 제3 및 제4 내부 전극을 포함하는 적층형 전자 부품.
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