KR20190116172A - 적층형 커패시터 - Google Patents

적층형 커패시터

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KR20190116172A
KR20190116172A KR1020190114337A KR20190114337A KR20190116172A KR 20190116172 A KR20190116172 A KR 20190116172A KR 1020190114337 A KR1020190114337 A KR 1020190114337A KR 20190114337 A KR20190114337 A KR 20190114337A KR 20190116172 A KR20190116172 A KR 20190116172A
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KR
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capacitor
internal
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internal electrodes
electrodes
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KR1020190114337A
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김정인
김민준
서병길
박미옥
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삼성전기주식회사
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Abstract

본 발명은, 내부 전극이 형성되지 않는 소정 두께의 연결 영역을 사이에 두고 제1 커패시터부 및 제2 커패시터부가 마주보게 배치되는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양 단부에 각각 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 커패시터부는 복수의 유전체층을 사이에 두고 상기 제1 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하고, 상기 제2 커패시터부는 복수의 유전체층을 사이에 두고 상기 제2 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제3 및 제4 내부 전극을 포함하고, 상기 제1 외부 전극은, 상기 제1 및 제3 내부 전극과 접속되고 구리(Cu)를 포함하는 제1 내부층과, 상기 제1 내부층을 커버하고 은(Ag)을 포함하는 제1 중간층과, 상기 제1 중간층을 커버하고 팔라듐(Pd)을 포함하는 제1 외부층을 포함하고, 상기 제2 외부 전극은, 상기 제2 및 제4 내부 전극과 접속되고 구리를 포함하는 제2 내부층과, 상기 제2 내부층을 커버하고 은을 포함하는 제2 중간층과, 상기 제2 중간층을 커버하고 팔라듐을 포함하는 제2 외부층을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYER CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
전자 제품의 다기능화, 경량화 및 소형화 추세가 급속히 진행됨에 따라 소형 및 고성능 전자 부품의 필요성이 증가하고 있다.
이에 자동차, 네트워크 등의 전장품과 산업용에 대응하는 고신뢰성을 요구하는 전자 부품의 채용도 크게 증가하고 있다.
이와 같이 시장 요구에 대응하기 위한 수동 부품의 기술 개발 경쟁이 가속화 되고 있고, 특히 적층형 커패시터는 기술 경쟁이 가장 치열하게 이루어지고 있는 대표적인 분야이다.
이러한 적층형 커패시터는 크게 용량 구현을 위해 BaTiO3 (BT)를 기본으로 하는 유전체층과, 금속을 기본으로 하는 내부 전극과, 금속과 글라스(glass) 등을 포함하는 외부 전극으로 구성된다.
최근 들어, 유전체층과 내부 전극의 박층화에 기반한 고용량 제품 개발과 미세 구조 개선을 통해 적층형 커패시터의 고온, 고압, 내습 신뢰성 등을 향상시키기 위한 많은 노력이 계속해서 진행되고 있다.
또한, 일반적인 적층형 커패시터는, 외부 전극의 도금층이 니켈 도금층과 주석 도금층으로 이루어지며, 기판에 실장시 주석을 포함하는 솔더(Sn-base solder)를 사용하고 있다.
그러나, 주석을 포함하는 솔더의 경우, 제품에서 150℃ 이상의 고온 신뢰성을 요구하는 경우 크랙 등의 문제가 발생할 수 있고, 이에 최근에는 접합 물질로서 에폭시와 금속성 필러를 주성분으로 하는 전도성 접착제 등이 사용되는 추세이다.
그러나, 접합 물질로 상기의 전도성 접착제를 사용하면, 외부 전극의 도금층이 주석으로 이루어지는 경우, 전도성 접착제와 도금층 간의 접합력이 저하되므로, 적층형 커패시터의 실장 불량을 증가시키는 문제가 발생할 수 있다.
국내공개특허공보 2014-0060392 국내등록특허공보 10-1831322
본 발명의 목적은, 적층형 커패시터를 전도성 접착제를 사용하여 기판에 실장 할 때, 고온 신뢰성을 강화할 수 있는 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 내부 전극이 형성되지 않는 소정 두께의 연결 영역을 사이에 두고 제1 커패시터부 및 제2 커패시터부가 마주보게 배치되는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양 단부에 각각 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 커패시터부는 복수의 유전체층을 사이에 두고 상기 제1 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하고, 상기 제2 커패시터부는 복수의 유전체층을 사이에 두고 상기 제2 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제3 및 제4 내부 전극을 포함하고, 상기 제1 외부 전극은, 상기 제1 및 제3 내부 전극과 접속되고 구리(Cu)를 포함하는 제1 내부층과, 상기 제1 내부층을 커버하고 은(Ag)을 포함하는 제1 중간층과, 상기 제1 중간층을 커버하고 팔라듐(Pd)을 포함하는 제1 외부층을 포함하고, 상기 제2 외부 전극은, 상기 제2 및 제4 내부 전극과 접속되고 구리를 포함하는 제2 내부층과, 상기 제2 내부층을 커버하고 은을 포함하는 제2 중간층과, 상기 중간층을 커버하고 팔라듐을 포함하는 제2 외부층을 포함하는 적층형 커패시터를 제공한다.
본 발명의 다른 측면은, 내부 전극이 형성되지 않는 소정 두께의 연결 영역을 사이에 두고 제1 커패시터부 및 제2 커패시터부가 마주보게 배치되는 커패시터 바디; 및 상기 커패시터 바디의 길이 방향의 양 단부에 각각 형성되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 커패시터부는 복수의 유전체층을 사이에 두고 상기 제1 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하고, 상기 제2 커패시터부는 복수의 유전체층을 사이에 두고 상기 제2 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제3 및 제4 내부 전극을 포함하고, 상기 제1 외부 전극은, 상기 제1 및 제3 내부 전극과 접속되고 구리를 포함하는 제1 내부층과, 상기 제1 내부층을 커버하고 니켈(Ni)을 포함하는 제1 중간층과, 상기 제1 중간층을 커버하고 팔라듐을 포함하는 제1 외부층을 포함하고, 상기 제2 외부 전극은, 상기 제2 및 제4 내부 전극과 접속되고 구리를 포함하는 제2 내부층과, 상기 제2 내부층을 커버하고 니켈을 포함하는 제2 중간층과, 상기 제2 중간층을 커버하고 팔라듐을 포함하는 제2 외부층을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 적층 수가 상기 제3 및 제4 내부 전극의 적층 수 보다 많이 적층될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는 상기 제2 커패시터부에 인접한 면이 실장 면이 될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 중간층과 상기 제1 및 제2 외부층은 도금층일 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 외부 전극의 제1 및 제2 내부층은, 커패시터 바디의 제3 및 제4 면에 각각 형성되어 내부 전극의 노출된 부분과 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 제1 및 제2 중간층은, 상기 제1 및 제2 접속부 상에 각각 형성되는 제3 및 제4 접속부와, 상기 제3 및 제4 접속부에서 상기 제1 및 제2 밴드부를 각각 커버하도록 연장되는 제3 및 제4 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 제1 및 제2 외부층은, 상기 제3 및 제4 접속부 상에 각각 형성되는 제5 및 제6 접속부와, 상기 제5 및 제6 접속부에서 상기 제3 및 제4 밴드부를 각각 커버하도록 연장되는 제5 및 제6 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터를 전도성 접착제를 사용하여 기판에 실장 할 때 고온 신뢰성을 강화할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 2a 및 도 2b는 도 1에서 제1 및 제2 내부 전극의 구조를 각각 도시한 평면도이다.
도 3a 및 도 3b는 도 1에서 제3 및 제4 내부 전극의 구조를 각각 도시한 평면도이다.
도 4는 도 1의 I-I'선 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 적층형 커패시터의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 Z방향으로 커패시터 바디의 하면과 상면을 각각 제1 및 제2 면(1, 2)으로, X방향의 양면을 각각 제3 및 제4 면(3, 4)으로, Y방향의 양 면을 각각 제5 및 제6 면(5, 6)으로 설정하여 설명하기로 한다. 여기서, 제1 면(1)은 실장 면으로 함께 설정하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 2a 및 도 2b는 도 1에서 제1 및 제2 내부 전극의 구조를 각각 도시한 평면도이고, 도 3a 및 도 3b는 도 1에서 제3 및 제4 내부 전극의 구조를 각각 도시한 평면도이고, 도 4는 도 1의 I-I'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 내부 전극이 형성되지 않는 소정 두께의 연결 영역을 사이에 두고 제1 커패시터부 및 제2 커패시터부가 마주보게 배치되는 커패시터 바디(110)와, 커패시터 바디(110)의 길이 방향의 양 단부에 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 커패시터 바디(110)의 형상, 치수 및 유전체층의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며 본 발명이 이에 한정되는 것은 아니다.
이때, 본 실시 예에서 유전체층은 실장 면인 제1 면(1)에 대해 수평이 되도록 Z방향으로 적층될 수 있다.
또한, 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
또한, 커패시터 바디(110)는 고용량 영역으로서의 제1 커패시터부와 저용량 고ESR영역으로서의 제2 커패시터부를 포함하여 서로 다른 임피던스 특성을 가지며, 상기 제1 커패시터부와 상기 제2 커패시터부 사이에 내부 전극이 형성되지 않은 소정 두께의 연결 영역이 배치되어 저ESL 특성이 구현되도록 할 수 있다.
이때, 커패시터 바디(110)는 제2 커패시터부에 인접한 면인 제1 면(1)이 실장 면이 될 수 있다.
그리고, 상기 제1 커패시터부의 상부에 상부 커버(112)이 배치되고, 상기 제2 커패시터부의 하부에는 하부 커버(113)가 배치된다.
상기 제1 커패시터부는 용량 기여부로서 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Z방향으로 반복적으로 적층하여 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있고, 유전체층(111)의 적층 방향을 따라 제1 면(1)에 대해 수평 방향으로 배치될 수 있으며, 일 단부가 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 전체적으로 일정한 폭을 가지도록 형성하여 ESR이 크게 증가되지 않는 구조로 구성될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제2 커패시터부는 유전체층(111)을 사이에 두고 복수의 제3 및 제4 내부 전극(123, 124)을 반복적으로 적층하여 형성된다.
이때, 제2 커패시터부는 상기 제1 커패시터부에 비해 얇은 두께를 가질 수 있고, 내부 전극 간의 간격이 비슷할 때 제1 및 제2 내부 전극(121, 122)의 적층 수는 제3 및 제4 내부 전극(123, 124)의 적층 수 보다 많을 수 있다.
이렇게 제2 커패시터부에 내부 전극을 추가로 배치하면, 적층형 커패시터를 기판에 실장시 회로의 길이가 줄어들면서 특히 고주파에서의 적층형 커패시터의 ESL을 감소시킬 수 있다.
도 3a 및 도 3b를 참조하면, 제3 및 제4 내부 전극(123, 124)은 서로 다른 극성을 갖는 전극으로, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성되며, 유전체층(111)의 적층 방향을 따라 제1 면(1)에 대해 수평 방향으로 배치될 수 있으며 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있다.
이때, 제3 및 제4 내부 전극(123, 124)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제3 및 제4 내부 전극(123, 124) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제3 및 제4 내부 전극(123, 124)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 커버(112), 하부 커버(113) 및 연결 영역은 내부 전극을 포함하지 않는 것을 제외하고는 제1 커패시터부의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 커버(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 제1 커패시터부의 상면에 적층하여 형성할 수 있고, 기본적으로 물리적 또는 화학적 스트레스에 의해 제1 커패시터부의 제1 및 제2 내부 전극(121, 122)이 손상되는 것을 방지하는 역할을 할 수 있다.
하부 커버(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 제2 커패시터부의 하면에 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의해 제2 커패시터부의 제3 및 제4 내부 전극(123, 124)이 손상되는 것을 방지하는 역할을 할 수 있다.
연결 영역은 복수의 유전체층(111)을 포함하며 상기 제1 커패시터부와 상기 제2 커패시터부 사이에 소정의 갭을 형성하는 역할을 한다.
제1 외부 전극(130)은, 제1 및 제3 내부 전극(121, 123)과 접속되고 구리(Cu)를 포함하는 제1 내부층(131)과, 제1 내부층(131)을 커버하고 은(Ag)을 포함하는 제1 중간층(132)과, 제1 중간층(132)을 커버하고 팔라듐(Pd)을 포함하는 제1 외부층(133)을 포함한다.
제1 외부 전극(130)의 제1 내부층(131)은, 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 및 제3 내부 전극(121, 123)의 노출된 부분과 접속되는 제1 접속부(131a)와, 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 제1 밴드부(131b)를 포함할 수 있다.
이때, 고착 강도를 높이기 위해 제1 밴드부(131b)는 커패시터 바디(110)의 제2 면(2)의 일부 및 제5 및 제6 면(5, 6)의 일부까지 연장될 수 있다.
그리고, 제1 외부 전극(130)의 제1 중간층(132)은, 제1 내부층(131)의 표면에 도금을 실시하여 형성할 수 있으며, 제1 접속부(131a) 상에 형성되는 제3 접속부(132a)와, 제3 접속부(132a)에서 제1 밴드부(131b)를 커버하도록 연장되는 제3 밴드부(132b)를 포함할 수 있다.
그리고, 제1 외부 전극(130)의 제1 외부층(133)은, 제1 중간층(132)의 표면에 도금을 실시하여 형성할 수 있으며, 제3 접속부(132a) 상에 형성되는 제5 접속부(133a)와, 제5 접속부(133a)에서 제3 밴드부(132b)를 커버하도록 연장되는 제5 밴드부(132b)를 포함할 수 있다.
이러한 제1 외부층(133)은 고온에서 제1 외부 전극(130)의 내부식성을 강화시키는 역할을 할 수 있다.
제2 외부 전극(140)은, 제2 및 제4 내부 전극(122, 124)과 접속되고 구리를 포함하는 제2 내부층(141)과, 제2 내부층(141)을 커버하고 은을 포함하는 제2 중간층(142)과, 제2 중간층(142)을 커버하고 팔라듐을 포함하는 제2 외부층(143)을 포함한다.
제2 외부 전극(140)의 제2 내부층(141)은, 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 및 제4 내부 전극(122, 124)의 노출된 부분과 접속되는 제2 접속부(141a)와, 제2 접속부(141a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 제2 밴드부(141b)를 포함할 수 있다.
이때, 고착 강도를 높이기 위해 제2 밴드부(141b)는 커패시터 바디(110)의 제2 면(2)의 일부 및 제5 및 제6 면(5, 6)의 일부까지 연장될 수 있다.
그리고, 제2 외부 전극(140)의 제2 중간층(142)은, 제2 내부층(132)의 표면에 도금을 실시하여 형성할 수 있으며, 제2 접속부(141a) 상에 형성되는 제4 접속부(142a)와, 제4 접속부(142a)에서 제2 밴드부(141b)를 커버하도록 연장되는 제4 밴드부(142b)를 포함할 수 있다.
그리고, 제2 외부 전극(140)의 제2 외부층(143)은, 제2 중간층(142)의 표면에 도금을 실시하여 형성할 수 있으며, 제4 접속부(142a) 상에 형성되는 제6 접속부(143a)와, 제6 접속부(143a)에서 제4 밴드부(142b)를 커버하도록 연장되는 제6 밴드부(142b)를 포함할 수 있다.
이러한 제2 외부층(143)은 고온에서 제2 외부 전극(140)의 내부식성을 강화시키는 역할을 할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 적층형 커패시터의 단면도이다. 여기서, 앞서
여기서, 커패시터 바디(110)와 제1 및 제2 외부 전극(130, 140)의 제1 및 제2 내부층(131, 141)의 구조는 앞서 설명한 일 실시 예와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 외부 전극(130', 140')의 제1 및 제2 중간층(132', 142')에 대해 구체적으로 설명하기로 한다.
도 5를 참조하면, 본 발명의 다른 예로서, 제1 외부 전극(130')의 제1 중간층(132')이 니켈(Ni)을 포함할 수 있다.
그리고, 제2 외부 전극(140')의 제2 중간층(142')은 니켈을 포함할 수 있다.
적층형 커패시터를 150℃ 고온 환경에서 사용할 수 있도록, TCC 평탄화를 통한 고온 TCC 확보를 위해, 본 실시 예의 커패시터 바디(110)의 유전체층(111)은 바람직하게 BaCaTiO3 (BCT) 또는 BT+BCT로 구성될 수 있다.
또한, 고온-저온 사이클(cycle)의 반복에 따른 기판 접합부의 열화를 개선하기 위해, 기존 Sn 솔더와 에폭시를 이용한 기판 실장 방식이 아닌 Ag+에폭시 성분의 전도성 접착제로 제1 및 제2 외부층(133, 143)을 은과 팔라듐으로 이루어진 전극 패드를 갖는 알루미나 기판에 실장한다.
이때, 전도성 접착제로 Ag필러가 포함된 것을 사용하는 이유는, 알루미나 기판의 전극 패드에 포함된 Ag와 동종 금속을 포함하여 전위차를 없앰으로써 내부식성을 향상시키기 위한 것이다.
본 실시 예의 적층형 커패시터(110)는, 전도성 접착제를 사용하여 기판에 실장하며, 150℃ 이상의 고온 신뢰성을 요구하는 제품이다.
또한, 본 실시 예에서는 외부 전극의 최외표면을 형성하는 외부층이 팔라듐을 포함하는 도금층으로 구성된다.
본 실시 예에서 외부 전극의 외부층은 기판에 실장시 이러한 전도성 접착제와 접촉되는 부분으로 기판과의 접합력의 저하가 발생하지 않는다.
또한, 외부층이 주석을 포함하지 않고, 외부층에 포함된 팔라듐이 전도성 접착제와 전극 패드에 포함된 은(Ag)의 산화를 억제하기 때문에 고온에서의 신뢰성 문제가 발생하는 것을 방지할 수 있다
또한, 고온 환경에서도 적층형 커패시터의 등가 직렬 인덕턴스(ESL)를 감소시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112: 상부 커버
113: 하부 커버
121, 122, 123, 124: 제1 내지 제4 내부 전극
130, 130': 제1 외부 전극
131, 141: 제1 및 제2 내부층
132, 132': 제1 중간층
133, 133': 제1 외부층
140, 140': 제2 외부 전극
142, 142': 제2 중간층
143, 143': 제2 외부층

Claims (13)

  1. 내부 전극이 형성되지 않는 소정 두께의 연결 영역을 사이에 두고 제1 커패시터부 및 제2 커패시터부가 마주보게 배치되는 커패시터 바디; 및
    상기 커패시터 바디의 길이 방향의 양 단부에 각각 형성되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 제1 커패시터부는 복수의 유전체층을 사이에 두고 상기 제1 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하고,
    상기 제2 커패시터부는 복수의 유전체층을 사이에 두고 상기 제2 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제3 및 제4 내부 전극을 포함하고,
    상기 제1 외부 전극은, 상기 제1 및 제3 내부 전극과 접속되고 구리(Cu)를 포함하는 제1 내부층과, 상기 제1 내부층을 커버하고 은(Ag)을 포함하는 제1 중간층과, 상기 제1 중간층을 커버하고 팔라듐(Pd)를 포함하는 제1 외부층을 포함하고,
    상기 제2 외부 전극은, 상기 제2 및 제4 내부 전극과 접속되고 구리를 포함하는 제2 내부층과, 상기 제2 내부층을 커버하고 은을 포함하는 제2 중간층과, 상기 제2 중간층을 커버하고 팔라듐을 포함하는 제2 외부층을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부 전극의 적층 수가 상기 제3 및 제4 내부 전극의 적층 수 보다 많이 적층되는 적층형 커패시터.
  3. 제2항에 있어서,
    상기 커패시터 바디는 상기 제2 커패시터부에 인접한 면이 실장 면이 되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되는 제5 및 제6 면을 포함하고,
    상기 제1 및 제2 외부 전극의 제1 및 제2 내부층은, 커패시터 바디의 제3 및 제4 면에 각각 형성되어 내부 전극의 노출된 부분과 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
  5. 제4항에 있어서,
    상기 제1 및 제2 외부 전극의 제1 및 제2 중간층은, 상기 제1 및 제2 접속부 상에 각각 형성되는 제3 및 제4 접속부와, 상기 제3 및 제4 접속부에서 상기 제1 및 제2 밴드부를 각각 커버하도록 연장되는 제3 및 제4 밴드부를 각각 포함하는 적층형 커패시터.
  6. 제5항에 있어서,
    상기 제1 및 제2 외부 전극의 제1 및 제2 외부층은, 상기 제3 및 제4 접속부 상에 각각 형성되는 제5 및 제6 접속부와, 상기 제5 및 제6 접속부에서 상기 제3 및 제4 밴드부를 각각 커버하도록 연장되는 제5 및 제6 밴드부를 각각 포함하는 적층형 커패시터.
  7. 내부 전극이 형성되지 않는 소정 두께의 연결 영역을 사이에 두고 제1 커패시터부 및 제2 커패시터부가 마주보게 배치되는 커패시터 바디; 및
    상기 커패시터 바디의 길이 방향의 양 단부에 각각 형성되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 제1 커패시터부는 복수의 유전체층을 사이에 두고 상기 제1 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하고,
    상기 제2 커패시터부는 복수의 유전체층을 사이에 두고 상기 제2 커패시터부의 길이 방향의 양면을 통해 번갈아 노출되도록 배치된 제3 및 제4 내부 전극을 포함하고,
    상기 제1 외부 전극은, 상기 제1 및 제3 내부 전극과 접속되고 구리를 포함하는 제1 내부층과, 상기 제1 내부층을 커버하고 니켈(Ni)을 포함하는 제1 중간층과, 상기 제1 중간층을 커버하고 팔라듐을 포함하는 제1 외부층을 포함하고,
    상기 제2 외부 전극은, 상기 제2 및 제4 내부 전극과 접속되고 구리를 포함하는 제2 내부층과, 상기 제2 내부층을 커버하고 니켈을 포함하는 제2 중간층과, 상기 제2 중간층을 커버하고 팔라듐을 포함하는 제2 외부층을 포함하는 적층형 커패시터.
  8. 제7항에 있어서,
    상기 제1 및 제2 내부 전극의 적층 수가 상기 제3 및 제4 내부 전극의 적층 수 보다 많이 적층되는 적층형 커패시터.
  9. 제8항에 있어서,
    상기 커패시터 바디는 상기 제2 커패시터부에 인접한 면이 실장 면이 되는 적층형 커패시터.
  10. 제7항에 있어서,
    상기 제1 및 제2 중간층과 상기 제1 및 제2 외부층이 도금층인 적층형 커패시터.
  11. 제7항에 있어서,
    상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되는 제5 및 제6 면을 포함하고,
    상기 제1 및 제2 외부 전극의 제1 및 제2 내부층은, 커패시터 바디의 제3 및 제4 면에 각각 형성되어 내부 전극의 노출된 부분과 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
  12. 제11항에 있어서,
    상기 제1 및 제2 외부 전극의 제1 및 제2 중간층은, 상기 제1 및 제2 접속부 상에 각각 형성되는 제3 및 제4 접속부와, 상기 제3 및 제4 접속부에서 상기 제1 및 제2 밴드부를 각각 커버하도록 연장되는 제3 및 제4 밴드부를 각각 포함하는 적층형 커패시터.
  13. 제12항에 있어서,
    상기 제1 및 제2 외부 전극의 제1 및 제2 외부층은, 상기 제3 및 제4 접속부 상에 각각 형성되는 제5 및 제6 접속부와, 상기 제5 및 제6 접속부에서 상기 제3 및 제4 밴드부를 각각 커버하도록 연장되는 제5 및 제6 밴드부를 각각 포함하는 적층형 커패시터.
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