KR20220060321A - 적층형 커패시터 및 그 실장 기판 - Google Patents

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KR20220060321A
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Abstract

본 발명은, 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 한 쌍의 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 커패시터 바디의 일 단면에 상기 내부 전극과 접속되도록 형성되는 접속부와, 상기 접속부에서 상기 커패시터 바디의 둘레 면의 일부까지 연장되는 밴드부를 포함하는 도전층; 상기 도전층의 접속부의 코너를 커버하고, 상기 접속부의 모서리 중 일부가 노출되도록 절개부를 가지는 도전성 수지층; 및 상기 도전층과 상기 도전성 수지층을 커버하고 상기 절개부에 의해 상기 도전층의 일부가 접촉되는 도금층; 을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 소형이고 고용량 구현이 가능하여 여러가지 전자 기기에 사용되고 있다.
최근에는 친환경 자동차 및 전기 자동차의 급부상으로 자동차 내 전력구동 시스템이 증가하고 있고, 이에 따라 자동차에 필요한 적층형 커패시터의 수요도 증가하고 있다.
자동차용 부품으로서는 높은 수준의 열이나 전기적 신뢰성이 요구되므로 적층형 커패시터의 요구 성능도 점차 고도화되고 있다.
특히 외부 진동 및 변형에 대한 내구성이 강한 적층형 커패시터의 구조가 요구되고 있다.
일본공개특허 제2018-101724호 국내등록특허 제10-2004776호
본 발명의 목적은 외부 진동 및 변형에 대한 내구성이 우수한 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 한 쌍의 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 커패시터 바디의 일 단면에 상기 내부 전극과 접속되도록 형성되는 접속부와, 상기 접속부에서 상기 커패시터 바디의 둘레 면의 일부까지 연장되는 밴드부를 포함하는 도전층; 상기 도전층의 접속부의 코너를 커버하고, 상기 접속부의 모서리 중 일부가 노출되도록 절개부를 가지는 도전성 수지층; 및 상기 도전층과 상기 도전성 수지층을 커버하고, 상기 절개부에 의해 상기 도전층의 일부가 접촉되는 도금층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 절개부는 상기 도전층의 중앙이 노출되도록 상기 도전성 수지층의 중앙에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 제1 방향으로 서로 대향되는 제1 및 제2 면과, 상기 제1 및 제2 면을 연결하고 제2 방향으로 서로 대향되는 제3 및 제4 면과, 상기 제1 및 제2 면을 연결하고 상기 제3 및 제4 면을 연결하고 제3 방향으로 서로 대향되는 제5 및 제6 면을 포함할 수 있고, 상기 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 제1 및 제2 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 절개부는 상기 도전성 수지층의 중앙에서 제3 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제5 또는 제6 면과 접하는 모서리의 일부를 노출시킬 수 있다.
본 발명의 일 실시 예에서, 상기 절개부는 상기 도전층의 중앙에서 제3 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제5 면과 접하는 모서리의 일부와 제6 면과 접하는 모서리의 일부를 둘 다 노출시킬 수 있다.
본 발명의 일 실시 예에서, 상기 절개부는 상기 도전성 수지층의 중앙에서 제1 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제1 또는 제2 면과 접하는 모서리의 일부를 노출시킬 수 있다.
본 발명의 일 실시 예에서, 상기 절개부는 상기 도전층의 중앙에서 제1 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제1 면과 접하는 모서리의 일부와 제2 면과 접하는 모서리의 일부를 둘 다 노출시킬 수 있다.
본 발명의 일 실시 예에서, 상기 절개부는, 상기 도전층의 중앙에서 제1 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제1 면과 접하는 모서리의 일부와 제2 면과 접하는 모서리의 일부가 노출되도록 하고, 상기 도전층의 중앙에서 제3 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제5 면과 접하는 모서리의 일부와 제6 면과 접하는 모서리의 일부가 노출되도록 할 수 있다.
본 발명의 일 실시 예에서, 상기 절개부는 상기 커패시터 일 단면에서 볼 때, 열 십자(+) 형상이 되도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 수지층은 금속 입자와 수지를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 금속 입자는 구형 또는 후레이크(flake)형일 수 있다.
본 발명의 일 실시 예에서, 상기 도금층은, 상기 도전층 및 상기 도전성 수지층을 커버하는 니켈 도금층과, 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함할 수 있다.
본 발명의 다른 측면은, 일면에 서로 이격되게 배치되는 한 쌍의 전극 패드를 가지는 기판; 및 상기 전극 패드 위에 한 쌍의 외부 전극이 각각 접속되도록 실장되는 상기 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 외부 전극의 수지 전극층이 도전층의 모서리 중 일부가 노출되도록 절개부를 가지고 있어서, 도전층의 일부가 도금층과 직접 접촉되도록 하고, 이에 적층형 커패시터의 휨 변형에 대한 내구성을 향상시킬 수 있고, ESR 증가를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 분리사시도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 1에서 제1 외부 전극의 구조를 나타낸 측면도이다.
도 5는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 나타낸 단면도이다.
도 6은 도 5에서 제1 외부 전극의 구조를 나타낸 측면도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 적층형 커패시터를 나타낸 단면도이다.
도 8은 도 7에서 제1 외부 전극을 나타낸 측면도이다.
도 9는 도 7의 적층형 커패시터가 기판에 실장된 것을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서, X, Y 및 Z방향은 제2, 제3 및 제1 방향으로 각각 정의될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 분리사시도이고, 도 3은 도 1의 I-I'선 단면도이고, 도 4는 도 1에서 제1 외부 전극의 구조를 나타낸 측면도이다.
도 1 내지 도 4를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(130, 140)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(130, 140)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(130, 140)은 커패시터 바디(110)의 표면에 형성되어 제1 및 제2 내부 전극(121, 122)과 접속되는 제1 및 제2 도전층(131, 141)과, 제1 및 제2 도전층(131, 141)을 각각 커버하도록 형성되는 제1 및 제2 도전성 수지층(135, 145)과, 제1 및 제2 도전성 수지층(135, 145)을 각각 커버하도록 형성되는 제1 및 제2 도금층(133, 143)을 각각 포함한다.
제1 도전층(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출된 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 도전층(141)은 제2 접속부(141a)와 제2 밴드부(141b)를 포함할 수 있다.
제2 접속부(141a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출된 부분과 접속되는 부분이고, 제2 밴드부(141b)는 제2 접속부(141a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(141b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
이러한 제1 및 제2 도전층(131, 141)은 소성 전극층으로서, 구리(Cu), 은(Ag) 중 적어도 하나를 포함할 수 있고, 이와 함께 글라스(Glass) 및 에폭시(Epoxy) 등을 더 포함할 수 있다.
제1 및 제2 도전성 수지층(135, 145)은 제1 및 제2 도전층(131, 141)을 각각 커버하도록 형성될 수 있다.
이때, 제1 도전성 수지층(135)은 제1 도전층(131)의 제1 접속부(131a)의 코너를 커버하고, 제1 접속부(131a)의 모서리 중 일부가 노출되도록 제1 절개부(136)를 가질 수 있다.
또한, 제2 도전성 수지층(145)은 제2 도전층(141)의 제2 접속부(141a)의 코너를 커버하고, 제2 접속부(141a)의 모서리 중 일부가 노출되도록 제2 절개부(146)를 가질 수 있다.
제1 및 제2 절개부(136, 146)는 각각 제1 및 제2 도전층(131, 141)의 제1 및 제2 접속부(131a, 141a)의 중앙이 노출되도록 제1 및 제2 도전성 수지층(135, 145)의 중앙에 각각 형성될 수 있다.
이러한, 제1 및 제2 도전성 수지층(135, 145)은, 복수의 금속 입자 및 복수의 금속 입자를 둘러싸고 제1 및 제2 도전층(131, 141)과 각각 접촉하는 수지를 포함할 수 있다.
이때, 상기 수지는 에폭시, 아크릴 등의 고분자 레진 중 하나일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 금속 입자는 Cu, Ag, Sn 중 적어도 하나 또는 둘 이상의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
그리고, 상기 금속 입자는 구형 또는 후레이크(flake)형으로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 4는 커패시터 바디의 제3 면을 바라보는 방향에서 제1 외부 전극(130)의 제1 도금층(133)을 투명인 것으로 간주하고 도시한 것이다.
제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하고 제2 외부 전극(140)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 대체로 유사하다.
따라서, 이하 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
도 4를 참조하면, 제1 도전성 수지층(135)은 제1 접속부(131a)의 4군데 코너를 커버하고, 제1 도전성 수지층(135)의 중앙에서부터 Y방향으로 커패시터 바디(110)의 제6 면6)을 향해 제1 절개부(136)가 길게 형성될 수 있다.
이에 제1 절개부(136)에 의해 제1 접속부(131a)의 모서리 중 커패시터 바디(110)의 제6 면(6)과 닿는 모서리의 일부가 노출될 수 있다.
이때, 도시되지는 않았지만, 이와 반대로 제1 절개부(136)는 Y방향으로 커패시터 바디(110)의 제5 면(5)을 향해 길게 형성될 수 있고, 이 경우 제1 접속부(131a)의 모서리 중 커패시터 바디(110)의 제5 면(5)과 닿는 모서리의 일부가 노출될 수 있다.
다른 실시 예로서, 도시되지는 않았지만, 제1 절개부는 Z방향으로 커패시터 바디의 제1 또는 제2 면을 향해 길게 형성될 수 있고, 이 경우 제1 도전층의 제1 접속부에서 커패시터 바디의 제1 또는 제2 면과 닿는 모서리의 일부가 노출되도록 할 수 있다.
제1 도금층(133)은 제1 도전층(131)과 제1 도전성 수지층(135)을 커버하는 제1 니켈(Ni) 도금층과, 상기 제1 니켈 도금층을 커버하는 제1 주석(Sn) 도금층을 포함할 수 있다.
제2 도금층(143)은 제2 도전층(141)과 제2 도전성 수지층(145)을 커버하는 제2 니켈(Ni) 도금층과, 상기 제2 니켈 도금층을 커버하는 제2 주석(Sn) 도금층을 포함할 수 있다.
적층형 커패시터의 사용 환경이 가혹해지면서 종래의 적층형 커패시터는 실장 기판의 진동이나 기계적 변형에 의한 크랙이 발생하기 쉽다.
이러한 크랙 발생을 방지하기 위해, 외부 전극에 연신성이 있는 수지가 포함된 도전성 전극층을 형성하여 외부로부터의 스트레스를 완화시키는 구조가 개시되어 있다.
구체적으로는, 외부 전극을 내부 전극과의 전기적 연결을 위한 내부층과, 이러한 내부층 위에 외부 충격을 완화하고 내습 특성을 향상시키는 것이 주요 역할인 외부으로서의 도전성 수지층을 형성하여 구성하고 있다.
특히 전장용 적층형 커패시터의 경우 진동 등의 외부로부터 전달되는 물리적 충격을 외부 전극의 도전성 수지층이 완화시키는 작용을 하게 된다.
그러나, 전장용 부품의 경우 외부로부터의 충격에 대한 내구성이 보다 높게 요구되는데, 종래의 구조만로는 이러한 높은 수준의 내구성을 충족시키는데 한계가 있다.
또한, 외부 전극이 도전성 수지층을 포함하는 경우, 도전성 수지층 자체의 전기 전도도가 낮기 때문에 적층형 커패시터의 저항, 특히 ESR(Equivalent Series Resistance, 등가직렬저항)이 증가하게 된다.
또한, 수지의 열팽창계수가 상대적으로 매우 크기 때문에 온도사이클 같은 열충격 환경에서 도전성 수지층 주변에 계면의 열화가 나타날 수 있다
이에 기판 변형에 대한 내구성을 높이면서 ESR 증가를 방지하기 위해, 적층형 커패시터의 모서리 중 기판에 실장되는 부분의 일부에만 도전성 수지층을 형성한 구조가 개시되어 있다.
그러나 이러한 구조로는 칩의 실장 방향이 전체 측면의 1/4인 특정 방향으로 정해지기 때문에 제조시 테이핑 공정에서 칩 방향 오류가 발생하기 쉽고, 기판 실장 작업시에도 공정의 자유도가 감소하는 문제가 있다.
본 실시 예의 적층형 커패시터는, 도전성 수지층이 외부 충격에 취약한 도전층의 접속부의 4군데 코너를 커버하면서 접속부의 모서리 중 일부가 노출되도록 절개부를 가지는 구조이다.
이러한 구조에 따라, 기판 휨 변형에 대한 적층형 커패시터의 내구성을 높일 수 있고, 도전층의 일부가 절개부에 의해 도금층에 직접 접촉하도록 하여 적층형 커패시터의 ESR이 증가하는 것을 방지할 수 있다.
또한, 도전성 수지층이 도전층의 접속부의 네 모서리 중 적어도 일부에는 모두 형성되므로, 적층형 커패시터의 방향에 관계 없이 기판에 실장이 가능하다.
도 5는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 나타낸 단면도이고, 도 6은 도 5에서 제1 외부 전극을 나타낸 측면도이다.
이하 제1 외부 전극(130')을 기준으로 설명하나 이는 제2 외부 전극(140')에 관한 설명을 포함하는 것으로 본다.
도 5에서 도면부호 144a와 144b는 제2 외부 전극(140')의 제2 도전성 수지층(144)을 지시하고, 도면부호 146'는 제2 절개부를 지시한다.
도 5 및 도 6을 참조하면, 제1 도전성 수지층(130')의 제1 절개부(136')는 제1 도전성 수지층(134)의 중앙에서 Y방향으로 좌우를 향해 길게 형성되어 제1 도전층(131)의 제1 접속부(131a)에서 커패시터 바디(110)의 제5 면(5)과 접하는 모서리의 일부와 커패시터 바디(110)의 제6 면(6)과 접하는 모서리의 일부가 둘 다 노출되도록 할 수 있다.
이때, 제1 절개부(136')에 의해 제1 도전성 수지층(134)이 Z방향으로 서로 이격되는 상측의 제1-1 도전성 수지층(134a)과 하측의 제1-2 도전성 수지층(134b)으로 구분될 수 있다.
다른 예로서, 도시되지는 않았지만, 제1 절개부는 Z방향으로 상하를 향해 길게 형성되어 제1 도전층에서 커패시터 바디의 제1 면과 접하는 모서리의 일부와 커패시터 바디의 제2 면과 접하는 모서리의 일부가 둘 다 노출되도록 할 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 적층형 커패시터를 나타낸 단면도이고, 도 8은 도 7에서 제1 외부 전극을 나타낸 측면도이다.
이하 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
도 7에서 도면부호 142a와 142b는 제2 외부 전극(140")의 제2 도전성 수지층(142)을 지시하고, 도면부호 146"는 제2 절개부를 지시한다.
도 7 및 도 8을 참조하면, 제1 절개부(136")는, 제1 도전성 수지층(132)의 중앙에서 Y방향으로 좌우로 길게 형성되어 제1 도전층(131)의 제1 접속부(131a)에서 커패시터 바디(110)의 제5 면(5)과 접하는 모서리의 일부와 커패시터 바디(110)의 제6 면(6)과 접하는 모서리의 일부가 둘 다 노출되도록 할 수 있다.
더불어, 제1 절개부(136")는 제1 도전성 수지층(132)의 중앙에서 Z방향으로 상하로도 길게 형성되어 제1 도전층(131)의 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)과 접하는 모서리의 일부와 커패시터 바디(110)의 제2 면(2)과 접하는 모서리의 일부가 둘 다 추가로 더 노출되도록 할 수 있다.
이때, 제1 절개부(136")는 제1 도전성 수지층(132)의 중앙에서 Y방향으로 길게 형성되는 부분과 Z방향으로 길게 형성되는 부분이 서로 연결될 수 있고, 이에 커패시터 바디(110)의 제3 면(3)을 바라보는 방향에서 볼 때, 제1 절개부(136")가 전체적으로 열 십자(+) 형상을 가지도록 형성될 수 있다.
이때, 제1 절개부(136")에 의해 제1 도전성 수지층(132)이 제1 도전층의 제1 접속부의 4군데 코너를 각각 커버하면서 서로 이격되는 4개의 상측의 제1-1 도전성 수지층(134a)과 하측의 제1-2 도전성 수지층(134b)으로 구분될 수 있다.
도 9는 도 7의 적층형 커패시터가 기판에 실장된 것을 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 일면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과, 기판(210)의 상면에서 제1 및 제2 외부 전극(130, 140)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접속되도록 실장되는 적층형 커패시터(100)를 포함한다.
도 9는 기판에 도 7의 구조를 가지는 적층형 커패시터가 실장되는 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 본 발명의 실장 기판은 기판에 도 3 또는 도 5의 구조를 가지는 적층형 커패시터가 실장될 수 있다.
또한, 본 실시 예에서, 적층형 커패시터(100)는 솔더(231, 232)에 의해 기판(210)의 제1 및 제2 전극 패드(221, 222)와 접합되어 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
130, 130', 130": 제1 외부 전극
131, 141: 제1 및 제2 도전층
132, 134: 제1 도전성 수지층
133, 143: 제1 및 제2 도금층
135, 145: 제1 및 제2 도전성 수지층
140, 140', 140": 제2 외부 전극
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (13)

  1. 유전체층 및 복수의 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 양 단부에 각각 배치되어 내부 전극의 노출된 부분과 접속되는 한 쌍의 외부 전극; 을 포함하며,
    상기 외부 전극은,
    상기 커패시터 바디의 일 단면에 상기 내부 전극과 접속되도록 형성되는 접속부와, 상기 접속부에서 상기 커패시터 바디의 둘레 면의 일부까지 연장되는 밴드부를 포함하는 도전층;
    상기 도전층의 접속부의 코너를 커버하고, 상기 접속부의 모서리 중 일부가 노출되도록 절개부를 가지는 도전성 수지층; 및
    상기 도전층과 상기 도전성 수지층을 커버하고, 상기 절개부에 의해 상기 도전층의 일부가 접촉되는 도금층; 을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 절개부가 상기 도전층의 중앙이 노출되도록 상기 도전성 수지층의 중앙에 형성되는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 커패시터 바디는, 제1 방향으로 서로 대향되는 제1 및 제2 면과, 상기 제1 및 제2 면을 연결하고 제2 방향으로 서로 대향되는 제3 및 제4 면과, 상기 제1 및 제2 면을 연결하고 상기 제3 및 제4 면을 연결하고 제3 방향으로 서로 대향되는 제5 및 제6 면을 포함하고,
    상기 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 제1 및 제2 내부 전극을 포함하는 적층형 커패시터.
  4. 제3항에 있어서,
    상기 절개부는 상기 도전성 수지층의 중앙에서 제3 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제5 또는 제6 면과 접하는 모서리의 일부를 노출시키는 적층형 커패시터.
  5. 제3항에 있어서,
    상기 절개부는 상기 도전층의 중앙에서 제3 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제5 면과 접하는 모서리의 일부와 제6 면과 접하는 모서리의 일부를 둘 다 노출시키는 적층형 커패시터.
  6. 제3항에 있어서,
    상기 절개부는 상기 도전성 수지층의 중앙에서 제1 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제1 또는 제2 면과 접하는 모서리의 일부를 노출시키는 적층형 커패시터.
  7. 제3항에 있어서,
    상기 절개부는 상기 도전층의 중앙에서 제1 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제1 면과 접하는 모서리의 일부와 제2 면과 접하는 모서리의 일부를 둘 다 노출시키는 적층형 커패시터.
  8. 제3항에 있어서,
    상기 절개부는, 상기 도전층의 중앙에서 제1 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제1 면과 접하는 모서리의 일부와 제2 면과 접하는 모서리의 일부가 노출되도록 하고, 상기 도전층의 중앙에서 제3 방향으로 길게 형성되어 상기 도전층에서 상기 커패시터 바디의 제5 면과 접하는 모서리의 일부와 제6 면과 접하는 모서리의 일부가 노출되도록 하는 적층형 커패시터.
  9. 제3항에 있어서,
    상기 절개부는 상기 커패시터 일 단면에서 볼 때, 열 십자(+) 형상이 되도록 형성되는 적층형 커패시터.
  10. 제1항에 있어서,
    상기 도전성 수지층이 금속 입자와 수지를 포함하는 적층형 커패시터.
  11. 제10항에 있어서,
    상기 금속 입자가 구형 또는 후레이크(flake)형인 적층형 커패시터.
  12. 제1항에 있어서,
    상기 도금층이, 상기 도전층 및 상기 도전성 수지층을 커버하는 니켈 도금층과, 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함하는 적층형 커패시터.
  13. 일면에 서로 이격되게 배치되는 한 쌍의 전극 패드를 가지는 기판; 및
    상기 전극 패드 위에 한 쌍의 외부 전극이 각각 접속되도록 실장되는 제1항 내지 제12항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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