JP2022039808A - 積層セラミックコンデンサ - Google Patents

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Abstract

【課題】コンデンサの更なる低容量化を可能としつつ、直流抵抗が大きくなることを抑制し、さらに内部電極層と外部電極との接続性を確保しうる積層セラミックコンデンサを提供する。【解決手段】本発明に係る積層セラミックコンデンサは、複数の誘電体層が積層される積層体と、該積層体の両端面に引き出される第１の内部電極層と、該積層体の両側面に引き出される第２の内部電極層と、第１の内部電極層に接続され、両端面に配置される第１及び第２の外部電極と、第２の内部電極層に接続され、両側面に配置される第３及び第４の外部電極とを備える。第２の内部電極層は、誘電体層の中央部に位置する領域部と両側面に引き出される領域部とを有する。第１の内部電極層の数は第２の内部電極層の数よりも多く、かつ、第１の内部電極層は２枚以上連続して積層されており、引き出される領域部の厚みは、誘電体層の中央部に位置する領域部の厚みよりも大きい。【選択図】図４

Description

この発明は、積層セラミックコンデンサに関する。
たとえば、高速で動作する集積回路部品（ＩＣ）に供給される電源電圧を安定化するために用いられるデカプリングコンデンサや、集積回路部品（ＩＣ）に供給される電源ラインのノイズ対策部品として、特許文献１に記載されているような一般的な構造を有する積層貫通型コンデンサが知られている。特許文献１の記載される貫通型コンデンサは、一般的な構造を有しており、互いに対向する第１および第２の主面、互いに対向する第１および第２の側面ならびに互いに対向する第１および第２の端面からなる外表面を有する、セラミック基体（積層体）を備える。セラミック基体の内部には、各々複数の第１および第２の内部電極が積層方向において交互に配置されている。そして、第１の内部電極は、その両端が第１および第２の端面に導出され、第２の内部電極は、その両端が第１および第２の側面に導出されている。
このような積層貫通型コンデンサにおいては、低容量化させようとした場合、内部電極の枚数を少なくする必要があるため、内部電極の直流抵抗（Ｒｄｃ）の値が大きくなる。これにともなって、積層貫通型コンデンサの発熱量が大きくなってしまうことがあった。
ここで、静電容量が大きくなることを抑制しつつ、直流抵抗が大きくなることを抑制することが可能な構造として、特許文献２のように、貫通電極を複数枚連続して積層する構造が知られている。この特許文献２に記載の構造では、静電容量を低下させつつ、直流抵抗（Ｒｄｃ）の値も小さくすることができるため、発熱量も抑えることが可能となる。
特開２０００－５８３７６号公報 特開平９－５５３３５号公報
しかしながら、特許文献２のような構造において、さらなる低容量化を実現させようとする場合には、積層体の両側面に引き出されているアース電極をより少なくする必要がある。その場合、アース電極と外部電極との接続箇所が減少するため、両者の間の接続性が十分に確保できない問題が生じる可能性がある。
それゆえに、この発明の主たる目的は、コンデンサの更なる低容量化を可能としつつ、直流抵抗が大きくなることを抑制し、さらに内部電極層と外部電極との接続性を確保しうる積層セラミックコンデンサを提供することである。
この発明に係る積層セラミックコンデンサは、複数の積層された誘電体層を有し、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する長さ方向に相対する第１の端面および第２の端面と、高さ方向および長さ方向に直交する幅方向に相対する第１の側面および第２の側面とを有する積層体と、複数の誘電体層上に配置され、第１の端面および第２の端面に引き出された複数の第１の内部電極層と、複数の誘電体層上に配置され、第１の側面および第２の側面に引き出された複数の第２の内部電極層と、第１の端面上に配置されており、第１の内部電極層に接続される第１の外部電極と、第２の端面上に配置されており、第１の内部電極層に接続される第２の外部電極と、第１の側面上に配置されており、第２の内部電極層に接続される第３の外部電極と、第２の側面上に配置されており、第２の内部電極層に接続される第４の外部電極と、を備え、第２の内部電極層は、誘電体層の中央部に位置する領域部と、誘電体層の中央部に位置する領域部から延び第１の側面および第２の側面に引き出される領域部とを有しており、第１の内部電極層の数は第２の内部電極層の数よりも多く、かつ、第１の内部電極層は２枚以上連続して積層されており、引き出される領域部の厚みは、誘電体層の中央部に位置する領域部の厚みよりも大きい、積層セラミックコンデンサである。
この発明に係る積層セラミックコンデンサは、第１の内部電極層の数が第２の内部電極層の数よりも多く、かつ、第１の内部電極層が２枚以上連続して積層されていることから、積層セラミックコンデンサの静電容量が大きくなることを抑制しつつ、第１の内部電極層の数が多くなり並列接続の第１の内部電極層の数が多くなるだけでなく、第１の内部電極層と外部電極との間の導通性が向上することから、直流抵抗が大きくなることを抑制することができる。
また、この発明に係る積層セラミックコンデンサは、両側面に引き出される領域部の厚みが、誘電体層の中央部に位置する領域部の厚みよりも大きいので、積層セラミックコンデンサの静電容量を低減させるために第２の内部電極層の数を減らしたとしても、第２の内部電極層と第３の外部電極との接続性、および第２の内部電極層と第４の外部電極との接続性を十分に確保することができる。
この発明によれば、コンデンサの更なる低容量化を可能としつつ、直流抵抗が大きくなることを抑制し、さらに内部電極層と外部電極との接続性を確保しうる積層セラミックコンデンサを提供し得る。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す外観斜視図である。 この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す上面図である。 この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す側面図である。 図１の線ＩＶ－ＩＶにおける断面図である。 図１の線Ｖ－Ｖにおける断面図である。 図４の線ＶＩ－ＶＩにおける断面図である。 図４の線ＶＩＩ－ＶＩＩにおける断面図である。 図７に示す第２の内部電極層の変形例を示す。 比較例１にかかる積層セラミックコンデンサの一例（比較例１－３）を示す断面図である。 比較例２にかる積層セラミックコンデンサの一例（比較例２－３）を示す断面図である。 実施例、比較例１および比較例２の積層セラミックコンデンサにおける外部電極間の電流値の変化に対する発熱特性を示す図である。 実施例および比較例１の積層セラミックコンデンサにおける静電容量の違いに対する直流抵抗の値を示す図である。 実施例および比較例２の積層セラミックコンデンサにおける第２の内部電極の積層枚数と接続不良率との関係を示す図である。
１．積層セラミックコンデンサ
この発明の実施の形態にかかる積層セラミックコンデンサについて説明する。この実施の形態にかかる積層セラミックコンデンサは、３端子型積層セラミックコンデンサである。
図１は、この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す外観斜視図である。図２は、この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す上面図である。図３は、この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す側面図である。図４は、図１の線ＩＶ－ＩＶにおける断面図である。図５は、図１の線Ｖ－Ｖにおける断面図である。図６は、図４の線ＶＩ－ＶＩにおける断面図である。図７は、図４の線ＶＩＩ－ＶＩＩにおける断面図である。図８は、図７に示す第２の内部電極層の変形例を示す。
図１ないし図３に示すように、積層セラミックコンデンサ１０は、たとえば、直方体状の積層体１２と、外部電極３０とを含む。
積層体１２は、積層された複数の誘電体層１４と、誘電体層１４上に積層された複数の内部電極層１６とを有する。さらに、積層体１２は、高さ方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられている。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
積層体１２の寸法は、特に限定されない。
積層体１２は、内層部１８と、高さ方向ｘにおいて内層部１８を挟みこむように配置された第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂと、を有する。
内層部１８は、複数の誘電体層１４と複数の内部電極層１６とを含む。内層部１８は、高さ方向ｘにおいて、最も第１の主面１２ａ側に位置する内部電極層１６から最も第２の主面１２ｂ側に位置する内部電極層１６までを含む。内層部１８では、複数の内部電極層１６が誘電体層１４を介して対向して配置されている。内層部１８は、静電容量を発生させ、実施的にコンデンサとして機能する部分である。
第１の主面側外層部２０ａは、第１の主面１２ａ側に位置する。第１の主面側外層部２０ａは、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
第２の主面側外層部２０ｂは、第２の主面１２ｂ側に位置する。第２の主面側外層部２０ｂは、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂで用いられる誘電体層１４は、内層部１８で用いられる誘電体層１４と同じものであってもよい。
なお、積層体１２は、第１の側面１２ｃ側に位置し、第１の側面１２ｃと第１の側面１２ｃ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の側面側外層部２２ａを有する。
同様に、積層体１２は、第２の側面１２ｄ側に位置し、第２の側面１２ｄと第２の側面１２ｄ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の側面側外層部２２ｂを有する。
図５には、第１の側面側外層部２２ａおよび第２の側面側外層部２２ｂの幅方向ｙの範囲が示されている。この第１の側面側外層部２２ａおよび第２の側面側外層部２２ｂの幅方向ｙの幅の大きさはＷギャップまたはサイドギャップともいう。
また、積層体１２は、第１の端面側１２ｅ側に位置し、第１の端面１２ｅと第１の端面１２ｅ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の２４ａを有する。
同様に、積層体１２は、第２の端面１２ｆ側に位置し、第２の端面１２ｆと第２の端面１２ｆ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の端面側外層部２４ｂを有する。
図４には、第１の端面側外層部２４ａおよび第２の端面側外層部２４ｂの長さ方向ｚの範囲が示されている。第１の端面側外層部２４ａおよび第２の端面側外層部２４ｂの長さ方向ｚの幅の大きさはＬギャップまたはエンドギャップともいう。
誘電体層１４は、たとえば、セラミック材料として、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
焼成後の誘電体層１４の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
積層される誘電体層１４の枚数は、１５枚以上３００枚以下であることが好ましい。なお、この誘電体層１４の枚数は、内層部１８の誘電体層１４の枚数と、第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂの誘電体層１４の枚数との総数である。
積層体１２は、複数の内部電極層１６として、複数の第１内部電極層１６ａおよび複数の第２内部電極層１６ｂを有する。
第１の内部電極層１６ａは、誘電体層１４上に配置される。
図６に示すように、第１の内部電極層１６ａは、積層体１２の第１の端部１２ｅと第２の端部１２ｆとの間にわたって延び、その中央部にあたる第１の領域部２６ａと、第１の領域部２６ａから延び、積層体１２の第１の端面１２ｅに引き出される第２の領域部２６ｂと、第１の領域部２６ａから延び、積層体１２の第２の端面１２ｆに引き出される第３の領域部２６ｃとを有する。第１の領域部２６ａは、誘電体層１４上の中央部に位置する。第２の領域部２６ｂは、積層体１２の第１の端面１２ｅに露出し、第３の領域部２６ｃは、積層体１２の第２の端面１２ｆに露出する。従って、第１の内部電極層１６ａは、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄには露出していない。
第１の内部電極層１６ａの形状は特に限定はされないが、矩形状であることが好ましい。もっとも、コーナー部は丸められていてもよい。
第２の内部電極層１６ｂは、第１の内部電極層１６ａが配置される誘電体層１４とは異なる誘電体層１４上に配置される。
図７に示すように、第２の内部電極層１６ｂは、積層体１２の第１の側面１２ｃと第２の側面１２ｄとの間にわたって延び、その中央部にあたる第４の領域部２８ａと、第４の領域部２８ａから延び、第１の側面１２ｃに引き出される第５の領域部２８ｂと、第４の領域部２８ａから延び、第２の側面１２ｄに引き出される第６の領域部２８ｃとを有する。そして、第４の領域部２８ａは、第１の端面１２ｅの方向に延び、第２の端面１２ｆの方向に延びるように矩形状に形成される。第４の領域部２８ａは、誘電体層１４上の中央部に位置する。第５の領域部２８ｂは、積層体１２の第１の側面１２ｃに露出し、第６の領域部２８ｃは、積層体１２の第２の側面１２ｄに露出する。従って、第２の内部電極層１６ｂは、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆには露出していない。
第２の内部電極層１６ｂの第４の領域部２８ａの形状、ならびに第５の領域部２８ｂおよび第６の領域部２８ｃの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、それぞれの領域部のコーナー部は丸められていてもよい。
第１の内部電極層１６ａの第１の領域部２６ａと第２の内部電極層１６ｂの第４の領域部２８ａとは対向している。
なお、第１の内部電極層１６ａの第１の領域部２６ａにおける第１の側面１２ｃと第２の側面１２ｄとを結ぶ幅方向ｙの幅と、第２の内部電極層１６ｂの第４の領域部２８ａにおける第１の側面１２ｃと第２の側面１２ｄとを結ぶ幅方向ｙの幅とは、同一の場合もあるが、異なる場合もある。
第２の内部電極層１６ｂの第４の領域部２８ａにおける第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの幅Ａと、第２の内部電極層１６ｂの第５の領域部２８ｂおよび第６の領域部２８ｃにおける第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの幅Ｂとの関係は、Ａ≧Ｂとなることが好ましい。
一方、たとえば、図８に示すように、第２の内部電極層１６ｂの変形例として、第２の内部電極層１６ｂの第４の領域部２８ａが第１の端面１２ｅ方向および第２の端面１２ｆ方向に延びず、第２の内部電極層１６ｂの第４の領域部２８ａにおける第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの幅Ａが、第２の内部電極層１６ｂの第５の領域２８ｂおよび第６の領域部２８ｃにおける第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの幅Ｂと同一でもよい。
これにより、第１の内部電極層１６ａの面積は変更せずに、第２の内部電極層１６ｂの面積だけを調整することで、直流抵抗を低減させたまま、積層セラミックコンデンサ１０の静電容量を低容量にすることができる。
なお、図示はしないが、Ａ＜Ｂであってもよい。
第１の内部電極層１６ａの数は、第２の内部電極層１６ｂの数よりも多く、かつ、第１の内部電極層１６ａは２枚以上連続して積層される。これにより、図１に示す積層セラミックコンデンサ１０は、静電容量が大きくなることを抑制しつつ、第１の内部電極層１６ａの数が多くなり並列接続の第１の内部電極層１６ａの数が多くなるだけでなく、第１の内部電極層１６ａと外部電極３０との間の導通性が向上することから、直流抵抗が大きくなることを抑制することが可能となる。また、第２の内部電極層１６ｂの第５の領域部２８ｂおよび第６の領域部２８ｃの厚みは、第２の内部電極層１６ｂの第４の領域部２８ａの厚みよりも大きいことにより、より低容量化した場合であっても、第２の内部電極層１６ｂと外部電極３０との接続性も十分に確保することが可能となる。
第１の内部電極層１６ａの数は、特に限定されないが、たとえば、３０枚以上１００枚以下であることが好ましい。
また、第２の内部電極層１６ｂの数は、少なくとも、第１の内部電極層１６ａの数よりも少ない。具体的には、第２の内部電極層１６ｂの数は、特に限定されないが、たとえば、１枚以上５０枚以下であることが好ましい。
第１の内部電極層１６ａの厚みは、特に限定されないが、たとえば、０．５μｍ以上２．０μｍ以下程度であることが好ましい。
第２の内部電極層１６ｂの第４の領域部２８ａの厚みは、特に限定されないが、たとえば、０．５μｍ以上２．０μｍ以下程度であることが好ましい。
第２の内部電極層１６ｂの第５の領域部２８ｂおよび第６の領域部２８ｃの厚みは、第２の内部電極層１６ｂの第４の領域２８ａの厚みよりも大きい。具体的には、第２の内部電極層１６ｂの第５の領域部２８ｂおよび第６の領域部２８ｃの厚みは、特に限定されないが、たとえば、１μｍ以上３μｍ以下程度であることが好ましい。
なお、第２の内部電極層１６ｂの第４の領域部２８ａの厚みと、第２の内部電極層１６ｂの第５の領域部２８ｂおよび第６の領域部２８ｃの厚みとの関係は、第２の内部電極層の第５の領域部および第６の領域部の厚み／第２の内部電極層の第４の領域部の厚み≧１．２であることが好ましい。これにより、第２の内部電極層１６ｂの積層される数が少なくなっても、第２の内部電極層１６ｂと外部電極３０との接続性をより向上させることができる。
積層体１２の内層部１８は、第１の内部電極層１６ａと第２の内部電極層１６ｂとが誘電体層１４を介して対向して静電容量を形成する容量形成部１９と、第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５を有する。積層セラミックコンデンサ１０は、この容量形成部１９によりコンデンサの特性が発現する。
また、内部電極積層部２５は、第２の内部電極層１６ｂにより複数個の内部電極積層部に分断するように配置される。これにより、第１の内部電極層１６ａの集合体が分散されるため、放熱効果が高まり、温度上昇抑制効果を得ることができる。
図１に示す積層セラミックコンデンサ１０は、図４に示すように、内部電極積層部２５は、２枚の第２の内部電極層１６ｂにより分断され、内部電極積層部２５は、第１の内部電極積層部２５ａ、第２の内部電極積層部２５ｂおよび第３の内部電極積層部２５ｃに分断されている。
なお、第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５を分断するように配置される第２の内部電極層１６ｂは、単数で配置されていてもよい。これにより、第１の内部電極層１６ａをより多く積層することが可能となり、直流抵抗の低減効果を得ることができる。
一方、第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５を分断するように配置される第２の内部電極層１６ｂは、２枚以上連続して積層されて配置されてもよい。これにより、第２の内部電極層１６ｂの数が少なくなっても、第２の内部電極層１６ｂと外部電極３０との接続性をより十分なものにすることができる。
第２の内部電極層１６ｂは、積層体１２の第１の主面１２ａ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第１の内部電極積層部２５ａと第１の主面１２ａとの間、および積層体１２の第２の主面１２ｂ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第３の内部電極積層部２５ｃと第２の主面１２ｂとの間には配置されていてもよい。これにより、第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂ付近でも容量形成部１９を形成できることから静電容量の一部を取得することになり、実装基板への電流経路を短くすることができ、低ＥＳＬの効果を得ることができる。
一方、第２の内部電極層１６ｂは、積層体１２の第１の主面１２ａ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第１の内部電極積層部２５ａと第１の主面１２ａとの間、および積層体１２の第２の主面１２ｂ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第３の内部電極積層部２５ｃと第２の主面１２ｂとの間には配置されていなくてもよい。これにより、積層体１２の表面から静電容量が形成される容量形成部１９までの距離が大きくなり、外的負荷で積層体１２の表面からクラックが入っても、絶縁抵抗劣化が発生しにくい効果を得ることができる。
第２の内部電極層１６ｂと隣り合う誘電体層１４の厚みは、第１の内部電極層１６ａ同士により挟まれる誘電体層１４の厚みよりも大きいことが好ましい。これにより、第１の内部電極層１６ａをより多く積層することが可能となり、直流抵抗の低減効果をより大きくすることができる。
第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側、ならびに第１の側面１２ｃ側および第２の側面１２ｄ側には、外部電極３０が配置される。外部電極３０は、第１の外部電極３０ａ、第２の外部電極３０ｂ、第３の外部電極３０ｃおよび第４の外部電極３０ｄを有する。
積層体１２の第１の端面１２ｅには、第１の外部電極３０ａが配置される。第１の外部電極３０ａは、積層体１２の第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように配置される。また、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅにおいて露出している第１の内部電極層１６ａの第２の領域部２６ｂに電気的に接続されている。なお、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅ上のみに配置されてもよい。
積層体１２の第２の端面１２ｆには、第２の外部電極３０ｂが配置される。第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように配置される。また、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆにおいて露出している第１の内部電極層１６ａの第３の領域部２６ｃに電気的に接続されている。なお、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆ上のみに配置されてもよい。
積層体１２の第１の側面１２ｃには、第３の外部電極３０ｃが配置される。第３の外部電極３０ｃは、第１の側面１２ｃから延伸して第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置される。第３の外部電極３０ｃは、積層体１２の第１の側面１２ｃにおいて露出している第２の内部電極層１６ｂの第５の領域部２８ｂに電気的に接続されている。なお、第３の外部電極３０ｃは、積層体１２の第１の側面１２ｃ上のみに配置されてもよい。
積層体１２の第２の側面１２ｄには、第４の外部電極３０ｄが配置される。第４の外部電極３０ｄは、第２の側面１２ｄから延伸して第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置される。第４の外部電極３０ｄは、積層体１２の第２の側面１２ｄにおいて露出している第２の内部電極層１６ｂの第６の領域部２８ｃに電気的に接続されている。なお、第４の外部電極３０ｄは、積層体１２の第２の側面１２ｄ上のみに配置されてもよい。
また、第２の内部電極層１６ｂの厚みが第１の内部電極層１６ａの厚みよりも大きいので、第２の内部電極層１６ｂの第５の領域部２８ｂと第１の側面１２ｃ上に配置される第３の外部電極３０ｃとの接続性を確保することができ、第２の内部電極層１６ｂの第６の領域部２８ｃと第２の側面１２ｄ上に配置される第４の外部電極３０ｄとの接続性を確保することができる。
さらに、第１の内部電極層１６ａの厚みと、第２の内部電極層１６ｂの厚みの関係は、第２の内部電極層の厚み／第１の内部電極層の厚み≧１．２であると、第２の内部電極層１６ｂの数が少なくなっても、第２の内部電極層１６ｂの第５の領域部２８ｂと第１の側面１２ｃ上に配置される第３の外部電極３０ｃとの接続性を確保することができ、第２の内部電極層１６ｂの第６の領域部２８ｃと第２の側面１２ｄ上に配置される第４の外部電極３０ｄとの接続性を確保することができる。
外部電極３０は、積層体１２の表面に配置される下地電極層３２と、下地電極層３２を覆うように配置されためっき層３４とを含む。
下地電極層３２は、第１の下地電極層３２ａ、第２の下地電極層３２ｂ、第３の下地電極層３２ｃおよび第４の下地電極層３２ｄを有する。
第１の下地電極層３２ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように形成される。
第２の下地電極層３２ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように形成される。
なお、第１の下地電極層３２ａは、積層体１２の第１の端面１２ｅの表面のみに配置されてもよいし、第２の下地電極層３２ｂは、積層体１２の第２の端面１２ｆの表面にのみ配置されてもよい。
第３の下地電極層３２ｃは、積層体１２の第１の側面１２ｃの表面に配置され、第１の側面１２ｅから延伸して第１の主面１２ａおよび第２の主面１２ｂのそれぞれの一部を覆うように形成される。
第４の下地電極層３２ｄは、積層体１２の第２の側面１２ｄの表面に配置され、第２の側面１２ｄから延伸して第１の主面１２ａおよび第２の主面１２ｂのそれぞれの一部を覆うように形成される。
なお、第３の下地電極層３２ｃは、積層体１２の第１の側面１２ｃの表面のみに配置されてもよいし、第４の下地電極層３２ｄは、積層体１２の第２の側面１２ｄの表面のみに配置されてもよい。
下地電極層３２は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
以下、下地電極層３２を上記の焼付け層、導電性樹脂層、薄膜層とした場合の各構成について説明する。
（焼付け層の場合）
焼付け層は、ガラス成分と金属成分とを含む。焼付け層のガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。焼付け層の金属成分としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラス成分および金属成分を含む導電性ペーストを積層体１２に塗布して焼付けたものである。焼付け層は、内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極層１６および誘電体層１４を有する積層チップを焼成して積層体１２を得た後に、積層体１２に導電性ペーストを塗布して焼付けたものでもよい。なお、焼付け層を内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりに誘電体材料を添加したものを焼き付けて焼付け層を形成することが好ましい。
第１の端面１２ｅに位置する第１の下地電極層３２ａの高さ方向ｘ中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ方向の厚みは、３μｍ以上７０μｍ以下程度であることが好ましい。
また、第２の端面１２ｆに位置する第２の下地電極層３２ｂの高さ方向ｘ中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ方向の厚みは、３μｍ以上７０μｍ以下程度であることが好ましい。
第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部上に下地電極層３２を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する第１の下地電極層３２ａである長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向の厚みは、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
また、第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部上に下地電極層３２を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する第２の下地電極層３２ｂである長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向の厚みは、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
（導電性樹脂層の場合）
導電性樹脂層は、複数層であってもよい。
導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体１２上に直接配置されてもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。
導電性樹脂層は、下地電極層３２上を完全に覆っていてもよいし、下地電極層３２の一部を覆っていてもよい。
導電性樹脂層は、熱硬化性樹脂を含むため、例えばめっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ１０へのクラックを防止することができる。
導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたは、それらを含む合金を使用することができる。
また、金属粉の表面にＡｇコーティングされた金属粉を使用することもできる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。導電性金属にＡｇの導電性金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いためである。また、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
さらに、導電性樹脂層に含まれる金属としては、Ｃｕ、Ｎｉに酸化防止処理を施したものを使用することもできる。
なお、導電性樹脂層に含まれる金属としては、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉を使用することもできる。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には金属粉としてＡｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。
導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、例えば、０.３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
導電性樹脂層の樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下で含まれていることが好ましい。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物を使用することができる。
第１の端面１２ｅおよび第２の端面１２ｆに位置する積層体１２の高さ方向ｘ中央部に位置する導電性樹脂層の厚みは、例えば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
（薄膜層の場合）
下地電極層３２として薄膜層を設ける場合は、薄膜層は、スパッタリング法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
めっき層３４は、第１のめっき層３４ａ、第２のめっき層３４ｂ、第３のめっき層３４ｃおよび第４のめっき層３４ｄを含む。
第１のめっき層３４ａ、第２のめっき層３４ｂ、第３のめっき層３４ｃおよび第４のめっき層３４ｄとしては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
第１のめっき層３４ａは、第１の下地電極層３２ａを覆うように配置される。
第２のめっき層３４ｂは、第２の下地電極層３２ｂを覆うように配置される。
第３のめっき層３４ｃは、第３の下地電極層３２ｃを覆うように配置される。
第４のめっき層３４ｄは、第４の下地電極層３２ｄを覆うように配置される。
めっき層３４は、複数層により形成されていてもよい。この場合、めっき層３４は、下地電極層３２上に形成されるＮｉめっきによる下層めっき層と、下層めっき層上に形成されるＳｎめっきによる上層めっき層の２層構造であることが好ましい。
すなわち、第１のめっき層３４ａは、第１の下層めっき層と、第１の下層めっき層の表面に位置する第１の上層めっき層とを有する。
第２のめっき層３４ｂは、第２の下層めっき層と、第２の下層めっき層の表面に位置する第２の上層めっき層とを有する。
第３のめっき層３４ｃは、第３の下層めっき層と、第３の下層めっき層の表面に位置する第２の上層めっき層とを有する。
第４のめっき層３４ｄは、第４の下層めっき層と、第４の下層めっき層の表面に位置する第２の上層めっき層とを有する。
Ｎｉめっきによる下層めっき層は、下地電極層３２が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止するために用いられ、Ｓｎめっきによる上層めっき層は、積層セラミックコンデンサ１０を実装する際の半田の濡れ性を向上させて、容易に実装することができるようにするために用いられる。
めっき層一層あたりの厚みは、２．０μｍ以上、１５．０μｍ以下であることが好ましい。
なお、下地電極層３２を設けずにめっき層だけで外部電極３０を形成してもよい。
以下、図示はしていないが、下地電極層３２を設けずにめっき層を設ける構造について説明する。
第１の外部電極３０ａないし第４の外部電極３０ｄのいずれかまたはそれぞれは、下地電極層３２が設けられず、めっき層が積層体１２の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ１０は、第１の内部電極層１６ａと、第２の内部電極層１６ｂに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層が形成されてもよい。
なお、下地電極層３２を設けずに積層体１２上に直接めっき層を形成する場合は、下地電極層３２の厚みを削減した分を低背化、すなわち、薄型化または積層体１２の厚み、すなわち内層部１８の厚みに転化できるため、薄型チップの設計自由度を向上させることができる。
めっき層は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。下層めっき電極および上層めっき電極はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ又はＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
更に、下層めっき電極は、半田バリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、半田濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。
また、例えば、第１の内部電極層１６ａおよび第２の内部電極層１６ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、第１の外部電極３０ａないし第４の外部電極３０ｄはそれぞれ、下層めっき電極のみで構成されてもよい。めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
ここで、下地電極層３２を設けずにめっき層だけで外部電極３０を形成する場合、下地電極層３２を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
さらに、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
積層セラミックコンデンサ１０の寸法は、特に限定されないが、長さ方向ｚのＬ寸法が１．０ｍｍ以上３．２ｍｍ以下、幅方向ｙのＷ寸法が０．５ｍｍ以上２．５ｍｍ以下、高さ方向ｘのＴ寸法が０．３ｍｍ以上２．５ｍｍ以下である。なお、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
図１に示す積層セラミックコンデンサ１０は、第１の内部電極層１６ａの数が第２の内部電極層１６ｂの数よりも多く、かつ、第１の内部電極層１６ａが２枚以上連続して積層されていることから、積層セラミックコンデンサ１０の静電容量が大きくなることを抑制しつつ、第１の内部電極層１６ａおよび第２の内部電極層１６ｂと外部電極３０との導通性が向上することから、直流抵抗が大きくなることを抑制することができる。
また、図１に示す積層セラミックコンデンサ１０は、第２の内部電極層１６ｂの第５の領域部２８ｂおよび第６の領域部２８ｃ厚みが、第２の内部電極層１６ｂの第４の両言い切部２８ａの厚みよりも大きいので、積層セラミックコンデンサ１０の静電容量を低減させるために第２の内部電極層１６ｂの数を減らしたとしても、第２の内部電極層１６ｂと第３の外部電極３０ｃとの接続性、および第２の内部電極層１６ｂと第４の外部電極３０ｄとの接続性を十分に確保することができる。
２．積層セラミックコンデンサの製造方法
次に、本発明にかかる積層セラミックコンデンサの製造方法について説明する。
まず、誘電体層用の誘電体シートおよび内部電極用の導電性ペーストが準備される。誘電体シートおよび内部電極層用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってもよい。
誘電体シート上に、内部電極層用の導電性ペーストが、たとえば、スクリーン印刷やグラビア印刷などにより所定のパターンで印刷される。これにより、第１の内部電極層のパターンが形成された誘電体シート、および第２の内部電極層のパターンが形成された誘電体シートが準備される。
より具体的には、第１の内部電極層を印刷するためのスクリーン版と、第２の内部電極層を印刷するためのスクリーン版を別々に準備し、２種類のスクリーン版をそれぞれ別々に印刷できる印刷機を使用して、それぞれの内部電極層のパターンを印刷することができる。このとき、第２の内部電極層のパターンの第５の領域部および第６の領域部となる部分の厚みは、第２の内部電極層のパターンの第４の領域部となる部分よりも厚くなるように印刷される。
ここで、所望の構造が得られるように、第１の内部電極層と第２の内部電極層が印刷されたシートを積層することで、内層部１８となる部分が形成される。このとき、第１の内部電極層が印刷されたシートは、第２の内部電極層が印刷されたシートよりも多く、かつ、第１の内部電極層が印刷されたシートは、２枚以上連続して積層される。
次に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第２の主面側の第２の主面側外層部２０ｂとなる部分が形成される。その後、上述の工程により形成された内層部１８となる部分を第２の主面側外層部２０ｂとなる部分の上に積層し、この内層部１８となる部分の上に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第１の主面側の第１の主面側外層部２０ａとなる部分が形成される。これにより、積層シートが作製される。
続いて、積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックが作製される。
次に、積層ブロックが所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みがつけられてもよい。
そして、切り出された積層チップが焼成されることにより、積層体１２が作製される。焼成温度は、誘電体層１４や内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
（下地電極層）
続いて、焼成して得られた積層体１２の第１の側面１２ｃ上に第３の外部電極３０ｃの第３の下地電極層３２ｃが形成され、積層体１２の第２の側面１２ｄ上に第４の外部電極３０ｄの第４の下地電極層３２ｄが形成される。
下地電極層３２として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを塗布し、その後、焼付け処理を行い、下地電極層３２として焼付け層が形成される。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
ここで、焼付け層の形成方法としては、様々な方法を用いることができる。たとえば、導電性ペーストをスリットから押し出して塗布する工法を用いることができる。この工法の場合、導電性ペーストの押し出し量を多くすることで、第１の側面１２ｃ上および第２の側面１２ｄ上だけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成することができる。
また、ローラー転写法を用いて形成することもできる。ローラー転写法の場合、第１の側面１２ｃ上および第２の側面１２ｄ上だけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成するとき、ローラー転写の際の押し付け圧力を強くすることで第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極３２を形成することが可能となる。
次に、焼成して得られた積層体１２の第１の端面１２ｅ上に第１の外部電極３０ａの第１の下地電極層３２ａが形成され、積層体１２の第２の端面１２ｆ上に第２の外部電極３０ｂの第２の下地電極層３２ｂが形成される。
第３の外部電極３０ｃおよび第４の外部電極３０ｄの各下地電極層３２の形成時と同様、下地電極層３２として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを塗布し、その後、焼付け処理を行い、下地電極層３２として焼付け層が形成される。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
また、第１の外部電極３０ａおよび第２の外部電極３０ｂの下地電極層３２として焼付け層の形成方法としては、導電性ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
なお、焼付け処理に関しては、第３の外部電極３０ｃの第３の下地電極層３２ｃ、第４の外部電極３０ｄの第４の下地電極層３２ｄ、第１の外部電極３０ａの第１の下地電極層３２ａおよび第２の外部電極３０ｂの第２の下地電極層３２ｂを同時に焼付けてもよいし、第３の外部電極３０ｃの第３の下地電極層３２ｃおよび第４の外部電極３０ｄの第４の下地電極層３２ｄと、第１の外部電極３０ａの第１の下地電極層３２ａおよび第２の外部電極３０ｂの第２の下地電極層３２ｂとを、それぞれ別々に焼付けてもよい。
（導電性樹脂層）
なお、下地電極層３２を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体１２上に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体１２上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
なお、導電性樹脂ペーストの塗布方法としては、下地電極層３２を焼付け層で形成する方法と同様、たとえば、導電性樹脂ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
（薄膜層）
また、下地電極層３２を薄膜層で形成する場合は、マスキングなどを行い、外部電極３０を形成したいところにスパッタリング法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とする。
（めっき電極）
さらに、下地電極層３２を設けずに積層体１２の内部電極層１６が露出する第２の領域部２６ａ、第３の領域部２６ｂ、第５の領域部２８ｂおよび第６の領域部２８ｃにめっき電極を設けてもよい。その場合は、以下の方法で形成することができる。
積層体１２の第１の端面１２ｅおよび第２の端面１２ｆにめっき処理を施し、第１の内部電極層１６ａの露出部である第２の領域部２６ｂ上および第３の領域部２６ｃ上に下層めっき電極を形成する。同様に、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄにめっき処理を施し、第２の内部電極層１６ｂの露出部である第５の領域部２８ｂ上および第６の領域部２８ｃ上に下層めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
続いて、必要に応じて、下地電極層３２の表面、導電性樹脂層の表面もしくは下層めっき電極の表面、上層めっき電極の表面に、めっき層３４が形成される。
より詳細には、本実施の形態では焼付け層である下地電極層３２上に下層めっき層としてＮｉめっき層が形成され、上層めっき層としてＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。従って、通常は、電解めっきを採用することが好ましい。
上述のようにして、本実施の形態にかかる積層セラミックコンデンサ１０が製造される。
３．実験例
次に、上述した本発明にかかる積層セラミックコンデンサの効果を確認するために、実験の試料として積層セラミックコンデンサを製造し、発熱特性試験（電流の変化に対する温度変化）、内部電極層の直流抵抗（Ｒｄｃ）測定試験、および内部電極層と外部電極との接続確認試験を行った。
（１）実施例における試料の仕様
まず、上述した積層セラミックコンデンサの製造方法にしたがって、以下のような仕様の実施例にかかる積層セラミックコンデンサを作製した。
（実施例）
・積層セラミックコンデンサの構造：３端子（図１を参照）
・積層セラミックコンデンサの寸法Ｌ×Ｗ×Ｔ（設計値を含む）：１．６ｍｍ×０．８ｍｍ×０．６ｍｍ
・誘電体層の材料：ＢａＴｉＯ3
・静電容量：表１の実施例１～実施例１２を参照
・定格電圧：表１の実施例１～実施例１２を参照
・ＬＴ断面の構造：図４を参照（第１の内部電極層が２枚以上連続して積層されている領域（内部電極積層部）を複数個に分断するように第２の内部電極層が配置される）。なお、図４は、実施例６である。
・内部電極の構造
・第１の内部電極層
材料：Ｎｉ
形状：図６を参照
枚数：表１の実施例１～実施例１２を参照
厚み：１．０μｍ
・第２の内部電極層
材料：Ｎｉ
形状：実施例１～実施例６は図７を参照、実施例７～実施例１２は図８を参照
枚数：表１の実施例１～実施例１２を参照
厚み：第４の領域部の厚み：１．０μｍ
第５および第６の領域部の厚み：１．５μｍ
・外部電極の構造
・第１の外部電極および第２の外部電極
下地電極層：導電性金属（Ｃｕ）とガラス成分とを含む焼付け層
端面中央部の厚み：４５μｍ
めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
Ｎｉめっき層の厚み：４μｍ
Ｓｎめっき層の厚み：４μｍ
・第３の外部電極および第４の外部電極
下地電極層：導電性金属（Ｃｕ）とガラス成分とを含む焼付け層
端面中央部の厚み：３０μｍ
めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
Ｎｉめっき層の厚み：４μｍ
Ｓｎめっき層の厚み：４μｍ
（２）比較例における試料の仕様
続いて、以下のような仕様の比較例１および比較例２にかかる積層セラミックコンデンサを作製した。
（比較例１）
比較例にかかる積層セラミックコンデンサは、実施例にかかる積層セラミックコンデンサと比較して、第１の内部電極層と第２の内部電極層とを交互に積層しており、各内部電極層の枚数が異なること以外は、実施例の積層セラミックコンデンサと同一の３端子型積層セラミックコンデンサである。
図９は、比較例１にかかる積層セラミックコンデンサの一例（比較例１－３）を示す断面図である。比較例１にかかる積層セラミックコンデンサ１Ａは、直方体状の積層体２と、その両端面に配置される外部電極３と、その両側面に配置される外部電極４を有する。積層体２は、積層された複数の誘電体層５と、誘電体層５上に積層された複数の第１の内部電極層６ａと第２の内部電極層６ｂとを有する。そして、第１の内部電極層６ａと第２の内部電極層６ｂとは、誘電体層５を介して交互に積層されている。
以下、仕様の詳細を示す。
・積層セラミックコンデンサの構造：３端子（図９を参照）
・積層セラミックコンデンサの寸法Ｌ×Ｗ×Ｔ（設計値を含む）：１．６ｍｍ×０．８ｍｍ×０．６ｍｍ
・誘電体層の材料：ＢａＴｉＯ3
・静電容量：表２の比較例１－１～比較例１－１２を参照
・定格電圧：表２の比較例１－１～比較例１－１２を参照
・ＬＴ断面の構造：図９を参照（第１の内部電極層と第２の電極層とが交互に積層）。なお、図９は、表２の比較例１－３である。
・内部電極の構造
・第１の内部電極層
材料：Ｎｉ
形状：図６を参照
枚数：表２の比較例１－１～比較例１－１２を参照
厚み：１．０μｍ
・第２の内部電極層
材料：Ｎｉ
形状：比較例１－１～比較例１－６は図７を参照、比較例１－７～比較例１－１２は図８を参照
枚数：表２の比較例１－１～比較例１－１２を参照
厚み：第４の領域部の厚み：１．０μｍ
第５および第６の領域部の厚み：１．０μｍ
・外部電極の構造
・第１の外部電極および第２の外部電極
下地電極層：導電性金属（Ｃｕ）とガラス成分とを含む焼付け層
端面中央部の厚み：４５μｍ
めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
Ｎｉめっき層の厚み：４μｍ
Ｓｎめっき層の厚み：４μｍ
・第３の外部電極および第４の外部電極
下地電極層：導電性金属（Ｃｕ）とガラス成分とを含む焼付け層
端面中央部の厚み：３０μｍ
めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
Ｎｉめっき層の厚み：４μｍ
Ｓｎめっき層の厚み：４μｍ
（比較例２）
比較例にかかる積層セラミックコンデンサは、実施例にかかる積層セラミックコンデンサと比較して、第２の内部電極層の第４の領域部の厚みと第２の内部電極層の第５の領域部および第６の領域部の厚みとが同一であること以外は、実施例の積層セラミックコンデンサと同一の３端子型積層セラミックコンデンサである。
図１０は、比較例２にかかる積層セラミックコンデンサの一例（比較例１－３）を示す断面図である。比較例２にかかる積層セラミックコンデンサ１Ｂは、直方体状の積層体２と、その両端面に配置される外部電極３と、その両側面に配置される外部電極４を有する。積層体２は、積層された複数の誘電体層５と、誘電体層５上に積層された複数の第１の内部電極層６ａと第２の内部電極層６ｂとを有する。第１の内部電極層６ａの数は、第２の内部電極層６ｂの数よりも多く、かつ、第１の内部電極層６ａは２枚以上連続して積層される。図１０に示す積層セラミックコンデンサ１Ｂは、第１の内部電極６ａが２枚以上連続して積層されている領域である内部電極積層部７を複数個の内部電極積層部７ａ、７ｂ、７ｃ…７ｉに分断するように、第２の内部電極層６ｂが配置される。
以下、仕様の詳細を示す。
・積層セラミックコンデンサの構造：３端子（図１０を参照）
・積層セラミックコンデンサの寸法Ｌ×Ｗ×Ｔ（設計値を含む）：１．６ｍｍ×０．８ｍｍ×０．６ｍｍ
・誘電体層の材料：ＢａＴｉＯ3
・静電容量：表３の比較例２－１～比較例２－１２を参照
・定格電圧：表３の比較例２－１～比較例２－１２を参照
・ＬＴ断面の構造：図１０を参照（第１の内部電極層が２枚以上連続して積層されている領域（内部電極積層部）を複数個に分断するように第２の内部電極層が配置される）。なお、図１０は、表３の比較例２－３である。
・内部電極の構造
・第１の内部電極層
材料：Ｎｉ
形状：図６を参照
枚数：表３の比較例２－１～比較例２－１２を参照
厚み：１．０μｍ
・第２の内部電極層
材料：Ｎｉ
形状：比較例２－１～比較例２－６は図７を参照、比較例２－７～比較例２－１２は図８を参照
枚数：表３の比較例２－１～比較例２－１２を参照
厚み：第４の領域部の厚み：１．０μｍ
第５および第６の領域部の厚み：１．０μｍ
・外部電極の構造
・第１の外部電極および第２の外部電極
下地電極層：導電性金属（Ｃｕ）とガラス成分とを含む焼付け層
端面中央部の厚み：４５μｍ
めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
Ｎｉめっき層の厚み：４μｍ
Ｓｎめっき層の厚み：４μｍ
・第３の外部電極および第４の外部電極
下地電極層：導電性金属（Ｃｕ）とガラス成分とを含む焼付け層
端面中央部の厚み：３０μｍ
めっき層：Ｎｉめっき層およびＳｎめっき層の２層構造
Ｎｉめっき層の厚み：４μｍ
Ｓｎめっき層の厚み：４μｍ
本実験例で使用した実施例、比較例１および比較例２の各試料は、表１ないし表３に示される。
Figure 2022039808000002
Figure 2022039808000003
Figure 2022039808000004
（３）発熱特性試験（電流の変化に対する温度変化）
実施例にかかる試料と比較例１および比較例２にかかる試料において、各試料の積層体の表面に熱電対を接触させ、第１の外部電極と第２の外部電極との間に直流電流を流して、各試料の表面温度の上昇を測定した。各試料に対する電流の大きさは、０Ａから５Ａの間とし、各電流の大きさ毎に各試料の温度変化を測定した。
発熱特性試験に用いた試料として、実施例は、実施例６の試料（静電容量：１０ｎＦ、第１の内部電極層の積層枚数：７９枚、第２の内部電極層の積層枚数：４枚）を用い、比較例１は、比較例１－３の試料（静電容量：４７ｎＦ、第１の内部電極層の積層枚数：９枚、第２の内部電極層の積層枚数：１０枚）を用い、比較例２は、比較例２－３の試料（静電容量：４７ｎＦ、第１の内部電極層の積層枚数：８３枚、第２の内部電極層の積層枚数：１０枚）を用いた。各試料数は、３個とし、その各試料の平均値として算出した。なお、温度上昇値（ΔＴ）は、積層体の表面温度－室温から算出した。
（４）内部電極層の直流抵抗（Ｒｄｃ）測定試験
実施例にかかる試料と比較例１にかかる試料において、第１の外部電極と第２の外部電極との間に１００ｍＡを通電しながら、第１の外部電極と第２の外部電極との間の電位差を測定し、電位差／１００ｍＡの計算した値を直流抵抗（Ｒｄｃ）として算出した。なお、表１および表２に示すように、実施例および比較例１の各試料は、静電容量の値を変化させた。実施例および比較例１の試料の静電容量ごとの試料数は、２０個ずつ準備し、各試料の平均値として算出した。
（５）内部電極層と外部電極との接続確認試験
実施例にかかる試料と比較例２にかかる試料において、所定の閾値以上の直流抵抗になった試料を接続不良として、ロット全体数量に対する接続不良の発生率として算出した。なお、表１および表３に示すように、実施例および比較例２の各試料は、第２の内部電極層の積層枚数を変化させた。なお、各試料を所定の静電容量とするため、第１の内部電極層の積層枚数も変化させている。実施例および比較例２の試料の各第２の内部電極層の積層枚数ごとの試料数は、１００００個ずつ準備した。
評価結果として、発熱特性試験の試験結果は表４および図１１に示され、内部電極層の直流抵抗測定試験の結果は表５、表６および図１２に示され、内部電極層と外部電極との接続確認試験の結果は、表７、表８および図１３に示される。
Figure 2022039808000005
Figure 2022039808000006
Figure 2022039808000007
Figure 2022039808000008
Figure 2022039808000009
（６）実験結果
（ａ）発熱特性試験の結果
表４および図１１によれば、実施例および比較例２の積層セラミックコンデンサの試料は、第１の内部電極層が２枚以上連続して積層されている領域である内部電極積層部を備えるため、第１の内部電極層の数が多くなり並列接続の第１の内部電極層の数が多くなるだけでなく、内部電極層と外部電極との間の導通性がよいことから直流抵抗が抑制されており、その結果、いずれの電流値に対しても発熱量が低減されることから、温度上昇を比較的低く抑えうることが明らかとなった。
なお、実施例の各試料は、比較例２の各試料よりも温度上昇が若干低く抑えられているが、これは、実施例の各試料は、比較例２の各試料と違い、第２の内部電極層の第５の領域部および第６の領域部の厚みが第２の内部電極層の第４の領域部の厚みよりも厚いことにより、積層セラミックコンデンサ内部の熱が第２の内部電極層に伝わり第３の外部電極および第４の外部電極から放熱されやすくなるためと考えられる。
一方、比較例１の積層セラミックコンデンサの試料は、第１の内部電極層と第２の内部電極層とが交互に積層された構造であるため、比較例１－３のような各内部電極層の積層枚数が比較的少なく、静電容量が小さい試料であると、第１の内部電極層の数が少なくなり並列接続の第１の内部電極層の数が少なくなるだけでなく、内部電極層と外部電極との間の導通性が低下することから直流抵抗が大きくなる。その結果、電流値が大きくなるにつれて、発熱量が大きく増加されることから、実施例および比較例２の試料と比較して温度上昇が大きくなることが明らかとなった。
（ｂ）内部電極層の直流抵抗測定試験の結果
表５および図１２によれば、実施例の積層セラミックコンデンサの試料は、第１の内部電極層が２枚以上連続して積層されている領域である内部電極積層部を備えるため、第１の内部電極層の数が多くなり並列接続の第１の内部電極層の数が多くなるだけでなく、内部電極層と外部電極との間の導通性がよいことから、実施例１ないし実施例１２の直流抵抗の値は、いずれの静電容量であっても５．５ｍΩ以下と比較的低い値であることが明らかとなった。
一方、表６および図１２によれば、比較例１の積層セラミックコンデンサの試料は、第１の内部電極層と第２の内部電極層とが交互に積層された構造であるため、比較例１－１から比較例１－６に、ならびに比較例１－７から比較例１－１２に向かうにつれて、静電容量を低くするために第１の内部電極層および第２の内部電極層の積層枚数を減少させているので、直流抵抗の値が大きく増加することが明らかとなった。
（ｃ）内部電極層と外部電極との接続確認試験の結果
表７および図１３によれば、実施例の積層セラミックコンデンサの試料は、第３の外部電極と接続される第２の内部電極層の第５の領域部および第４の外部電極と接続される第２の内部電極層の第６の領域部の厚みが、第２の内部電極層の第４の領域部の厚みよりも厚いので、実施例１ないし実施例９では接続不良は生じておらず、第２の内部電極層の積層枚数が３枚の実施例１０の接続不良率は０．０１％であり、第２の内部電極層の積層枚数が２枚の実施例１１の接続不良率は０．０１％であり、第２の内部電極層の積層枚数が２枚の実施例１２の接続不良率は０．０３％と、ほとんど接続不良が生じないことが明らかとなった。
一方、表８および図１３によれば、比較例２の積層セラミックコンデンサの試料は、第３の外部電極と接続される第２の内部電極層の第５の領域部および第４の外部電極と接続される第２の内部電極層の第６の領域部の厚みが、第２の内部電極層の第４の領域部の厚みと同一で比較的薄いので、特に、比較例２－４ないし比較例２－６、ならびに比較例２－８ないし比較例２－１２は、第２の内部電極層の積層枚数が８枚以下となることから、接続不良率が０．１％以上となり、第２の内部電極層と外部電極との接続不良が生じやすくなることが明らかとなった。
以上より、実施例にかかる積層セラミックコンデンサの試料では、第１の内部電極層の数が第２の内部電極層の数よりも多く、かつ、第１の内部電極層が２枚以上連続して積層されていることから、積層セラミックコンデンサの静電容量が大きくなることを抑制しつつ、第１の内部電極層の数が多くなり並列接続の第１の内部電極層の数が多くなるだけでなく、内部電極層と外部電極との間の導通性が向上するので、直流抵抗が大きくなることを抑制することができることが明らかとなった。
また、この発明に係る積層セラミックコンデンサは、第２の内部電極層の第５の領域部および第６の領域部の厚みは、第２の内部電極層の第４の領域部の厚みよりも大きいので、積層セラミックコンデンサの静電容量を低減させるために第２の内部電極層の数を減らしたとしても、第２の内部電極層と第３の外部電極との接続性、および第２の内部電極層と第４の外部電極との接続性を十分に確保することができることが明らかとなった。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
１０ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ 誘電体層
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１８ 内層部
１９ 容量形成部
２０ａ 第１の主面側外層部
２０ｂ 第２の主面側外層部
２２ａ 第１の側面側外層部
２２ｂ 第２の側面側外層部
２４ａ 第１の端面側外層部
２４ｂ 第２の端面側外層部
２５ 内部電極積層部
２５ａ 第１の内部電極積層部
２５ｂ 第２の内部電極積層部
２５ｃ 第３の内部電極積層部
２６ａ 第１の領域部
２６ｂ 第２の領域部
２６ｃ 第３の領域部
２８ａ 第４の領域部
２８ｂ 第５の領域部
２８ｃ 第６の領域部
３０ 外部電極
３０ａ 第１の外部電極
３０ｂ 第２の外部電極
３０ｃ 第３の外部電極
３０ｄ 第４の外部電極
３２ 下地電極層
３２ａ 第１の下地電極層
３２ｂ 第２の下地電極層
３２ｃ 第３の下地電極層
３２ｄ 第４の下地電極層
３４ めっき層
３４ａ 第１のめっき層
３４ｂ 第２のめっき層
３４ｃ 第３のめっき層
３４ｄ 第４のめっき層
ｘ 高さ方向
ｙ 幅方向
ｚ 長さ方向

Claims (8)

  1. 複数の積層された誘電体層を有し、高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記高さ方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面とを有する積層体と、
    前記複数の誘電体層上に配置され、前記第１の端面および前記第２の端面に引き出された複数の第１の内部電極層と、
    前記複数の誘電体層上に配置され、前記第１の側面および前記第２の側面に引き出された複数の第２の内部電極層と、
    前記第１の端面上に配置されており、前記第１の内部電極層に接続される第１の外部電極と、
    前記第２の端面上に配置されており、前記第１の内部電極層に接続される第２の外部電極と、
    前記第１の側面上に配置されており、前記第２の内部電極層に接続される第３の外部電極と、
    前記第２の側面上に配置されており、前記第２の内部電極層に接続される第４の外部電極と、
    を備え、
    前記第２の内部電極層は、前記誘電体層の中央部に位置する領域部と、前記第１の領域部から延び前記第１の側面および前記第２の側面に引き出される領域部とを有しており、
    前記第１の内部電極層の数は前記第２の内部電極層の数よりも多く、かつ、前記第１の内部電極層は２枚以上連続して積層されており、前記引き出される領域部の厚みは、前記誘電体層の中央部に位置する領域部の厚みよりも大きい、積層セラミックコンデンサ。
  2. 前記第１の内部電極層が２枚以上連続して積層されている領域を複数個に分断するように前記第２の内部電極層が配置される、請求項１に記載の積層セラミックコンデンサ。
  3. 前記第１の内部電極層が２枚以上連続して積層されている領域を複数個に分断するように配置される前記第２の内部電極層は、単数で配置される、請求項２に記載の積層セラミックコンデンサ。
  4. 前記第１の内部電極層が２枚以上連続して積層されている領域を複数個に分断するように配置される前記第２の内部電極層は、２枚以上連続して積層される、請求項２に記載の積層セラミックコンデンサ。
  5. 前記第２の内部電極層は、前記第１の主面側に位置する前記第１の内部電極層が２枚以上連続して積層されている領域と前記第１の主面との間、および前記第２の主面側に位置する前記第１の内部電極層が２枚以上連続して積層されている領域と前記第２の主面との間にも配置される、請求項１ないし請求項４のいずれかに記載の積層セラミックコンデンサ。
  6. 前記第２の内部電極層は、前記第１の主面側に位置する前記第１の内部電極層が２枚以上連続して積層されている領域と前記第１の主面との間、および前記第２の主面側に位置する前記第１の内部電極層が２枚以上連続して積層されている領域と前記第２の主面との間にも配置されない、請求項１ないし請求項４のいずれかに記載の積層セラミックコンデンサ。
  7. 前記第２の内部電極と隣り合う誘電体層の厚みは、前記第１の内部電極同士に挟まれる誘電体層の厚みよりも大きい、請求項１ないし請求項６のいずれかに記載の積層セラミックコンデンサ。
  8. 前記誘電体層の中央部に位置する領域部の前記第１の端面と前記第２の端面とを結ぶ長さ方向の幅Ａは、前記引き出される領域部の前記第１の端面と前記第２の端面とを結ぶ長さ方向の幅Ｂとの関係は、Ａ≧Ｂである、請求項１ないし請求項７のいずれかに記載の積層セラミックコンデンサ。
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Publication number Priority date Publication date Assignee Title
WO2024018719A1 (ja) * 2022-07-22 2024-01-25 株式会社村田製作所 積層セラミック電子部品

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022039808A (ja) * 2020-08-28 2022-03-10 株式会社村田製作所 積層セラミックコンデンサ
KR20220060321A (ko) * 2020-11-04 2022-05-11 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR20220084657A (ko) * 2020-12-14 2022-06-21 삼성전기주식회사 적층형 전자 부품

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5335175A (en) * 1976-09-10 1978-04-01 Tokyo Shibaura Electric Co Multipolar interrupter
JPH05335175A (ja) * 1992-05-28 1993-12-17 Nec Corp 積層セラミックコンデンサ
JPH0955335A (ja) 1995-08-10 1997-02-25 Murata Mfg Co Ltd 積層型貫通コンデンサ
JPH0969463A (ja) * 1995-08-30 1997-03-11 Nec Corp 積層セラミックコンデンサ及びその製造方法
JP2000058376A (ja) 1998-08-04 2000-02-25 Tdk Corp セラミックコンデンサ
JP2001102243A (ja) 1999-09-30 2001-04-13 Kyocera Corp 貫通型コンデンサ
JP5234135B2 (ja) 2011-04-04 2013-07-10 Ｔｄｋ株式会社 貫通型積層コンデンサ
JP5708245B2 (ja) 2011-05-25 2015-04-30 Tdk株式会社 貫通型積層コンデンサ
JP6111768B2 (ja) 2013-03-20 2017-04-12 株式会社村田製作所 貫通型コンデンサ
JP6056622B2 (ja) 2013-04-09 2017-01-11 株式会社村田製作所 グラビア印刷版、その製造方法、および積層セラミック電子部品の製造方法
KR102097324B1 (ko) * 2014-08-14 2020-04-06 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
JP6363444B2 (ja) 2014-09-17 2018-07-25 京セラ株式会社 積層型コンデンサ
JP2016149479A (ja) * 2015-02-13 2016-08-18 株式会社村田製作所 積層コンデンサ
KR102538899B1 (ko) * 2016-06-20 2023-06-01 삼성전기주식회사 커패시터 부품
KR20210069280A (ko) * 2019-12-03 2021-06-11 삼성전기주식회사 적층형 전자 부품
JP2022039808A (ja) * 2020-08-28 2022-03-10 株式会社村田製作所 積層セラミックコンデンサ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024018719A1 (ja) * 2022-07-22 2024-01-25 株式会社村田製作所 積層セラミック電子部品

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