JP2016149479A - 積層コンデンサ - Google Patents

Abstract

【課題】回路基板の設計自由度が損なわれることなく騒音の発生が抑制できる積層コンデンサを提供する。【解決手段】積層セラミックコンデンサ１Ａ１は、複数の誘電体層および複数の導電体層にて構成された素体１０Ａ１と、第１ないし第４外部接続子２１〜２４とを備える。素体１０Ａ１は、高さ方向Ｈにおいて相対して位置する第１および第２主面Ｍ１，Ｍ２と、長さ方向Ｌにおいて相対して位置する第１および第２側面Ｓ１，Ｓ２と、幅方向Ｗにおいて相対して位置する第３および第４側面Ｓ３，Ｓ４とを有する。第１ないし第４外部接続子２１〜２４は、それぞれ第１ないし第４側面Ｓ１〜Ｓ４の一部を覆う。積層セラミックコンデンサ１Ａ１の長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける最大外形寸法をそれぞれＬ０，Ｗ０およびＨ０とした場合に、これらが、２．６７≦Ｌ０／Ｈ０の条件と、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件とを満たす。【選択図】図１

Description

本発明は、複数の誘電体層および複数の導電体層が交互に積層されてなる素体と、当該素体の外表面に設けられた複数の外部接続子とを備えた積層コンデンサに関する。

一般に、積層コンデンサとしての積層セラミックコンデンサは、セラミック材料からなる複数の誘電体層と導電材料からなる複数の導電体層とが交互に積層されてなる素体を含んでおり、これら積層された複数の誘電体層および複数の導電体層によって静電容量が形成されるように構成されている。

近年、電子機器の高性能化に伴い、積層セラミックコンデンサの大容量化が進んでいる。大容量の積層セラミックコンデンサにおいては、誘電体材料としてチタン酸バリウム（ＢａＴｉＯ_３）等の高誘電率のセラミック材料が使用されている。

これら高誘電率のセラミック材料は、圧電性および電歪性を有しているため、高誘電率のセラミック材料からなる誘電体層を含む積層セラミックコンデンサにおいては、電圧が印加された際に機械的な歪みが生じることになる。

そのため、配線基板に実装された大容量の積層セラミックコンデンサに交流電圧、または、交流成分が重畳された直流電圧等が印加されると、セラミック材料に生じる機械的な歪みに起因して振動が発生することになり、当該振動が配線基板に伝播することで回路基板が振動してしまう。

ここで、伝播した振動により、回路基板が可聴周波数域である２０［Ｈｚ］〜２０［ｋＨｚ］の周波数で振動した場合には、いわゆる「鳴き（acoustic noise）」と呼ばれる騒音が発生することになる。この種の騒音は、積層セラミックコンデンサを電子部品として含むテレビジョン受像機やパーソナルコンピュータ、携帯電話およびスマートフォンに代表される如くの移動通信端末等の各種の電子機器において問題となっている。

この騒音の発生を抑制するために、たとえば特開２０１０−４５０８５号公報（特許文献１）には、個々の積層セラミックコンデンサから伝播する振動が配線基板中において一部相殺されることとなるように、配線基板上に実装される細長の略直方体形状の４つの積層セラミックコンデンサを所定のレイアウトルールに従って配置することが提案されている。

特開２０１０−４５０８５号公報

しかしながら、上記特許文献１に開示の如くの構成を採用した場合には、４の整数倍の数の積層セラミックコンデンサが必ず必要になるばかりでなく、これら積層セラミックコンデンサを上述した所定のレイアウトルールに従って配置することが必要になり、回路基板の設計自由度が大幅に損なわれてしまう問題が発生する。特に、携帯電話やスマートフォンに代表される如くの移動通信端末等においては、電子部品の高密度実装の要請が強く、上記特許文献１に開示の如くの構成を採用することが困難な場合がある。

したがって、本発明は、上述した問題を解決すべくなされたものであり、回路基板の設計自由度が損なわれることなく騒音の発生が抑制できる積層コンデンサを提供することを目的とする。

本発明の第１の局面に基づく積層コンデンサは、高さ方向に沿って交互に積層された複数の誘電体層および複数の導電体層にて構成された素体と、上記素体の外表面に設けられた複数の外部接続子とを備えている。上記素体は、上記高さ方向において相対して位置する第１主面および第２主面と、上記高さ方向と直交する長さ方向において相対して位置する第１側面および第２側面と、上記高さ方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第３側面および第４側面とを有している。上記複数の外部接続子は、上記第１側面の一部を覆う第１外部接続子と、上記第２側面の一部を覆う第２外部接続子と、上記第３側面の一部を覆う第３外部接続子と、上記第４側面の一部を覆う第４外部接続子とを含んでいる。上記複数の導電体層は、上記第１外部接続子に接続された複数の第１導電体層と、上記第２ないし第４外部接続子のうちの少なくとも１つの外部接続子に接続されているとともに上記第１外部接続子に接続されていない複数の第２導電体層とを含んでいる。上記素体は、上記複数の第１導電体層の１つと上記複数の第２導電体層の１つとが上記複数の誘電体層のうちの１つを介して対向配置されることで規定される静電容量部が上記高さ方向に沿って積層されてなる有効部を内部に含んでいる。上記本発明の第１の局面に基づく積層コンデンサは、当該積層コンデンサの上記長さ方向における最大外形寸法をＬ０とし、当該積層コンデンサの上記幅方向における最大外形寸法をＷ０とし、当該積層コンデンサの上記高さ方向における最大外形寸法をＨ０とした場合に、２．６７≦Ｌ０／Ｈ０の条件を満たしているとともに、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件を満たしている。

上記本発明の第１の局面に基づく積層コンデンサにあっては、上記複数の第１導電体層が、上記第１および第２外部接続子に接続されているとともに、上記複数の第２導電体層が、上記第３および第４外部接続子に接続されていてもよい。

上記本発明の第１の局面に基づく積層コンデンサにあっては、上記複数の第１導電体層が、上記第１および第３外部接続子に接続されているとともに、上記複数の第２導電体層が、上記第２および第４外部接続子に接続されていてもよい。

上記本発明の第１の局面に基づく積層コンデンサにあっては、上記複数の第１導電体層が、上記第１外部接続子に接続されているとともに、上記複数の第２導電体層が、上記第２外部接続子に接続されていてもよく、その場合に、上記第３および第４外部接続子が、上記複数の第１導電体層および上記複数の第２導電体層のいずれにも非接続であってもよい。

上記本発明の第１の局面に基づく積層コンデンサにあっては、上記第１外部接続子が、上記第１側面の一部に加えて上記第３側面の一部をさらに覆っていてもよい。また、上記第２外部接続子も、上記第２側面の一部に加えて上記第４側面の一部をさらに覆っていてもよい。また、上記第３外部接続子も、上記第３側面の一部に加えて上記第２側面の一部をさらに覆っていてもよい。さらに、上記第４外部接続子も、上記第４側面の一部に加えて上記第１側面の一部をさらに覆っていてもよい。

上記本発明の第１の局面に基づく積層コンデンサにあっては、上記第１外部接続子が、上記第１側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。また、上記第２外部接続子も、上記第２側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。また、上記第３外部接続子も、上記第３側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。さらに、上記第４外部接続子も、上記第４側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。

上記本発明の第１の局面に基づく積層コンデンサにあっては、上記第１外部接続子のうちの上記第１側面を覆う部分の上記幅方向における中心線が、上記第１側面の中心位置から離れていてもよい。また、上記第２外部接続子のうちの上記第２側面を覆う部分の上記幅方向における中心線も、上記第２側面の中心位置から離れていてもよい。

上記本発明の第１の局面に基づく積層コンデンサにあっては、上記第３外部接続子のうちの上記第３側面を覆う部分の上記長さ方向における中心線が、上記第３側面の中心位置から離れていてもよい。また、上記第４外部接続子のうちの上記第４側面を覆う部分の上記長さ方向における中心線が、上記第４側面の中心位置から離れていてもよい。

本発明の第２の局面に基づく積層コンデンサは、高さ方向に沿って交互に積層された複数の誘電体層および複数の導電体層にて構成された素体と、上記素体の外表面に設けられた複数の外部接続子とを備えている。上記素体は、上記高さ方向において相対して位置する第１主面および第２主面と、上記高さ方向と直交する長さ方向において相対して位置する第１側面および第２側面と、上記高さ方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第３側面および第４側面とを有している。上記複数の外部接続子は、上記第１側面の少なくとも一部、上記第３側面の一部および上記第４側面の一部を覆う第１外部接続子と、上記第２側面の少なくとも一部、上記第３側面の一部および上記第４側面の一部を覆う第２外部接続子とを含んでいる。上記複数の導電体層は、上記第１外部接続子に接続された複数の第１導電体層と、上記第２外部接続子に接続された複数の第２導電体層とを含んでいる。上記素体は、上記複数の第１導電体層の１つと上記複数の第２導電体層の１つとが上記複数の誘電体層のうちの１つを介して対向配置されることで規定される静電容量部が上記高さ方向に沿って積層されてなる有効部を内部に含んでいる。上記本発明の第２の局面に基づく積層コンデンサは、当該積層コンデンサの上記長さ方向における最大外形寸法をＬ０とし、当該積層コンデンサの上記幅方向における最大外形寸法をＷ０とし、当該積層コンデンサの上記高さ方向における最大外形寸法をＨ０とした場合に、２．６７≦Ｌ０／Ｈ０の条件を満たしているとともに、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件を満たしている。

上記本発明の第２の局面に基づく積層コンデンサにあっては、上記第１外部接続子が、上記第１側面の少なくとも一部、上記第３側面の一部および上記第４側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。また、上記第２外部接続子も、上記第２側面の少なくとも一部、上記第３側面の一部および上記第４側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。

上記本発明の第２の局面に基づく積層コンデンサにあっては、上記第１外部接続子のうちの上記第１側面を覆う部分の上記幅方向における中心線が、上記第１側面の中心位置から離れていてもよい。また、上記第２外部接続子のうちの上記第２側面を覆う部分の上記幅方向における中心線も、上記第２側面の中心位置から離れていてもよい。

本発明の第３の局面に基づく積層コンデンサは、高さ方向に沿って交互に積層された複数の誘電体層および複数の導電体層にて構成された素体と、上記素体の外表面に設けられた複数の外部接続子とを備えている。上記素体は、上記高さ方向において相対して位置する第１主面および第２主面と、上記高さ方向と直交する長さ方向において相対して位置する第１側面および第２側面と、上記高さ方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第３側面および第４側面とを有している。上記複数の外部接続子は、上記第１側面の一部を覆う第１外部接続子と、上記第２側面の一部を覆う第２外部接続子と、上記第３側面の一部を覆う第３外部接続子と、上記第４側面の一部を覆う第４外部接続子と、上記第１側面の一部を覆う第５外部接続子と、上記第２側面の一部を覆う第６外部接続子と、上記第３側面の一部を覆う第７外部接続子と、上記第４側面の一部を覆う第８外部接続子とを含んでいる。上記複数の導電体層は、上記第１ないし第４外部接続子に接続された複数の第１導電体層と、上記第５ないし第８外部接続子に接続された複数の第２導電体層とを含んでいる。上記素体は、上記複数の第１導電体層の１つと上記複数の第２導電体層の１つとが上記複数の誘電体層のうちの１つを介して対向配置されることで規定される静電容量部が上記高さ方向に沿って積層されてなる有効部を内部に含んでいる。上記本発明の第３の局面に基づく積層コンデンサは、当該積層コンデンサの上記長さ方向における最大外形寸法をＬ０とし、当該積層コンデンサの上記幅方向における最大外形寸法をＷ０とし、当該積層コンデンサの上記高さ方向における最大外形寸法をＨ０とした場合に、２．６７≦Ｌ０／Ｈ０の条件を満たしているとともに、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件を満たしている。

上記本発明の第３の局面に基づく積層コンデンサにあっては、上記第１および第５外部接続子のそれぞれが、上記第１側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。また、上記第２および第６外部接続子のそれぞれも、上記第２側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。また、上記第３および第７外部接続子のそれぞれも、上記第３側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。さらには、上記第４および第８外部接続子のそれぞれも、上記第４側面の一部に加えて上記第１主面の一部および上記第２主面の一部をさらに覆っていてもよい。

上記本発明の第３の局面に基づく積層コンデンサにあっては、上記第１外部接続子のうちの上記第１側面を覆う部分の上記幅方向における中心線および上記第５外部接続子のうちの上記第１側面を覆う部分の上記幅方向における中心線が、上記第１側面の中心位置から離れていてもよい。また、上記第２外部接続子のうちの上記第２側面を覆う部分の上記幅方向における中心線および上記第６外部接続子のうちの上記第２側面を覆う部分の上記幅方向における中心線も、上記第２側面の中心位置から離れていてもよい。

上記本発明の第３の局面に基づく積層コンデンサにあっては、上記第３外部接続子のうちの上記第３側面を覆う部分の上記長さ方向における中心線および上記第７外部接続子のうちの上記第３側面を覆う部分の上記長さ方向における中心線が、上記第３側面の中心位置から離れていてもよい。また、上記第４外部接続子のうちの上記第４側面を覆う部分の上記長さ方向における中心線および上記第８外部接続子のうちの上記第４側面を覆う部分の上記長さ方向における中心線が、上記第４側面の中心位置から離れていてもよい。

上記本発明の第３の局面に基づく積層コンデンサにあっては、上記第１外部接続子と上記第５外部接続子との間の上記幅方向における距離が、上記第１外部接続子と上記第３側面との間の上記幅方向における距離および上記第５外部接続子と上記第４側面との間の上記幅方向における距離のいずれよりも大きくてよい。また、上記第２外部接続子と上記第６外部接続子との間の上記幅方向における距離も、上記第２外部接続子と上記第４側面との間の上記幅方向における距離および上記第６外部接続子と上記第３側面との間の上記幅方向における距離のいずれよりも大きくてよい。また、上記第３外部接続子と上記第７外部接続子との間の上記長さ方向における距離も、上記第３外部接続子と上記第２側面との間の上記長さ方向における距離および上記第７外部接続子と上記第１側面との間の上記長さ方向における距離のいずれよりも大きくてよい。さらに、上記第４外部接続子と上記第８外部接続子との間の上記長さ方向における距離も、上記第４外部接続子と上記第１側面との間の上記長さ方向における距離および上記第８外部接続子と上記第２側面との間の上記長さ方向における距離のいずれよりも大きくてよい。

上記本発明の第１ないし第３の局面に基づく積層コンデンサは、上記有効部の上記長さ方向における寸法をＬ１とし、上記有効部の上記高さ方向における寸法をＨ１とした場合に、Ｌ０／Ｈ０＜Ｌ１／Ｈ１＜１．３５×（Ｌ０／Ｈ０）の条件をさらに満たしていることが好ましい。また、この場合において、上記有効部の上記幅方向における寸法をＷ１とした場合には、Ｗ０／Ｈ０＜Ｗ１／Ｈ１＜１．３５×（Ｗ０／Ｈ０）の条件をさらに満たしていることがより好ましい。

上記本発明の第１ないし第３の局面に基づく積層コンデンサは、上記有効部の上記長さ方向における寸法をＬ１とし、上記有効部の上記高さ方向における寸法をＨ１とした場合に、１．１４×（Ｌ０／Ｈ０）≦Ｌ１／Ｈ１≦１．２７×（Ｌ０／Ｈ０）の条件をさらに満たしていることが好ましい。また、この場合において、上記有効部の上記幅方向における寸法をＷ１とした場合には、１．１４×（Ｗ０／Ｈ０）≦Ｗ１／Ｈ１≦１．２７×（Ｗ０／Ｈ０）の条件をさらに満たしていることがより好ましい。

本発明によれば、回路基板の設計自由度が損なわれることなく騒音の発生が抑制できる積層コンデンサを提供することができる。

本発明の実施の形態１における積層セラミックコンデンサの斜視図である。 図１中に示すＩＩ−ＩＩ線に沿った断面図である。 図１中に示すＩＩＩ−ＩＩＩ線に沿った断面図である。 図２中に示すＩＶ−ＩＶ線に沿った断面図である。 図２中に示すＶ−Ｖ線に沿った断面図である。 図１に示す積層セラミックコンデンサの等価回路を示す図である。 図１に示す積層セラミックコンデンサを含む回路基板の模式断面図である。 第１検証試験の試験条件および試験結果を示す表である。 第１検証試験の試験結果を示すグラフである。 第２検証試験の試験条件および試験結果を示す表である。 第２検証試験の試験結果を示すグラフである。 第３検証試験の試験条件および試験結果を示す表である。 第３検証試験の試験結果を示すグラフである。 図１に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。 本発明の実施の形態２における積層セラミックコンデンサの斜視図である。 図１５中に示すＸＶＩ−ＸＶＩ線に沿った断面図である。 図１５中に示すＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。 図１６中に示すＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。 図１６中に示すＸＩＸ−ＸＩＸ線に沿った断面図である。 本発明の実施の形態３における積層セラミックコンデンサの斜視図である。 図２０中に示すＸＸＩ−ＸＸＩ線に沿った断面図である。 図２０中に示すＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。 図２１中に示すＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図である。 図２１中に示すＸＸＩＶ−ＸＸＩＶ線に沿った断面図である。 図２０に示す積層セラミックコンデンサの等価回路を示す図である。 本発明の実施の形態４における積層セラミックコンデンサの斜視図である。 図２６中に示すＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面図である。 図２６中に示すＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図である。 図２７中に示すＸＸＩＸ−ＸＸＩＸ線に沿った断面図である。 図２７中に示すＸＸＸ−ＸＸＸ線に沿った断面図である。 図２６に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。 本発明の実施の形態５における積層セラミックコンデンサの斜視図である。 図３２中に示すＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿った断面図である。 図３２中に示すＸＸＸＩＶ−ＸＸＸＩＶ線に沿った断面図である。 図３３中に示すＸＸＸＶ−ＸＸＸＶ線に沿った断面図である。 図３３中に示すＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図である。 図３２に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。 本発明の実施の形態６における積層セラミックコンデンサの斜視図である。 図３８中に示すＸＸＸＩＸ−ＸＸＸＩＸ線に沿った断面図である。 図３８中に示すＸＬ−ＸＬ線に沿った断面図である。 図３９中に示すＸＬＩ−ＸＬＩ線に沿った断面図である。 図３９中に示すＸＬＩＩ−ＸＬＩＩ線に沿った断面図である。 図３８に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。

以下、本発明の実施の形態について、図を参照して詳細に説明する。本発明が適用され得る積層コンデンサとしては、誘電体材料としてセラミック材料を使用した積層セラミックコンデンサや、誘電体材料として樹脂フィルムを使用した積層型金属化フィルムコンデンサ等が挙げられるが、以下に示す実施の形態においては、このうちの積層セラミックコンデンサに本発明を適用した場合を例示して説明を行なう。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。

＜実施の形態１＞
図１は、本発明の実施の形態１における積層セラミックコンデンサの斜視図である。図２および図３は、それぞれ図１中に示すＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿った断面図である。図４および図５は、それぞれ図２中に示すＩＶ−ＩＶ線およびＶ−Ｖ線に沿った断面図である。また、図６は、図１に示す積層セラミックコンデンサの等価回路を示す図である。まず、これら図１ないし図６を参照して、本実施の形態における積層セラミックコンデンサ１Ａ１について説明する。

図１ないし図５に示すように、積層セラミックコンデンサ１Ａ１は、全体として薄型の略直方体形状を有する電子部品であり、素体１０Ａ１と、複数の外部接続子としての第１ないし第４外部接続子２１〜２４とを備えている。

素体１０Ａ１は、薄型の直方体形状を有している。なお、ここで言う直方体形状には、素体１０Ａ１の角部および稜部に丸みが付けられたものや、素体１０Ａ１の外表面に全体的に見て無視できる程度の微小な段差や凹凸が設けられたもの等が含まれる。

第１ないし第４外部接続子２１〜２４は、それぞれ素体１０Ａ１の外表面のうちの所定部位を覆うように互いに離間して設けられている。これら第１ないし第４外部接続子２１〜２４のそれぞれは、膜状の形状を有している。

図２および図３に示すように、素体１０Ａ１は、所定の方向に沿って交互に積層された複数の誘電体層１１および複数の導電体層１２にて構成されている。誘電体層１１は、たとえばチタン酸バリウムを主成分とするセラミック材料にて形成されている。また、誘電体層１１は、後述するセラミックシートの原料となるセラミック粉末の副成分としてのＭｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等を含んでいてもよい。一方、導電体層１２は、たとえばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等に代表される金属材料にて形成されている。

素体１０Ａ１は、誘電体層１１となるセラミックシート（いわゆるグリーンシート）の表面に導電体層１２となる導電性ペーストが印刷された素材シートを複数準備し、これら複数の素材シートを積層して圧着および焼成することによって製作される。

なお、誘電体層１１の材質は、上述したチタン酸バリウムを主成分とするセラミック材料に限られず、他の高誘電率のセラミック材料（たとえば、ＣａＴｉＯ_３、ＳｒＴｉＯ_３等を主成分とするもの）を誘電体層１１の材質として選択してもよい。また、導電体層１２の材質も、上述した金属材料に限られず、他の導電材料を導電体層１２の材質として選択してもよい。

第１ないし第４外部接続子２１〜２４は、いずれも導電膜にて構成されており、たとえば焼結金属層とめっき層の積層膜にて構成される。焼結金属層は、たとえばＣｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等のペーストを焼き付けることで形成される。めっき層は、たとえばＮｉめっき層とこれを覆うＳｎめっき層とによって構成される。めっき層は、これに代えてＣｕめっき層やＡｕめっき層であってもよい。また、第１ないし第４外部接続子２１〜２４は、めっき層のみによって構成されていてもよい。

さらには、第１ないし第４外部接続子２１〜２４として、金属成分と樹脂成分とを含む導電性樹脂ペーストを利用することも可能である。第１ないし第４外部接続子２１〜２４として導電性樹脂ペーストを利用した場合には、導電性樹脂ペーストに含まれる樹脂成分が素体１０Ａ１において発生した振動を吸収する効果を発揮するため、素体１０Ａ１から外部に伝播する振動を効果的に減衰させることが可能になる。

ここで、図１ないし図５を参照して、積層セラミックコンデンサ１Ａ１の向きを表わす用語として、誘電体層１１と導電体層１２との積層方向を高さ方向Ｈとして定義し、当該高さ方向Ｈと直交する直交２軸のうちの一方の軸の延在方向を長さ方向Ｌとして定義し、当該直交２軸のうちの他方の軸の延在方向を幅方向Ｗとして定義し、以下の説明においては、これら用語を使用する。

図１ないし図５に示すように、直方体形状の素体１０Ａ１は、外表面として、高さ方向Ｈにおいて相対して位置する第１主面Ｍ１および第２主面Ｍ２と、長さ方向Ｌにおいて相対して位置する第１側面Ｓ１および第２側面Ｓ２と、幅方向Ｗにおいて相対して位置する第３側面Ｓ３と第４側面Ｓ４とを有している。

第１外部接続子２１は、第１側面Ｓ１の一部（幅方向Ｗにおける中央部付近）を覆っているとともに、当該第１側面Ｓ１の中央部付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第２外部接続子２２は、第２側面Ｓ２の一部（幅方向Ｗにおける中央部付近）を覆っているとともに、当該第２側面Ｓ２の中央部付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第３外部接続子２３は、第３側面Ｓ３の一部（長さ方向Ｌにおける中央部付近）を覆っているとともに、当該第３側面Ｓ３の中央部付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第４外部接続子２４は、第４側面Ｓ４の一部（長さ方向Ｌにおける中央部付近）を覆っているとともに、当該第４側面Ｓ４の中央部付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

図２ないし図５に示すように、複数の導電体層１２は、第１外部接続子２１および第２外部接続子２２に接続された複数の第１導電体層１２ａと、第３外部接続子２３および第４外部接続子２４に接続された複数の第２導電体層１２ｂとを含んでいる。

図４に示すように、第１導電体層１２ａは、高さ方向Ｈに沿って見た場合に略矩形状を有しており、その外周の所定位置に一対の引出し部１２ａ１を含んでいる。図２および図４に示すように、一対の引出し部１２ａ１のうちの一方は、第１側面Ｓ１に達するように長さ方向Ｌに沿って引き出されており、当該第１側面Ｓ１に設けられた第１外部接続子２１に接続されている。一方、一対の引出し部１２ａ１のうちの他方は、第２側面Ｓ２に達するように長さ方向Ｌに沿って引き出されており、当該第２側面Ｓ２に設けられた第２外部接続子２２に接続されている。

図５に示すように、第２導電体層１２ｂは、高さ方向Ｈに沿って見た場合に略矩形状を有しており、その外周の所定位置に一対の引出し部１２ｂ１を含んでいる。図３および図５に示すように、一対の引出し部１２ｂ１のうちの一方は、第３側面Ｓ３に達するように幅方向Ｗに沿って引き出されており、当該第３側面Ｓ３に設けられた第３外部接続子２３に接続されている。一方、一対の引出し部１２ｂ１のうちの他方は、第４側面Ｓ４に達するように幅方向Ｗに沿って引き出されており、当該第４側面Ｓ４に設けられた第４外部接続子２４に接続されている。

図２および図３に示すように、これら第１導電体層１２ａおよび第２導電体層１２ｂは、高さ方向Ｈに沿って交互に位置している。これにより、複数の第１導電体層１２ａの１つと複数の第２導電体層１２ｂの１つとが複数の誘電体層１１のうちの１つを介して対向配置された部分において静電容量部が規定されることになり、当該静電容量部が高さ方向Ｈに沿って複数積層されることで素体１０Ａ１の内部に当該積層セラミックコンデンサ１Ａ１の静電容量を決定する有効部１３が規定されている。

ここで、高さ方向Ｈに沿って隣り合って位置する第１導電体層１２ａおよび第２導電体層１２ｂは、それぞれが有する上述した引出し部１２ａ１および引出し部１２ｂ１を除く平面視矩形状の部分において対向している。そのため、上述した有効部１３は、薄型の略直方体形状を有することになる。

上述したように、有効部１３は、素体１０Ａ１の内部に埋設されている。そのため、有効部１３は、図２ないし図５に示すように、誘電体層１１の一部によって主として規定される複数の保護部によって挟まれている。

具体的には、有効部１３は、高さ方向Ｈにおいて一対の高さ方向保護部によって挟まれており、長さ方向Ｌにおいて一対の長さ方向保護部によって挟まれており、幅方向Ｗにおいて一対の幅方向保護部によって挟まれている。

以上において説明した構成を有する積層セラミックコンデンサ１Ａ１においては、第１ないし第４外部接続子２１〜２４が、いずれも静電容量部を規定する第１導電体層１２ａまたは第２導電体層１２ｂに接続されており、これら第１ないし第４外部接続子２１〜２４は、当該積層セラミックコンデンサ１Ａ１が実装される配線基板に形成される回路に電気的に接続されることが予定されたものである。そのため、これら第１ないし第４外部接続子２１〜２４は、いわゆる外部電極として機能するものであり、半田等の接合材を介して配線基板に電気的にかつ機械的に接続される部位となる。

一方、第１導電体層１２ａおよび第２導電体層１２ｂは、いずれも静電容量部を規定する部位であるため、これら第１導電体層１２ａおよび第２導電体層１２ｂは、いわゆる内部電極層として機能するものである。なお、素体１０Ａ１の内部に設けられる複数の導電体層１２には、これら内部電極層として機能する第１導電体層１２ａおよび第２導電体層１２ｂのいずれにも該当しない導電体層が含まれていてもよい。内部電極層として機能しない導電体層としては、たとえば外部接続子と素体との接合力を高めるためのものや、高さ方向保護部から有効部への成分の拡散を抑制するためのもの等が挙げられる。

上述した構成の積層セラミックコンデンサ１Ａ１は、一般に貫通型コンデンサと称されるタイプの積層コンデンサであり、その等価回路は、図６に示した如くとなる。すなわち、第１外部接続子２１と第２外部接続子２２とは、積層セラミックコンデンサ１Ａ１の内部において第１導電体層１２ａを介して導通しており、これによりいわゆる貫通電極を構成する。一方、貫通電極である第１外部接続子２１および第２外部接続子２２と、第３外部接続子２３および第４外部接続子との間には、第１導電体層１２ａと第２導電体層１２ｂとの間に誘電体層１１が介在することによって規定される静電容量部が位置している。

このように構成された貫通型コンデンサは、貫通電極間を接続する導電体層に静電容量部が近接配置された構成であるため、余分な配線を介することなく信号ラインに静電容量部が接続されることになり、積層コンデンサが有する寄生成分であるＥＳＬ（等価直列インダクタンス）が低減されたものとなる。

なお、当該積層セラミックコンデンサ１Ａ１をＤＣ／ＤＣコンバータに付設されるデカップリングコンデンサとして使用する場合には、電源ラインに対して第１外部接続子２１および第２外部接続子２２が電気的に接続されるとともに、グランド（接地ライン）に対して第３外部接続子２３および第４外部接続子２４がそれぞれ電気的に接続されることになる。

ここで、図１ないし図５を参照して、本実施の形態における積層セラミックコンデンサ１Ａ１においては、当該積層セラミックコンデンサ１Ａ１の長さ方向Ｌにおける最大外形寸法、幅方向Ｗにおける最大外形寸法および高さ方向Ｈにおける最大外形寸法をそれぞれＬ０、Ｗ０およびＨ０とした場合に、これらＬ０、Ｗ０およびＨ０が、２．６７≦Ｌ０／Ｈ０の条件（以下、これを第１条件と称する）を満たしているとともに、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件（以下、これを第２条件と称する）を満たしている。

また、本実施の形態における積層セラミックコンデンサ１Ａ１においては、有効部１３の長さ方向Ｌにおける寸法および高さ方向Ｈにおける寸法をそれぞれＬ１およびＨ１とした場合に、これらＬ１およびＨ１と、上述したＬ０およびＨ０とが、Ｌ０／Ｈ０＜Ｌ１／Ｈ１＜１．３５×（Ｌ０／Ｈ０）の条件（以下、これを第３条件と称する）をさらに満たしている。

さらに、本実施の形態における積層セラミックコンデンサ１Ａ１においては、有効部１３の幅方向Ｗにおける寸法をＷ１とした場合に、当該Ｗ１と、上述したＷ０、Ｈ０およびＨ１とが、Ｗ０／Ｈ０＜Ｗ１／Ｈ１＜１．３５×（Ｗ０／Ｈ０）の条件（以下、これを第４条件と称する）をさらに満たしている。

また、本実施の形態における積層セラミックコンデンサ１Ａ１においては、上述したＬ０、Ｈ０、Ｌ１およびＨ１が、１．１４×（Ｌ０／Ｈ０）≦Ｌ１／Ｈ１≦１．２７×（Ｌ０／Ｈ０）の条件（以下、これを第５条件と称する）をさらに満たしている。

さらに、本実施の形態における積層セラミックコンデンサ１Ａ１においては、上述したＷ０、Ｈ０、Ｗ１およびＨ１が、１．１４×（Ｗ０／Ｈ０）≦Ｗ１／Ｈ１≦１．２７×（Ｗ０／Ｈ０）の条件（以下、これを第６条件と称する）をさらに満たしている。

上記第１および第２条件を満たすことにより、回路基板の設計自由度を損なうことなく騒音の発生を抑制することができる。ここで、回路基板の設計自由度が損なわれない理由は、本実施の形態における積層セラミックコンデンサ１Ａ１が上記第１および第２条件を満たしていることにより、後述する理由によって当該積層セラミックコンデンサ１Ａ１のみにて既に騒音が発生し難いものとして構成されているためである。そのため、当該積層セラミックコンデンサ１Ａ１に近接配置される他の積層セラミックコンデンサとの間で所定のレイアウトルールに従ってこれが配置される必要もなければ、決められた数の積層セラミックコンデンサをその近傍に配置する必要もなく、配線基板の任意の位置に自由にその実装位置を設計することが可能になる。

また、上記第１および第２条件に加え、上記第３条件またはこれに加えて第４条件を満たすことにより、より効果的に騒音の発生を抑制することができる。さらには、上記第１および第２条件に加え、上記第５条件またはこれに加えて第６条件を満たすことにより、さらに効果的に騒音の発生を抑制することができる。

なお、これら第１ないし第６条件は、後述する第１ないし第３検証試験の試験結果に基づいて導き出されたものであるが、特にこのうちの第１および第２条件を満たすことで上記効果が得られる理由は、以下のとおりである。

図７は、図１に示す積層セラミックコンデンサを含む回路基板の模式断面図である。以下、この図７を参照して、本実施の形態における積層セラミックコンデンサ１Ａ１を含む実装体の一構成例としての回路基板１００について説明するとともに、上述した第１および第２条件を満たすことで上述した効果が得られる理由について詳細に説明する。

図７に示すように、回路基板１００は、上述した本実施の形態における積層セラミックコンデンサ１Ａ１と、当該積層セラミックコンデンサ１Ａ１が実装された被実装体としての配線基板１０１とを備えている。

具体的には、配線基板１０１は、互いに隔てて設けられた４つのランド１０２をその主表面に有しており、当該４つのランド１０２に対向するようにそれぞれ積層セラミックコンデンサ１Ａ１の第１ないし第４外部接続子２１〜２４が配置されている。これら４つのランド１０２と第１ないし第４外部接続子２１〜２４とは、それぞれ対応付けてその間に位置する接合材である半田１０３を介して接合されている。なお、接合材としては、上述した半田１０３以外のものを使用してもよい。

ここで、上述した回路基板１００において、積層セラミックコンデンサ１Ａ１に交流電圧、または、交流成分が重畳された直流電圧等が印加されると、誘電体層１１が圧電性および電歪性を有するため、当該誘電体層１１に機械的な歪みが生じる。その際、積層セラミックコンデンサ１Ａ１の素体１０Ａ１には、図７中において二点鎖線にて示す如くの変形が生じる。

すなわち、電圧印加時においては、素体１０Ａ１が、複数の誘電体層１１と複数の導電体層１２との積層方向である高さ方向Ｈに沿って外側に向けて歪む。これにより、第１主面Ｍ１および第２主面Ｍ２は、それぞれその中心部が外側に向けて膨らむように変形する。また、これに伴い、素体１０Ａ１は、長さ方向Ｌおよび幅方向Ｗに沿って内側に向けて歪むことになる（図中においては、このうちの長さ方向Ｌに沿った変形を矢印ＡＲにて模式的に示している）。これにより、第１側面Ｓ１、第２側面Ｓ２、第３側面Ｓ３および第４側面Ｓ４は、それぞれその中心部が内側に向けて縮むように変形する。なお、その際、直方体形状を有する素体１０Ａ１の角部において発生する歪みは、比較的小さい。

ここで、一般的に、積層セラミックコンデンサは、その外形が細長の略直方体形状とされる場合が多く、その長さ方向、幅方向および高さ方向の最大外形寸法の比が概ね２：１：１とされるとともに、その素体の長さ方向における両端部に一対の外部電極が設けられた構成とされている。また、当該積層セラミックコンデンサの内部に形成される有効部の形状も、その長さ方向、幅方向および高さ方向の寸法の比が概ね２：１：１とされる場合が多い。このように、通常は、高さ方向の寸法を比較的大きくすることにより（すなわち、積層セラミックコンデンサを極端に薄型に構成せずに）、有効部を構成する複数の誘電体層および複数の導電体層の積層数を増加させ、これにより静電容量の高容量化が図られている。

しかしながら、上述した一般的な構成の積層セラミックコンデンサにおいては、複数の誘電体層および複数の導電体層の積層数を増加させた分だけ、上述した素体に生じる高さ方向の歪みが大幅に増大することになり、これに伴って長さ方向における両端部に位置する第１側面および第２側面に生じる歪みも増大することになる。その結果、被実装体である配線基板に対する接合部である、上記長さ方向における両端部に設けられた外部電極にも大きな歪みが生じることになり、これが接合材である半田を介して配線基板に振動として伝播されることにより、騒音が増大する原因となっている。

これに対し、上記第１および第２条件を満たすことにより、本実施の形態における積層セラミックコンデンサ１Ａ１においては、上述した一般的な構成の積層セラミックコンデンサに比較して、高さ方向Ｈにおける最大外形寸法Ｈ０が、長さ方向Ｌにおける最大外形寸法Ｌ０および幅方向Ｗにおける最大外形寸法Ｗ０よりも相対的に十分に小さく（すなわち薄型に）構成されているとともに、幅方向Ｗにおける最大外形寸法Ｗ０が、長さ方向Ｌにおける最大外形寸法Ｌ０に相対的により近い大きさに（すなわち、高さ方向Ｈに沿って見た場合にその外形がより正方形に近い形状に）構成されている。

そのため、本実施の形態における積層セラミックコンデンサ１Ａ１においては、複数の誘電体層１１および複数の導電体層１２の積層数が比較的少なく抑えられていることに伴い、上述した素体１０Ａ１に生じる高さ方向Ｈの歪みが大幅に抑制されることになり、これに伴って長さ方向Ｌにおける両端部に位置する第１側面Ｓ１および第２側面Ｓ２に生じる歪みも抑制されることになる（すなわち、図７中に示す矢印ＡＲにて示す歪みの程度が低く抑えられる）とともに、幅方向Ｗにおける両端部に位置する第３側面Ｓ３および第４側面Ｓ４に生じる歪みも抑制されることになる。その結果、被実装体である配線基板１０１に対する接合部である、上記長さ方向Ｌにおける両端部ならびに上記幅方向Ｗにおける両端部に設けられた第１ないし第４外部接続子２１〜２４にも大きな歪みが生じないことになり、回路基板１００において騒音が発生することが顕著に抑制できることになる。

なお、本実施の形態における積層セラミックコンデンサ１Ａ１においては、複数の誘電体層１１および複数の導電体層１２の積層数が比較的少なく抑えられているが、上述したように幅方向Ｗにおける最大外形寸法Ｗ０が長さ方向Ｌにおける最大外形寸法Ｌ０により近い大きさに構成されているため、上述した一般的な構成の積層セラミックコンデンサに比較して、積層された複数の誘電体層１１および複数の導電体層１２の有効部１３における個々の面積が相対的に増加することになり、この意味において静電容量の高容量化が図られたものとなる。

また、本実施の形態における積層セラミックコンデンサ１Ａ１においては、その外形が薄型に構成される分だけ配線基板上において嵩張ることがないため、回路基板１００の薄型化にも寄与することになり、結果として当該回路基板１００が搭載される電子機器の小型化にも寄与することになる。

また、本実施の形態における積層セラミックコンデンサ１Ａ１においては、上述した一般的な構成の積層セラミックコンデンサに比較して、第１および第２側面Ｓ１，Ｓ２に加えて第３および第４側面Ｓ３，Ｓ４においても、そのうちのより多くの部分が第１ないし第４外部接続子２１〜２４のいずれかによって覆われ、さらには、高さ方向Ｈにおいて素体１０Ａ１の外縁部が、これら第１ないし第４外部接続子２１〜２４によって挟み込まれている。

そのため、本実施の形態における積層セラミックコンデンサ１Ａ１においては、素体１０Ａ１の外縁部がその全周にわたって概ね均等に第１ないし第４外部接続子２１〜２４によって高さ方向Ｈに沿って拘束された状態にあることになり、この意味においても素体１０Ａ１に生じる高さ方向Ｈの歪みが大幅に抑制されることになる。したがって、第１ないし第４側面Ｓ１〜Ｓ４に生じる歪みも抑制できることになり、この意味においても騒音が発生することが顕著に抑制できることになる。

加えて、本実施の形態における積層セラミックコンデンサ１Ａ１においては、上述したように幅方向Ｗにおける最大外形寸法Ｗ０が長さ方向Ｌにおける最大外形寸法Ｌ０により近い大きさに構成されているため、電圧印加時においては、第１ないし第４側面Ｓ１〜Ｓ４がほぼ同じような大きさで変形することになる。そのため、複数の誘電体層１１および複数の導電体層１２の積層数が比較的少なく抑えられていることに伴い、第１ないし第４側面Ｓ１〜Ｓ４のすべてについて電圧印加時における変形量を同時に小さく抑えることが可能になり、長さ方向Ｌおよび幅方向Ｗの双方において被実装体である配線基板１０１に振動が生じることが抑制できることになり、騒音の発生をより顕著に抑制することができる。

＜第１検証試験＞
図８は、第１検証試験の試験条件および試験結果を示す表であり、図９は、第１検証試験の試験結果を示すグラフである。

第１検証試験は、積層セラミックコンデンサの長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける最大外形寸法Ｌ０，Ｗ０，Ｈ０のうち、Ｌ０とＷ０とが同じ大きさとなるように構成した上でＨ０を種々変化させた場合に、実装体としての回路基板に生じる騒音にどのような変化が生じるか確認したものである。

（サンプルの製作条件）
図８に示すように、第１検証試験においては、検証例１〜５の合計５種類の積層セラミックコンデンサをサンプルとして製作した。なお、これら検証例１〜５は、いずれも上述した実施の形態１と基本的に同様の構成を有しているが、検証例１，２については、上述した第１条件を満たしていない。

これら検証例１〜５においては、素体の長さ方向Ｌおよび幅方向Ｗにおける最大外形寸法Ｌ０，Ｗ０を小数点第３位で四捨五入した設計値でそれぞれ０．７８［ｍｍ］、０．８５［ｍｍ］、０．９０［ｍｍ］、０．９３［ｍｍ］、０．９５［ｍｍ］とし、素体の高さ方向Ｈにおける最大外形寸法Ｈ０を小数点第３位で四捨五入した設計値でそれぞれ０．４３［ｍｍ］、０．３７［ｍｍ］、０．３４［ｍｍ］、０．３２［ｍｍ］、０．３１［ｍｍ］とした。

また、これら検証例１〜５においては、いずれも、複数の導電体層（内部電極層）の厚みを設計値で０．５２［μｍ］とし、有効部に含まれる複数の誘電体層の厚みを設計値で０．７［μｍ］とし、一対の高さ方向保護部の厚みを設計値でそれぞれ３２［μｍ］とし、一対の長さ方向保護部および一対の幅方向保護部の厚みを設計値でそれぞれ６０［μｍ］とし、第１ないし第４外部接続子の第１ないし第４側面上における厚みを設計値でそれぞれ２５［μｍ］とし、第１ないし第４外部接続子の第１および第２主面上における厚みを設計値でそれぞれ２０［μｍ］とし、その静電容量はいずれも設計値で４．３［μＦ］とした。

なお、これら検証例１〜５における有効部の長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける設計値での寸法Ｌ１，Ｗ１，Ｈ１、ならびに、上述した最大外形寸法Ｌ０，Ｈ０，Ｗ０の比率であるＬ０／Ｗ０、Ｌ０／Ｈ０およびＷ０／Ｈ０は、いずれも図８の表に記載のとおりである。ここで、これらＬ１、Ｗ１、Ｈ１、Ｌ０／Ｗ０、Ｌ０／Ｈ０およびＷ０／Ｈ０については、小数点第３位で四捨五入した値で示している。また、上記設計値に基づいて製作した積層セラミックコンデンサの各部の寸法を実測したところ、いずれも設計値どおりであった。

（騒音の測定条件）
実装体としての回路基板に生じる騒音の測定は、これら検証例１〜５に係る積層セラミックコンデンサをいずれも同一条件のもとに配線基板の中央部に実装することで５種類の回路基板を製作し、当該５種類の回路基板のそれぞれに実装された検証例１〜５に係る積層セラミックコンデンサに所定の交流電流を通電し、その際に回路基板の中央部から法線方向に３［ｍｍ］離れた位置での音圧スペクトルを測定することで行なった。

ここで、配線基板としては、１００［ｍｍ］×４０［ｍｍ］×１．６［ｍｍ］のサイズのものを使用し、配線基板には、検証例１〜５のサイズに応じて第１ないし第４外部接続子に対応する位置にランドを設けることとした。また、接合材としては、半田を用いた。なお、第１および第２外部接続子に接続されるランドの、長さ方向Ｌと平行な方向における寸法は、Ｌ＋０．２５［ｍｍ］とし、第３および第４外部接続子に接続されるランドの、幅方向Ｗと平行な方向における寸法は、Ｗ＋０．２５［ｍｍ］とした。

また、測定する騒音の音圧スペクトルの周波数帯は、０〜１０［ｋＨｚ］の範囲とし、騒音の音圧レベルは、これら周波数帯における音圧の平均値であるオーバーオール（Ｏ．Ａ．）値として算出した。なお、図８の表に示すＯ．Ａ．音圧レベル［ｄＢ］は、検証例１の測定結果を０とした場合の相対値であり、負の値を示せば騒音が検証例１に比較して低減していることが表わされ、正の値を示せば騒音が検証例１に比較して増大していることを表わす。なお、騒音は、６［ｄＢ］下がることで半減することになる。

（試験結果）
図８および図９に示すように、第１検証試験においては、検証例１に比較して、検証例２において音圧レベルが−３．８［ｄＢ］となり、検証例３において音圧レベルが−８．６［ｄＢ］となり、検証例４において音圧レベルが−１８．０［ｄＢ］となり、検証例５において音圧レベルが−３４．２［ｄＢ］となった。

ここで、図９に示すように、検証例３付近において音圧レベルの低下に顕著な変化が生じており、Ｌ０／Ｈ０が、当該検証例３が満たすＬ０／Ｈ０＝２．６７と同じかそれよりも大きい値をとることにより、騒音が大幅に抑制できることが理解できる。

したがって、本第１検証試験の結果に基づけば、上述した第１条件である２．６７≦Ｌ０／Ｈ０の条件を満たすことで騒音の発生が抑制できることが導き出されることになる。

＜第２検証試験＞
図１０は、第２検証試験の試験条件および試験結果を示す表であり、図１１は、第２検証試験の試験結果を示すグラフである。

第２検証試験は、積層セラミックコンデンサの長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける最大外形寸法Ｌ０，Ｗ０，Ｈ０のうち、Ｈ０を同じ大きさに一定に構成した上でＬ０とＷ０とを種々変化させた場合に、実装体としての回路基板に生じる騒音にどのような変化が生じるか確認したものである。

（サンプルの製作条件）
図１０に示すように、第２検証試験においては、検証例６〜１２の合計７種類の積層セラミックコンデンサをサンプルとして製作した。なお、これら検証例６〜１２は、いずれも上述した実施の形態１と基本的に同様の構成を有しているが、検証例１０〜１２については、上述した第２条件を満たしていない。

これら検証例６〜１２においては、素体の長さ方向Ｌにおける最大外形寸法Ｌ０を小数点第３位で四捨五入した設計値でそれぞれ０．９５［ｍｍ］、１．００［ｍｍ］、１．１０［ｍｍ］、１．２５［ｍｍ］、１．３０［ｍｍ］、１．３５［ｍｍ］、１．４０［ｍｍ］とし、素体の幅方向Ｗにおける最大外形寸法Ｗ０を小数点第３位で四捨五入した設計値でそれぞれ０．９５［ｍｍ］、０．９０［ｍｍ］、０．８２［ｍｍ］、０．７３［ｍｍ］、０．７１［ｍｍ］、０．６８［ｍｍ］、０．６６［ｍｍ］とし、素体の高さ方向Ｈにおける最大外形寸法Ｈ０を小数点第３位で四捨五入した設計値でいずれも０．３１［ｍｍ］とした。

また、その他の検証例６〜１２におけるサンプルの製作条件は、上述した第１検証試験におけるサンプルの製作条件と同じである。

なお、これら検証例６〜１２における有効部の長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける設計値での寸法Ｌ１，Ｗ１，Ｈ１、ならびに、上述した最大外形寸法Ｌ０，Ｈ０，Ｗ０の比率であるＬ０／Ｗ０、Ｌ０／Ｈ０およびＷ０／Ｈ０は、いずれも図８の表に記載のとおりである。ここで、これらＬ１、Ｗ１、Ｈ１、Ｌ０／Ｗ０、Ｌ０／Ｈ０およびＷ０／Ｈ０については、小数点第３位で四捨五入した値で示している。また、上記設計値に基づいて製作した積層セラミックコンデンサの各部の寸法を実測したところ、いずれも設計値どおりであった。

（騒音の測定条件）
実装体としての回路基板に生じる騒音の測定は、これら検証例６〜１２に係る積層セラミックコンデンサをいずれも同一条件のもとに配線基板に実装することで７種類の回路基板を製作し、当該７種類の回路基板のそれぞれについて、上述した第１検証試験における騒音の測定条件と同じ条件にて行なった。なお、検証例６〜１２に係る積層セラミックコンデンサの配線基板への実装態様についても、上述した第１検証試験において説明した実装態様と同様とした。

なお、図１０の表に示すＯ．Ａ．音圧レベル［ｄＢ］は、検証例１１の測定結果を０とした場合の相対値であり、負の値を示せば騒音が検証例１１に比較して低減していることが表わされ、正の値を示せば騒音が検証例１１に比較して増大していることを表わす。ここで、検証例１１は、長さ方向Ｌにおける最大外形寸法Ｌ０と幅方向Ｗにおける最大外形寸法Ｗ０とのアスペクト比が、上述した一般的な構成の積層セラミックコンデンサのそれとほぼ同じとなるように構成したものである。

（試験結果）
図１０および図１１に示すように、第２検証試験においては、検証例１１に比較して、検証例６において音圧レベルが−３３．０［ｄＢ］となり、検証例７において音圧レベルが−２８．６［ｄＢ］となり、検証例８において音圧レベルが−１８．５［ｄＢ］となり、検証例９において音圧レベルが−６．０［ｄＢ］となり、検証例１０において音圧レベルが−３．６［ｄＢ］となり、検証例１２において音圧レベルが＋２．６［ｄＢ］となった。

ここで、図１１に示すように、検証例９においては、検証例１１に比較して騒音が半減しており（すなわち−６［ｄＢ］となっており）、Ｌ０／Ｗ０が、当該検証例９が満たすＬ０／Ｗ０＝１．７２と同じかそれよりも小さい値をとることにより、騒音が大幅に抑制できることが理解できる。

したがって、本第２検証試験の結果に基づけば、上述した第２条件である１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件を満たすことで騒音の発生が抑制できることが導き出される。なお、上記第２条件のうち、１／１．７２≦Ｌ０／Ｗ０の部分は、積層セラミックコンデンサの長さ方向Ｌおよび幅方向Ｗのとり方によってＬ０とＷ０とが単純に入れ替わることによる。

＜第３検証試験＞
図１２は、第３検証試験の試験条件および試験結果を示す表であり、図１３は、第３検証試験の試験結果を示すグラフである。

第３検証試験は、積層セラミックコンデンサの長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける最大外形寸法Ｌ０，Ｗ０，Ｈ０をそれぞれ同じ大きさに一定に構成しつつ、有効部の長さ方向Ｌおよび幅方向Ｗにおける寸法Ｌ１，Ｗ１が同じ大きさとなるように構成し、さらにその上で有効部の高さ方向における寸法Ｈ１を種々変化させた場合に、実装体としての回路基板に生じる騒音にどのような変化が生じるか確認したものである。

（サンプルの製作条件）
図１２に示すように、第３検証試験においては、検証例１３〜２２の合計１０種類の積層セラミックコンデンサをサンプルとして製作した。なお、これら検証例１３〜２２は、いずれも上述した実施の形態１と基本的に同様の構成を有しており、いずれも上述した第１および第２条件を満たしているが、検証例１３，２１，２２については、上述した第３および第４条件を満たしておらず、また、検証例１３〜１５，２０〜２２については、上述した第５および第６条件を満たしていない。

これら検証例１３〜２２においては、素体の長さ方向Ｌおよび幅方向Ｗにおける最大外形寸法Ｌ０，Ｗ０を小数点第３位で四捨五入した設計値でいずれも０．９５［ｍｍ］とし、素体の高さ方向Ｈにおける最大外形寸法Ｈ０を小数点第３位で四捨五入した設計値でいずれも０．３１［ｍｍ］とした。

また、これら検証例１３〜２２においては、有効部の長さ方向Ｌおよび幅方向Ｗにおける寸法Ｌ１，Ｗ１を小数点第３位で四捨五入した設計値でそれぞれ０．７３［ｍｍ］、０．７４［ｍｍ］、０．７５［ｍｍ］、０．７６［ｍｍ］、０．７７［ｍｍ］、０．７８［ｍｍ］、０．７９［ｍｍ］、０．７９［ｍｍ］、０．８０［ｍｍ］、０．８２［ｍｍ］とし、有効部の高さ方向Ｈにおける寸法Ｈ１を小数点第３位で四捨五入した設計値でそれぞれ０．２４［ｍｍ］、０．２３［ｍｍ］、０．２２［ｍｍ］、０．２２［ｍｍ］、０．２１［ｍｍ］、０．２０［ｍｍ］、０．２０［ｍｍ］、０．２０［ｍｍ］、０．１９［ｍｍ］、０．１９［ｍｍ］とした。

また、その他の検証例１３〜２２におけるサンプルの製作条件は、上述した第１検証試験におけるサンプルの製作条件と同じである。

なお、これら検証例１３〜２２における上述した最大外形寸法Ｌ０，Ｈ０，Ｗ０ならびに寸法Ｌ１，Ｈ１，Ｗ１の比率である（Ｌ１／Ｈ１）／（Ｌ０／Ｈ０）および（Ｗ１／Ｈ１）／（Ｗ０／Ｈ０）は、いずれも図１２の表に記載のとおりである。ここで、これら（Ｌ１／Ｈ１）／（Ｌ０／Ｈ０）および（Ｗ１／Ｈ１）／（Ｗ０／Ｈ０）については、小数点第３位で四捨五入した値で示している。また、上記設計値に基づいて製作した積層セラミックコンデンサの各部の寸法を実測したところ、いずれも設計値どおりであった。

（騒音の測定条件）
実装体としての回路基板に生じる騒音の測定は、これら検証例１３〜２２に係る積層セラミックコンデンサをいずれも同一条件のもとに配線基板に実装することで１０種類の回路基板を製作し、当該１０種類の回路基板のそれぞれについて、上述した第１検証試験における騒音の測定条件と同じ条件にて行なった。なお、検証例１３〜２２に係る積層セラミックコンデンサの配線基板への実装態様についても、上述した第１検証試験において説明した実装態様と同様とした。

なお、図１２の表に示すＯ．Ａ．音圧レベル［ｄＢ］は、検証例１３の測定結果を０とした場合の相対値であり、負の値を示せば騒音が検証例１３に比較して低減していることが表わされ、正の値を示せば騒音が検証例１３に比較して増大していることを表わす。ここで、検証例１３は、上述した（Ｌ１／Ｈ１）／（Ｌ０／Ｈ０）および（Ｗ１／Ｈ１）／（Ｗ０／Ｈ０）がいずれも１．００となるように構成した（すなわち、積層セラミックコンデンサの外形と有効部の外形とがほぼ相似形となるように構成した）ものである。

（試験結果）
図１２および図１３に示すように、第３検証試験においては、検証例１３に比較して、検証例１４において音圧レベルが−０．４［ｄＢ］となり、検証例１５において音圧レベルが−４．９［ｄＢ］となり、検証例１６において音圧レベルが−６．０［ｄＢ］となり、検証例１７において音圧レベルが−１１．２［ｄＢ］となり、検証例１８において音圧レベルが−９．１［ｄＢ］となり、検証例１９において音圧レベルが−６．０［ｄＢ］となり、検証例２０において音圧レベルが−３．１［ｄＢ］となり、検証例２１において音圧レベルが±０［ｄＢ］となり、検証例２２において音圧レベルが＋５．２［ｄＢ］となった。

ここで、図１３に示すように、検証例１４〜２０においては、検証例１３およびこれと同等の騒音が測定された検証例２１に比較して騒音が低減しており、Ｌ１／Ｈ１が、検証例１３が満たすＬ０／Ｈ０＝Ｌ１／Ｈ１の条件と、検証例２１が満たすＬ１／Ｈ１＝１．３５×（Ｌ０／Ｈ０）の条件との間の範囲の値をとることにより、騒音の発生がさらに抑制できることが理解でき、またこれに加えて、Ｗ１／Ｈ１が、検証例１３が満たすＷ０／Ｈ０＝Ｗ１／Ｈ１の条件と、検証例２１が満たすＷ１／Ｈ１＝１．３５×（Ｗ０／Ｈ０）の条件との間の範囲の値をとることにより、騒音の発生がさらに抑制できることが理解できる。

したがって、本第３検証試験の結果に基づけば、上述した第３条件であるＬ０／Ｈ０＜Ｌ１／Ｈ１＜１．３５×（Ｌ０／Ｈ０）の条件を満たすことで騒音の発生がさらに抑制できることが導き出されるとともに、これに加えて上述した第４条件であるＷ０／Ｈ０＜Ｗ１／Ｈ１＜１．３５×（Ｗ０／Ｈ０）の条件を満たすことで騒音の発生がさらに抑制できることが導き出される。

上記結果は、積層セラミックコンデンサの外形と有効部の外形とがほぼ相似形となるように構成するよりも、有効部の高さ方向における寸法をある範囲内において減少させた場合に騒音がより低減できることを意味している。

また、図１３に示すように、検証例１６および１９においては、検証例１３およびこれと同等の騒音が測定された検証例２１に比較して騒音が半減しており（すなわち−６［ｄＢ］となっており）、さらには、検証例１７および１８においては、検証例１６および１９よりもさらに騒音が低減しており、Ｌ１／Ｈ１が、検証例１６が満たす１．１４×（Ｌ０／Ｈ０）＝Ｌ１／Ｈ１の条件と、検証例１９が満たすＬ１／Ｈ１＝１．２７×（Ｌ０／Ｈ０）の条件との間の範囲の値をとることにより、騒音の発生がさらに大幅に抑制できることが理解でき、またこれに加えて、Ｗ１／Ｈ１が、検証例１６が満たす１．１４×（Ｗ０／Ｈ０）＝Ｗ１／Ｈ１の条件と、検証例１９が満たすＷ１／Ｈ１＝１．２７×（Ｗ０／Ｈ０）の条件との間の範囲の値をとることにより、騒音の発生がさらに大幅に抑制できることが理解できる。

したがって、本第３検証試験の結果に基づけば、上述した第５条件である１．１４×（Ｌ０／Ｈ０）≦Ｌ１／Ｈ１≦１．２７×（Ｌ０／Ｈ０）の条件を満たすことで騒音の発生がさらに大幅に抑制できることが導き出されるとともに、これに加えて上述した第６条件である１．１４×（Ｗ０／Ｈ０）＜Ｗ１／Ｈ１＜１．２７×（Ｗ０／Ｈ０）の条件を満たすことで騒音の発生がさらに大幅に抑制できることが導き出される。

図１４は、図１に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。以下、この図１４を参照して、本実施の形態における外部接続子の好適な配設位置について説明する。なお、図１４においては、第１側面Ｓ１を正面視した場合の側面図を示しているが、第２ないし第４側面Ｓ２〜Ｓ４についても、第１側面Ｓ１における構成に準じた構成とすることが好ましい。また、以下において説明する寸法は、特段の注釈がない限り、いずれも幅方向Ｗにおける各部位の最大寸法を意味し、以下において説明する距離は、いずれも幅方向Ｗにおける各部位の間の最短距離を意味している。

図１４（Ａ）を参照して、第１外部接続子２１によって素体１０Ａ１が拘束されることで歪みが抑制される観点からは、第１外部接続子２１のうちの第１側面Ｓ１を覆う部分の幅方向Ｗにおける寸法Ｄ１をより大きくすることが好ましい。たとえば、当該寸法Ｄ１を、第１外部接続子２１と第３側面Ｓ３との間の幅方向Ｗにおける距離Ｄ２（すなわち、第１側面Ｓ１が露出する一対の部分のうちの第３側面Ｓ３寄りの部分の幅方向Ｗにおける最小寸法）および第１外部接続子２１と第４側面Ｓ４との間の幅方向Ｗにおける距離Ｄ３（すなわち、第１側面Ｓ１が露出する一対の部分のうちの第４側面Ｓ４寄りの部分の幅方向Ｗにおける最小寸法）の合計距離よりも大きくすることにより（すなわち、Ｄ２＋Ｄ３＜Ｄ１）、効果的に騒音の発生を抑制することができる。

また、図１４（Ｂ）に示すように、第１側面Ｓ１の中心位置Ｃと第１側面Ｓ１を覆う部分の第１外部接続子２１の幅方向Ｗにおける中心線ＣＬとが重なることがないように、当該中心線ＣＬを当該中心位置Ｃから離して配置することが好ましい。これは、積層セラミックコンデンサ１Ａ１に電圧が印加されることで生じる歪みが、第１側面Ｓ１中のうちの上記中心位置Ｃにおいて最も大きくなり、両端部に向かうにつれて小さくなるためである。すなわち、上記のように中心線ＣＬを中心位置Ｃから離して配置することにより、配線基板に伝播する振動が減少することになり、結果として騒音の発生が抑制できることになる。

＜実施の形態２＞
図１５は、本発明の実施の形態２における積層セラミックコンデンサの斜視図である。図１６および図１７は、それぞれ図１５中に示すＸＶＩ−ＸＶＩ線およびＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。図１８および図１９は、それぞれ図１６中に示すＸＶＩＩＩ−ＸＶＩＩＩ線およびＸＩＸ−ＸＩＸ線に沿った断面図である。以下、これら図１５ないし図１９を参照して、本実施の形態における積層セラミックコンデンサ１Ａ２について説明する。

図１５ないし図１９に示すように、積層セラミックコンデンサ１Ａ２は、上述した実施の形態１における積層セラミックコンデンサ１Ａ１と同様の外観構造を有しており、第１および第２主面Ｍ１，Ｍ２ならびに第１ないし第４側面Ｓ１〜Ｓ４を有する薄型の直方体形状の素体１０Ａ２と、当該素体１０Ａ２の外表面に設けられた第１ないし第４外部接続子２１〜２４とを備えている。

図１６ないし図１９に示すように、素体１０Ａ２は、高さ方向Ｈに沿って交互に積層された複数の誘電体層１１および略矩形状の複数の導電体層１２にて構成されている。図１８および図１９に示すように、本実施の形態においては、上述した実施の形態１とは異なり、複数の導電体層１２が、第１側面Ｓ１に引き出された引出し部１２ａ１を介して第１外部接続子２１に接続されているとともに第３側面Ｓ３に引き出された引出し部１２ａ１を介して第３外部接続子２３に接続された複数の第１導電体層１２ａと、第２側面Ｓ２に引き出された引出し部１２ｂ１を介して第２外部接続子２２に接続されているとともに第４側面Ｓ４に引き出された引出し部１２ｂ１を介して第４外部接続子２４に接続された複数の第２導電体層１２ｂとを含んでいる。

図１６および図１７に示すように、これら第１導電体層１２ａおよび第２導電体層１２ｂは、高さ方向Ｈに沿って交互に位置しており、これによって静電容量部が規定され、当該静電容量部が高さ方向Ｈに沿って複数積層されることで素体１０Ａ２の内部に有効部１３が規定されている。なお、有効部１３は、薄型の略直方体形状を有している。

ここで、本実施の形態における積層セラミックコンデンサ１Ａ２においても、第１ないし第４外部接続子２１〜２４が、いわゆる外部電極として機能することになり、半田等の接合材を介して配線基板に電気的にかつ機械的に接続されることになる。一方、第１導電体層１２ａおよび第２導電体層１２ｂは、いわゆる内部電極層として機能することになる。

また、本実施の形態における積層セラミックコンデンサ１Ａ２も、一般に貫通型コンデンサと称されるタイプの積層コンデンサであり、その等価回路は、図６に示した如くとなる。ただし、当該積層セラミックコンデンサ１Ａ２をＤＣ／ＤＣコンバータに付設されるデカップリングコンデンサとして使用する場合には、電源ラインに対して第１外部接続子２１および第３外部接続子２３が電気的に接続されるとともに、グランド（接地ライン）に対して第２外部接続子２２および第４外部接続子２４がそれぞれ電気的に接続されることになる。

ここで、図１６ないし図１９を参照して、本実施の形態における積層セラミックコンデンサ１Ａ２においても、上述した第１ないし第６条件のいずれもが満たされるように、各種の寸法（すなわち、最大外形寸法Ｌ０，Ｗ０，Ｈ０ならびに寸法Ｌ１，Ｗ１，Ｈ１）が調整されている。したがって、本実施の形態の如くの構成を採用した場合にも、上述した実施の形態１の如くの構成を採用した場合と同様に、回路基板の設計自由度を損なうことなく騒音の発生を抑制することが可能になる。

＜実施の形態３＞
図２０は、本発明の実施の形態３における積層セラミックコンデンサの斜視図である。図２１および図２２は、それぞれ図２０中に示すＸＸＩ−ＸＸＩ線およびＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。図２３および図２４は、それぞれ図２１中に示すＸＸＩＩＩ−ＸＸＩＩＩ線およびＸＸＩＶ−ＸＸＩＶ線に沿った断面図である。また、図２５は、図２０に示す積層セラミックコンデンサの等価回路を示す図である。以下、これら図２０ないし図２５を参照して、本実施の形態における積層セラミックコンデンサ１Ａ３について説明する。

図２０ないし図２４に示すように、積層セラミックコンデンサ１Ａ３は、上述した実施の形態１における積層セラミックコンデンサ１Ａ１と同様の外観構造を有しており、第１および第２主面Ｍ１，Ｍ２ならびに第１ないし第４側面Ｓ１〜Ｓ４を有する薄型の直方体形状の素体１０Ａ３と、当該素体１０Ａ３の外表面に設けられた第１ないし第４外部接続子２１〜２４とを備えている。

図２１ないし図２４に示すように、素体１０Ａ３は、高さ方向Ｈに沿って交互に積層された複数の誘電体層１１および略矩形状の複数の導電体層１２にて構成されている。図２３および図２４に示すように、本実施の形態においては、上述した実施の形態１および２とは異なり、複数の導電体層１２が、第１側面Ｓ１に引き出された引出し部１２ａ１を介して第１外部接続子２１にのみ接続された複数の第１導電体層１２ａと、第２側面Ｓ２に引き出された引出し部１２ｂ１を介して第２外部接続子２２にのみ接続された複数の第２導電体層１２ｂとを含んでいる。

図２１および図２２に示すように、これら第１導電体層１２ａおよび第２導電体層１２ｂは、高さ方向Ｈに沿って交互に位置しており、これによって静電容量部が規定され、当該静電容量部が高さ方向Ｈに沿って複数積層されることで素体１０Ａ３の内部に有効部１３が規定されている。なお、有効部１３は、薄型の略直方体形状を有している。

ここで、本実施の形態における積層セラミックコンデンサ１Ａ３においては、第１および第２外部接続子２１，２２が、いわゆる外部電極として機能することになり、半田等の接合材を介して配線基板に電気的にかつ機械的に接続されることになる。その反面、第３および第４外部接続子２３，２４は、いわゆる外部電極として機能することはなく、半田等の接合材を介して配線基板に機械的に接続されることのみが予定された部位となる。一方、第１導電体層１２ａおよび第２導電体層１２ｂは、いわゆる内部電極層として機能することになる。

上述した構成の積層セラミックコンデンサ１Ａ３は、一般に２端子型コンデンサと称されるタイプの積層コンデンサであり、その等価回路は、図２５に示した如くとなる。すなわち、第１外部接続子２１と第２外部接続子２２との間には、第１導電体層１２ａと第２導電体層１２ｂとの間に誘電体層１１が介在することによって規定される静電容量部が位置することになる。

なお、当該積層セラミックコンデンサ１Ａ３をＤＣ／ＤＣコンバータに付設されるデカップリングコンデンサとして使用する場合には、電源ラインに対して第１外部接続子２１が電気的に接続されるとともに、グランド（接地ライン）に対して第２外部接続子２２が電気的に接続されることになる。

ここで、図２１ないし図２４を参照して、本実施の形態における積層セラミックコンデンサ１Ａ３においても、上述した第１ないし第６条件のいずれもが満たされるように、各種の寸法（すなわち、最大外形寸法Ｌ０，Ｗ０，Ｈ０ならびに寸法Ｌ１，Ｗ１，Ｈ１）が調整されている。したがって、本実施の形態の如くの構成を採用した場合にも、上述した実施の形態１の如くの構成を採用した場合と同様に、回路基板の設計自由度を損なうことなく騒音の発生を抑制することが可能になる。

＜実施の形態４＞
図２６は、本発明の実施の形態４における積層セラミックコンデンサの斜視図である。図２７および図２８は、それぞれ図２６中に示すＸＸＶＩＩ−ＸＸＶＩＩ線およびＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図である。図２９および図３０は、それぞれ図２７中に示すＸＸＩＸ−ＸＸＩＸ線およびＸＸＸ−ＸＸＸ線に沿った断面図である。以下、これら図２６ないし図３０を参照して、本実施の形態における積層セラミックコンデンサ１Ａ４について説明する。

図２６ないし図３０に示すように、積層セラミックコンデンサ１Ａ４は、上述した実施の形態１における積層セラミックコンデンサ１Ａ１と同様に全体として薄型の略直方体形状を有しており、第１および第２主面Ｍ１，Ｍ２ならびに第１ないし第４側面Ｓ１〜Ｓ４を有する薄型の直方体形状の素体１０Ａ４と、当該素体１０Ａ４の外表面に設けられた第１ないし第４外部接続子２１〜２４とを備えている。しかしながら、本実施の形態においては、第１ないし第４外部接続子２１〜２４の配設位置が、上述した実施の形態１と相違している。

具体的には、第１外部接続子２１は、第１側面Ｓ１の一部（第３側面Ｓ３寄りの部分）を覆っているともに、第３側面Ｓ３の一部（第１側面Ｓ１寄りの部分）を覆っており、さらに、これら第１側面Ｓ１と第３側面Ｓ３との境界部に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第２外部接続子２２は、第２側面Ｓ２の一部（第４側面Ｓ４寄りの部分）を覆っているとともに、第４側面Ｓ４の一部（第２側面Ｓ２寄りの部分）を覆っており、さらに、これら第２側面Ｓ２と第４側面Ｓ４との境界部に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第３外部接続子２３は、第３側面Ｓ３の一部（第２側面Ｓ２寄りの部分）を覆っているとともに、第２側面Ｓ２の一部（第３側面Ｓ３寄りの部分）を覆っており、さらに、これら第３側面Ｓ３と第２側面Ｓ２との境界部に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第４外部接続子２４は、第４側面Ｓ４の一部（第１側面Ｓ１寄りの部分）を覆っているとともに、第１側面Ｓ１の一部（第４側面Ｓ４寄りの部分）を覆っており、さらに、これら第４側面Ｓ４と第１側面Ｓ１との境界部に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

図２７ないし図３０に示すように、素体１０Ａ４は、高さ方向Ｈに沿って交互に積層された複数の誘電体層１１および略矩形状の複数の導電体層１２にて構成されている。本実施の形態においては、第１ないし第４外部接続子２１〜２４の配設位置が上述した実施の形態１と相違することに対応して、複数の導電体層１２の形状も上述した実施の形態１と相違している。具体的には、図２９および図３０に示すように、複数の導電体層１２が、第１側面Ｓ１および第３側面Ｓ３に引き出された引出し部１２ａ１を介して第１外部接続子２１に接続されているとともに第２側面Ｓ２および第４側面Ｓ４に引き出された引出し部１２ａ１を介して第２外部接続子２２に接続された複数の第１導電体層１２ａと、第３側面Ｓ３および第２側面Ｓ２に引き出された引出し部１２ｂ１を介して第３外部接続子２３に接続されているとともに第４側面Ｓ４および第１側面Ｓ１に引き出された引出し部１２ｂ１を介して第４外部接続子２４に接続された複数の第２導電体層１２ｂとを含んでいる。

図２７および図２８に示すように、これら第１導電体層１２ａおよび第２導電体層１２ｂは、高さ方向Ｈに沿って交互に位置しており、これによって静電容量部が規定され、当該静電容量部が高さ方向Ｈに沿って複数積層されることで素体１０Ａ４の内部に有効部１３が規定されている。なお、有効部１３は、薄型の略直方体形状を有している。

ここで、本実施の形態における積層セラミックコンデンサ１Ａ４においても、第１ないし第４外部接続子２１〜２４が、いわゆる外部電極として機能することになり、半田等の接合材を介して配線基板に電気的にかつ機械的に接続されることになる。一方、第１導電体層１２ａおよび第２導電体層１２ｂは、いわゆる内部電極層として機能することになる。

また、本実施の形態における積層セラミックコンデンサ１Ａ４も、一般に貫通型コンデンサと称されるタイプの積層コンデンサであり、その等価回路は、図６に示した如くとなる。

ここで、図２７ないし図３０を参照して、本実施の形態における積層セラミックコンデンサ１Ａ４においても、上述した第１ないし第６条件のいずれもが満たされるように、各種の寸法（すなわち、最大外形寸法Ｌ０，Ｗ０，Ｈ０ならびに寸法Ｌ１，Ｗ１，Ｈ１）が調整されている。また、本実施の形態における外部接続子は、上述した実施の形態１における外部接続子と同様に、第１ないし第４側面の各々に設けられている。したがって、本実施の形態の如くの構成を採用した場合にも、上述した実施の形態１の如くの構成を採用した場合と同様に、回路基板の設計自由度を損なうことなく騒音の発生を抑制することが可能になる。

図３１は、図２６に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。以下、この図３１を参照して、本実施の形態における外部接続子の好適な配設位置について説明する。なお、図３１においては、第１側面Ｓ１を正面視した場合の側面図を示しているが、第２ないし第４側面Ｓ２〜Ｓ４についても、第１側面Ｓ１における構成に準じた構成とすることが好ましい。また、以下において説明する寸法は、特段の注釈がない限り、いずれも幅方向Ｗにおける各部位の最大寸法を意味し、以下において説明する距離は、いずれも幅方向Ｗにおける各部位の間の最短距離を意味している。

図３１を参照して、本実施の形態における積層セラミックコンデンサ１Ａ４にあっては、第１側面Ｓ１の中心位置Ｃが露出していることが好ましい。このように構成することにより、第１側面Ｓ１のうち、積層セラミックコンデンサ１Ａ４に電圧が印加された場合に最も歪みが大きくなる当該中心位置Ｃが第１および第４外部接続子２１，２４によって覆われていないことになり、配線基板に伝播する振動が減少することとなって騒音の発生が抑制できることになる。

さらに、その場合、第１外部接続子２１のうちの第１側面Ｓ１を覆う部分の幅方向Ｗにおける寸法Ｄ４および第４外部接続子２４のうちの第１側面Ｓ１を覆う部分の幅方向Ｗにおける寸法Ｄ５をより小さくすることが好ましい。たとえば、当該寸法Ｄ４およびＤ５のそれぞれを、第１外部接続子２１と第４外部接続子２４との間の幅方向Ｗにおける距離Ｄ６（すなわち、第１側面Ｓ１が露出する部分の幅方向Ｗにおける最小寸法）よりも小さくすることにより（すなわち、Ｄ４＜Ｄ６かつＤ５＜Ｄ６）、効果的に騒音の発生を抑制することができる。

しかしながら、第１および第４外部接続子２１，２４によって素体１０Ａ４が拘束されることで歪みが抑制される観点からは、上記寸法Ｄ４および上記寸法Ｄ５をより大きくすることが好ましい。そのため、上記条件を満たしつつ、当該寸法Ｄ４およびＤ５の合計寸法を上記距離Ｄ６よりも大きくすることにより（すなわち、Ｄ６＜Ｄ４＋Ｄ５）、より効果的に騒音の発生を抑制することができる。

なお、ここでは、その詳細な説明は省略するが、本実施の形態における積層セラミックコンデンサ１Ａ４の如くの第１ないし第４外部接続子を有する積層セラミックコンデンサにおいて、これら第１ないし第４外部接続子と上述した第１導電体層１２ａおよび第２導電体層１２ｂとの接続関係を種々変更することもできる。その場合には、本実施の形態における積層セラミックコンデンサ１Ａ４の如くの外観構造を備えた上で、上述した実施の形態２の如くの外部接続子と導電体層との接続関係を有する貫通型の積層コンデンサや、上述した実施の形態３の如くの外部接続子と導電体層との接続関係を有する２端子型の積層コンデンサ等を構成することができる。

＜実施の形態５＞
図３２は、本発明の実施の形態５における積層セラミックコンデンサの斜視図である。図３３および図３４は、それぞれ図３２中に示すＸＸＸＩＩＩ−ＸＸＸＩＩＩ線およびＸＸＸＩＶ−ＸＸＸＩＶ線に沿った断面図である。図３５および図３６は、それぞれ図３３中に示すＸＸＸＶ−ＸＸＸＶ線およびＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図である。以下、これら図３２ないし図３６を参照して、本実施の形態における積層セラミックコンデンサ１Ｂについて説明する。

図３２ないし図３６に示すように、積層セラミックコンデンサ１Ｂは、上述した実施の形態１における積層セラミックコンデンサ１Ａ１と同様に全体として薄型の略直方体形状を有しており、第１および第２主面Ｍ１，Ｍ２ならびに第１ないし第４側面Ｓ１〜Ｓ４を有する薄型の直方体形状の素体１０Ｂと、当該素体１０Ｂの外表面に設けられた第１および第２外部接続子２１，２２とを備えている。ここで、本実施の形態においては、積層セラミックコンデンサ１Ｂが第１および第２外部接続子２１，２２の２つの外部接続子のみを備えている点において、上述した実施の形態１とは相違している。

第１外部接続子２１は、第１側面Ｓ１の全面を覆っているとともに、第３側面Ｓ３の一部（第１側面Ｓ１寄りの部分）および第４側面Ｓ４の一部（第１側面Ｓ１寄りの部分）を覆っており、さらに、これら第１側面Ｓ１に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第２外部接続子２２は、第２側面Ｓ２の全面を覆っているとともに、第３側面Ｓ３の一部（第２側面Ｓ２寄りの部分）および第４側面Ｓ４の一部（第２側面Ｓ２寄りの部分）を覆っており、さらに、これら第２側面Ｓ２に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

図３３ないし図３６に示すように、素体１０Ｂは、高さ方向Ｈに沿って交互に積層された複数の誘電体層１１および複数の略矩形状の導電体層１２にて構成されている。図３５および図３６に示すように、複数の導電体層１２は、第１側面Ｓ１に引き出された引出し部１２ａ１を介して第１外部接続子２１に接続された複数の第１導電体層１２ａと、第２側面Ｓ２に引き出された引出し部１２ｂ１を介して第２外部接続子２２に接続された複数の第２導電体層１２ｂとを含んでいる。

図３３および図３４に示すように、これら第１導電体層１２ａおよび第２導電体層１２ｂは、高さ方向Ｈに沿って交互に位置しており、これによって静電容量部が規定され、当該静電容量部が高さ方向Ｈに沿って複数積層されることで素体１０Ｂの内部に有効部１３が規定されている。なお、有効部１３は、薄型の略直方体形状を有している。

ここで、本実施の形態における積層セラミックコンデンサ１Ｂにおいては、第１および第２外部接続子２１，２２が、いわゆる外部電極として機能することになり、半田等の接合材を介して配線基板に電気的にかつ機械的に接続されることになる。一方、第１導電体層１２ａおよび第２導電体層１２ｂは、いわゆる内部電極層として機能することになる。

また、本実施の形態における積層セラミックコンデンサ１Ｂは、一般に２端子型コンデンサと称されるタイプの積層コンデンサであり、その等価回路は、図２５に示した如くとなる。

ここで、図３３ないし図３６を参照して、本実施の形態における積層セラミックコンデンサ１Ｂにおいても、上述した第１ないし第６条件のいずれもが満たされるように、各種の寸法（すなわち、最大外形寸法Ｌ０，Ｗ０，Ｈ０ならびに寸法Ｌ１，Ｗ１，Ｈ１）が調整されている。また、本実施の形態における外部接続子は、上述した実施の形態１における外部接続子と同様に、第１ないし第４側面の各々に設けられている。したがって、本実施の形態の如くの構成を採用した場合にも、上述した実施の形態１の如くの構成を採用した場合と同様に、回路基板の設計自由度を損なうことなく騒音の発生を抑制することが可能になる。

図３７は、図３２に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。以下、この図３７を参照して、本実施の形態における外部接続子の好適な配設位置について説明する。なお、図３７においては、第３側面Ｓ３を正面視した場合の側面図を示しているが、第４側面Ｓ４についても、第３側面Ｓ３における構成に準じた構成とすることが好ましい。また、以下において説明する寸法は、特段の注釈がない限り、いずれも長さ方向Ｌにおける各部位の最大寸法を意味し、以下において説明する距離は、いずれも長さ方向Ｌにおける各部位の間の最短距離を意味している。

図３７を参照して、本実施の形態における積層セラミックコンデンサ１Ｂにあっては、第３側面Ｓ３の中心位置Ｃが露出していることが好ましい。このように構成することにより、第３側面Ｓ３のうち、積層セラミックコンデンサ１Ｂに電圧が印加された場合に最も歪みが大きくなる当該中心位置Ｃが第１および第２外部接続子２１，２２によって覆われていないことになり、配線基板に伝播する振動が減少することとなって騒音の発生が抑制できることになる。

さらに、その場合、第１外部接続子２１のうちの第３側面Ｓ３を覆う部分の長さ方向Ｌにおける寸法Ｄ７および第２外部接続子２２のうちの第３側面Ｓ３を覆う部分の長さ方向Ｌにおける寸法Ｄ８をより小さくすることが好ましい。たとえば、当該寸法Ｄ７およびＤ８のそれぞれを、第１外部接続子２１と第２外部接続子２２との間の長さ方向Ｌにおける距離Ｄ９（すなわち、第３側面Ｓ３が露出する部分の長さ方向Ｌにおける最小寸法）よりも小さくすることにより（すなわち、Ｄ７＜Ｄ９かつＤ８＜Ｄ９）、効果的に騒音の発生を抑制することができる。

しかしながら、第１および第２外部接続子２１，２２によって素体１０Ｂが拘束されることで歪みが抑制される観点からは、上記寸法Ｄ７および上記寸法Ｄ８をより大きくすることが好ましい。そのため、上記条件を満たしつつ、当該寸法Ｄ７およびＤ８の合計寸法を上記距離Ｄ９よりも大きくすることにより（すなわち、Ｄ９＜Ｄ７＋Ｄ８）、より効果的に騒音の発生を抑制することができる。

＜実施の形態６＞
図３８は、本発明の実施の形態６における積層セラミックコンデンサの斜視図である。図３９および図４０は、それぞれ図３８中に示すＸＸＸＩＸ−ＸＸＸＩＸ線およびＸＬ−ＸＬ線に沿った断面図である。図４１および図４２は、それぞれ図３９中に示すＸＬＩ−ＸＬＩ線およびＸＬＩＩ−ＸＬＩＩ線に沿った断面図である。以下、これら図３８ないし図４２を参照して、本実施の形態における積層セラミックコンデンサ１Ｃについて説明する。

図３８ないし図４２に示すように、積層セラミックコンデンサ１Ｃは、上述した実施の形態１における積層セラミックコンデンサ１Ａ１と同様に全体として薄型の略直方体形状を有しており、第１および第２主面Ｍ１，Ｍ２ならびに第１ないし第４側面Ｓ１〜Ｓ４を有する薄型の直方体形状の素体１０Ｃと、当該素体１０Ｃの外表面に設けられた第１ないし第８外部接続子２１〜２８とを備えている。ここで、本実施の形態においては、積層セラミックコンデンサ１Ｃが第１ないし第８外部接続子２１〜２８の８つの外部接続子を備えている点において、上述した実施の形態１とは相違している。

第１および第５外部接続子２１，２５は、それぞれ、第１側面Ｓ１の一部（幅方向Ｗにおける略三等分位置付近）を覆っているとともに、当該第１側面Ｓ１の略三等分位置付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第２および第６外部接続子２２，２６は、それぞれ、第２側面Ｓ２の一部（幅方向Ｗにおける略三等分位置付近）を覆っているとともに、当該第２側面Ｓ２の略三等分位置付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第３および第７外部接続子２３，２７は、それぞれ、第３側面Ｓ３の一部（長さ方向Ｌにおける略三等分位置付近）を覆っているとともに、当該第３側面Ｓ３の略三等分位置付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

第４および第８外部接続子２４，２８は、それぞれ、第４側面Ｓ４の一部（長さ方向Ｌにおける略三等分位置付近）を覆っているとともに、当該第４側面Ｓ４の略三等分位置付近に隣接する部分の第１主面Ｍ１の一部および第２主面Ｍ２の一部を覆っている。

図３９ないし図４２に示すように、素体１０Ｃは、高さ方向Ｈに沿って交互に積層された複数の誘電体層１１および複数の略矩形状の導電体層１２にて構成されている。図４１および図４２に示すように、複数の導電体層１２は、第１ないし第４側面Ｓ１〜Ｓ４のそれぞれに引き出された引出し部１２ａ１を介して第１ないし第４外部接続子２１〜２４に接続された複数の第１導電体層１２ａと、第１ないし第４側面Ｓ１〜４のそれぞれに引き出された引出し部１２ｂ１を介して第５ないし第８外部接続子２５〜２８に接続された複数の第２導電体層１２ｂとを含んでいる。

図３９および図４０に示すように、これら第１導電体層１２ａおよび第２導電体層１２ｂは、高さ方向Ｈに沿って交互に位置しており、これによって静電容量部が規定され、当該静電容量部が高さ方向Ｈに沿って複数積層されることで素体１０Ｃの内部に有効部１３が規定されている。なお、有効部１３は、薄型の略直方体形状を有している。

ここで、本実施の形態における積層セラミックコンデンサ１Ｃにおいては、第１ないし第８外部接続子２１〜２８が、いわゆる外部電極として機能することになり、半田等の接合材を介して配線基板に電気的にかつ機械的に接続されることになる。一方、第１導電体層１２ａおよび第２導電体層１２ｂは、いわゆる内部電極層として機能することになる。

また、本実施の形態における積層セラミックコンデンサ１Ｃも、一般に貫通型コンデンサと称されるタイプの積層コンデンサであり、その等価回路は、図６に示した如くとなる。ただし、当該積層セラミックコンデンサ１ＣをＤＣ／ＤＣコンバータに付設されるデカップリングコンデンサとして使用する場合には、電源ラインに対して第１ないし第４外部接続子２１〜２４が電気的に接続されるとともに、グランド（接地ライン）に対して第５ないし第８外部接続子２５〜２８がそれぞれ電気的に接続されることになる。

ここで、図３９ないし図４２を参照して、本実施の形態における積層セラミックコンデンサ１Ｃにおいても、上述した第１ないし第６条件のいずれもが満たされるように、各種の寸法（すなわち、最大外形寸法Ｌ０，Ｗ０，Ｈ０ならびに寸法Ｌ１，Ｗ１，Ｈ１）が調整されている。また、本実施の形態における外部接続子は、上述した実施の形態１における外部接続子と同様に、第１ないし第４側面の各々に設けられている。したがって、本実施の形態の如くの構成を採用した場合にも、上述した実施の形態１の如くの構成を採用した場合と同様に、回路基板の設計自由度を損なうことなく騒音の発生を抑制することが可能になる。

図４３は、図３８に示す積層セラミックコンデンサにおける外部接続子の好適な配設位置を説明するための側面図である。以下、この図４３を参照して、本実施の形態における外部接続子の好適な配設位置について説明する。なお、図４３においては、第１側面Ｓ１を正面視した場合の側面図を示しているが、第２ないし第４側面Ｓ２〜Ｓ４についても、第１側面Ｓ１における構成に準じた構成とすることが好ましい。また、以下において説明する距離は、いずれも幅方向Ｗにおける各部位の間の最短距離を意味している。

図４３を参照して、本実施の形態における積層セラミックコンデンサ１Ｃにあっては、第１側面Ｓ１の中心位置Ｃが露出していることが好ましい。このように構成することにより、第１側面Ｓ１のうち、積層セラミックコンデンサ１Ｃに電圧が印加された場合に最も歪みが大きくなる当該中心位置Ｃが第１および第５外部接続子２１，２５によって覆われていないことになり、配線基板に伝播する振動が減少することとなって騒音の発生が抑制できることになる。

さらに、その場合、第１外部接続子２１と第５外部接続子２５との間の幅方向Ｗにおける距離Ｄ１０（すなわち、第１側面Ｓ１が露出する３つの部分のうちの真ん中に位置する部分の幅方向Ｗにおける最大寸法）をより大きくすることが好ましい。たとえば、当該距離Ｄ１０を、第１外部接続子２１と第３側面Ｓ３との間の幅方向Ｗにおける距離Ｄ１１（すなわち、第１側面Ｓ１が露出する３つの部分のうちの最も第３側面Ｓ３寄りに位置する部分の幅方向Ｗにおける最大寸法）および第１外部接続子２１と第４側面Ｓ４との間の幅方向Ｗにおける距離Ｄ１２（すなわち、第１側面Ｓ１が露出する３つの部分のうちの最も第４側面Ｓ４寄りに位置する部分の幅方向Ｗにおける最大寸法）よりも大きくすることにより（すなわち、Ｄ１１＜Ｄ１０かつＤ１２＜Ｄ１０）、効果的に騒音の発生を抑制することができる。

なお、本実施の形態における積層セラミックコンデンサ１Ｃにおいては、第１ないし第４側面Ｓ１〜Ｓ４のそれぞれに向けて第１および第２導電体層１２ａ，１２ｂが引き出された部分において、引出し部１２ａ１と引出し部１２ｂ１とが近接して平行に配置されている。そのため、本実施の形態における積層セラミックコンデンサ１Ｃの如くの構成とすることにより、電圧印加時においてこれらの部分に流れる電流の向きが互いに逆方向を向くことになるため、積層コンデンサが有する寄生成分であるＥＳＬ（等価直列インダクタンス）が低減される効果を得ることもできる。

＜各部の寸法の測定方法＞
以下においては、積層セラミックコンデンサの各部の寸法を測定する際の測定方法について説明する。

積層セラミックコンデンサの各部の寸法のうち、当該積層セラミックコンデンサの長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける最大外形寸法Ｌ０，Ｗ０，Ｈ０は、マイクロメータを用いた計測または光学顕微鏡による観察で測定することができる。これら最大外形寸法Ｌ０，Ｗ０，Ｈ０をより高精度に測定するためには、素体の中心を通るＬ−Ｈ断面、Ｗ−Ｈ断面およびＬ−Ｗ断面から選ばれる断面を研磨により露出させ、当該露出させた断面のそれぞれについて光学顕微鏡で観察し、素体の中心を通る長さ方向Ｌまたは幅方向Ｗあるいは高さ方向Ｈに沿った直線上において、それぞれその外形寸法を求めることとすればよい。

積層セラミックコンデンサの各部の寸法のうち、有効部の長さ方向Ｌ、幅方向Ｗおよび高さ方向Ｈにおける寸法Ｌ１，Ｗ１，Ｈ１は、素体の中心を通るＬ−Ｈ断面、Ｗ−Ｈ断面およびＬ−Ｗ断面から選ばれる断面を研磨により露出させ、当該露出させた断面のそれぞれについて光学顕微鏡で観察し、素体の中心を通る長さ方向Ｌまたは幅方向Ｗあるいは高さ方向Ｈに沿った直線上においてそれぞれその有効部の寸法を求めることで測定することができる。

今回開示した上記実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

１Ａ１〜１Ａ４，１Ｂ，１Ｃ 積層セラミックコンデンサ、１０Ａ１〜１０Ａ４，１０Ｂ，１０Ｃ 素体、１１ 誘電体層、１２ 導電体層、１２ａ 第１導電体層、１２ａ１ 引出し部、１２ｂ 第２導電体層、１２ｂ１ 引出し部、１３ 静電容量部、２１ 第１外部接続子、２２ 第２外部接続子、２３ 第３外部接続子、２４ 第４外部接続子、２５ 第５外部接続子、２６ 第６外部接続子、２７ 第７外部接続子、２８ 第８外部接続子、１００ 回路基板、１０１ 配線基板、１０２ ランド、１０３ 半田、Ｃ 中心位置、ＣＬ 中心線、Ｍ１ 第１主面、Ｍ２ 第２主面、Ｓ１ 第１側面、Ｓ２ 第２側面、Ｓ３ 第３側面、Ｓ４ 第４側面。

Claims (20)

1. 高さ方向に沿って交互に積層された複数の誘電体層および複数の導電体層にて構成された素体と、前記素体の外表面に設けられた複数の外部接続子とを備えた積層コンデンサであって、
   前記素体は、前記高さ方向において相対して位置する第１主面および第２主面と、前記高さ方向と直交する長さ方向において相対して位置する第１側面および第２側面と、前記高さ方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第３側面および第４側面とを有し、
   前記複数の外部接続子は、前記第１側面の一部を覆う第１外部接続子と、前記第２側面の一部を覆う第２外部接続子と、前記第３側面の一部を覆う第３外部接続子と、前記第４側面の一部を覆う第４外部接続子とを含み、
   前記複数の導電体層は、前記第１外部接続子に接続された複数の第１導電体層と、前記第２ないし第４外部接続子のうちの少なくとも１つの外部接続子に接続されているとともに前記第１外部接続子に接続されていない複数の第２導電体層とを含み、
   前記素体は、前記複数の第１導電体層の１つと前記複数の第２導電体層の１つとが前記複数の誘電体層のうちの１つを介して対向配置されることで規定される静電容量部が前記高さ方向に沿って積層されてなる有効部を内部に含み、
   当該積層コンデンサの前記長さ方向における最大外形寸法をＬ０とし、当該積層コンデンサの前記幅方向における最大外形寸法をＷ０とし、当該積層コンデンサの前記高さ方向における最大外形寸法をＨ０とした場合に、２．６７≦Ｌ０／Ｈ０の条件を満たすとともに、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件を満たす、積層コンデンサ。
2. 前記複数の第１導電体層は、前記第１および第２外部接続子に接続されており、
   前記複数の第２導電体層は、前記第３および第４外部接続子に接続されている、請求項１に記載の積層コンデンサ。
3. 前記複数の第１導電体層は、前記第１および第３外部接続子に接続されており、
   前記複数の第２導電体層は、前記第２および第４外部接続子に接続されている、請求項１に記載の積層コンデンサ。
4. 前記複数の第１導電体層は、前記第１外部接続子に接続されており、
   前記複数の第２導電体層は、前記第２外部接続子に接続されており、
   前記第３および第４外部接続子は、前記複数の第１導電体層および前記複数の第２導電体層のいずれにも非接続である、請求項１に記載の積層コンデンサ。
5. 前記第１外部接続子は、前記第１側面の一部に加えて前記第３側面の一部をさらに覆っており、
   前記第２外部接続子は、前記第２側面の一部に加えて前記第４側面の一部をさらに覆っており、
   前記第３外部接続子は、前記第３側面の一部に加えて前記第２側面の一部をさらに覆っており、
   前記第４外部接続子は、前記第４側面の一部に加えて前記第１側面の一部をさらに覆っている、請求項１から４のいずれかに記載の積層コンデンサ。
6. 前記第１外部接続子は、前記第１側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っており、
   前記第２外部接続子は、前記第２側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っており、
   前記第３外部接続子は、前記第３側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っており、
   前記第４外部接続子は、前記第４側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っている、請求項１から５のいずれかに記載の積層コンデンサ。
7. 前記第１外部接続子のうちの前記第１側面を覆う部分の前記幅方向における中心線が、前記第１側面の中心位置から離れており、
   前記第２外部接続子のうちの前記第２側面を覆う部分の前記幅方向における中心線が、前記第２側面の中心位置から離れている、請求項１から６のいずれかに記載の積層コンデンサ。
8. 前記第３外部接続子のうちの前記第３側面を覆う部分の前記長さ方向における中心線が、前記第３側面の中心位置から離れており、
   前記第４外部接続子のうちの前記第４側面を覆う部分の前記長さ方向における中心線が、前記第４側面の中心位置から離れている、請求項１から７のいずれかに記載の積層コンデンサ。
9. 高さ方向に沿って交互に積層された複数の誘電体層および複数の導電体層にて構成された素体と、前記素体の外表面に設けられた複数の外部接続子とを備えた積層コンデンサであって、
   前記素体は、前記高さ方向において相対して位置する第１主面および第２主面と、前記高さ方向と直交する長さ方向において相対して位置する第１側面および第２側面と、前記高さ方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第３側面および第４側面とを有し、
   前記複数の外部接続子は、前記第１側面の少なくとも一部、前記第３側面の一部および前記第４側面の一部を覆う第１外部接続子と、前記第２側面の少なくとも一部、前記第３側面の一部および前記第４側面の一部を覆う第２外部接続子とを含み、
   前記複数の導電体層は、前記第１外部接続子に接続された複数の第１導電体層と、前記第２外部接続子に接続された複数の第２導電体層とを含み、
   前記素体は、前記複数の第１導電体層の１つと前記複数の第２導電体層の１つとが前記複数の誘電体層のうちの１つを介して対向配置されることで規定される静電容量部が前記高さ方向に沿って積層されてなる有効部を内部に含み、
   当該積層コンデンサの前記長さ方向における最大外形寸法をＬ０とし、当該積層コンデンサの前記幅方向における最大外形寸法をＷ０とし、当該積層コンデンサの前記高さ方向における最大外形寸法をＨ０とした場合に、２．６７≦Ｌ０／Ｈ０の条件を満たすとともに、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件を満たす、積層コンデンサ。
10. 前記第１外部接続子は、前記第１側面の少なくとも一部、前記第３側面の一部および前記第４側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っており、
    前記第２外部接続子は、前記第２側面の少なくとも一部、前記第３側面の一部および前記第４側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っている、請求項９に記載の積層コンデンサ。
11. 前記第１外部接続子のうちの前記第１側面を覆う部分の前記幅方向における中心線が、前記第１側面の中心位置から離れており、
    前記第２外部接続子のうちの前記第２側面を覆う部分の前記幅方向における中心線が、前記第２側面の中心位置から離れている、請求項９または１０に記載の積層コンデンサ。
12. 高さ方向に沿って一層ずつ交互に積層された複数の誘電体層および複数の導電体層にて構成された素体と、前記素体の外表面に設けられた複数の外部接続子とを備えた積層コンデンサであって、
    前記素体は、前記高さ方向において相対して位置する第１主面および第２主面と、前記高さ方向と直交する長さ方向において相対して位置する第１側面および第２側面と、前記高さ方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第３側面および第４側面とを有し、
    前記複数の外部接続子は、前記第１側面の一部を覆う第１外部接続子と、前記第２側面の一部を覆う第２外部接続子と、前記第３側面の一部を覆う第３外部接続子と、前記第４側面の一部を覆う第４外部接続子と、前記第１側面の一部を覆う第５外部接続子と、前記第２側面の一部を覆う第６外部接続子と、前記第３側面の一部を覆う第７外部接続子と、前記第４側面の一部を覆う第８外部接続子とを含み、
    前記複数の導電体層は、前記第１ないし第４外部接続子に接続された複数の第１導電体層と、前記第５ないし第８外部接続子に接続された複数の第２導電体層とを含み、
    前記素体は、前記複数の第１導電体層の１つと前記複数の第２導電体層の１つとが前記複数の誘電体層のうちの１つを介して対向配置されることで規定される静電容量部が前記高さ方向に沿って積層されてなる有効部を内部に含み、
    当該積層コンデンサの前記長さ方向における最大外形寸法をＬ０とし、当該積層コンデンサの前記幅方向における最大外形寸法をＷ０とし、当該積層コンデンサの前記高さ方向における最大外形寸法をＨ０とした場合に、２．６７≦Ｌ０／Ｈ０の条件を満たすとともに、１／１．７２≦Ｌ０／Ｗ０≦１．７２の条件を満たす、積層コンデンサ。
13. 前記第１および第５外部接続子のそれぞれは、前記第１側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っており、
    前記第２および第６外部接続子のそれぞれは、前記第２側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っており、
    前記第３および第７外部接続子のそれぞれは、前記第３側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っており、
    前記第４および第８外部接続子のそれぞれは、前記第４側面の一部に加えて前記第１主面の一部および前記第２主面の一部をさらに覆っている、請求項１２に記載の積層コンデンサ。
14. 前記第１外部接続子のうちの前記第１側面を覆う部分の前記幅方向における中心線および前記第５外部接続子のうちの前記第１側面を覆う部分の前記幅方向における中心線が、前記第１側面の中心位置から離れており、
    前記第２外部接続子のうちの前記第２側面を覆う部分の前記幅方向における中心線および前記第６外部接続子のうちの前記第２側面を覆う部分の前記幅方向における中心線が、前記第２側面の中心位置から離れている、請求項１２または１３に記載の積層コンデンサ。
15. 前記第３外部接続子のうちの前記第３側面を覆う部分の前記長さ方向における中心線および前記第７外部接続子のうちの前記第３側面を覆う部分の前記長さ方向における中心線が、前記第３側面の中心位置から離れており、
    前記第４外部接続子のうちの前記第４側面を覆う部分の前記長さ方向における中心線および前記第８外部接続子のうちの前記第４側面を覆う部分の前記長さ方向における中心線が、前記第４側面の中心位置から離れている、請求項１２から１４のいずれかに記載の積層コンデンサ。
16. 前記第１外部接続子と前記第５外部接続子との間の前記幅方向における距離が、前記第１外部接続子と前記第３側面との間の前記幅方向における距離および前記第５外部接続子と前記第４側面との間の前記幅方向における距離のいずれよりも大きく、
    前記第２外部接続子と前記第６外部接続子との間の前記幅方向における距離が、前記第２外部接続子と前記第４側面との間の前記幅方向における距離および前記第６外部接続子と前記第３側面との間の前記幅方向における距離のいずれよりも大きく、
    前記第３外部接続子と前記第７外部接続子との間の前記長さ方向における距離が、前記第３外部接続子と前記第２側面との間の前記長さ方向における距離および前記第７外部接続子と前記第１側面との間の前記長さ方向における距離のいずれよりも大きく、
    前記第４外部接続子と前記第８外部接続子との間の前記長さ方向における距離が、前記第４外部接続子と前記第１側面との間の前記長さ方向における距離および前記第８外部接続子と前記第２側面との間の前記長さ方向における距離のいずれよりも大きい、請求項１２から１５のいずれかに記載の積層コンデンサ。
17. 前記有効部の前記長さ方向における寸法をＬ１とし、前記有効部の前記高さ方向における寸法をＨ１とした場合に、Ｌ０／Ｈ０＜Ｌ１／Ｈ１＜１．３５×（Ｌ０／Ｈ０）の条件をさらに満たす、請求項１から１６のいずれかに記載の積層コンデンサ。
18. 前記有効部の前記幅方向における寸法をＷ１とした場合に、Ｗ０／Ｈ０＜Ｗ１／Ｈ１＜１．３５×（Ｗ０／Ｈ０）の条件をさらに満たす、請求項１７に記載の積層コンデンサ。
19. 前記有効部の前記長さ方向における寸法をＬ１とし、前記有効部の前記高さ方向における寸法をＨ１とした場合に、１．１４×（Ｌ０／Ｈ０）≦Ｌ１／Ｈ１≦１．２７×（Ｌ０／Ｈ０）の条件をさらに満たす、請求項１から１６のいずれかに記載の積層コンデンサ。
20. 前記有効部の前記幅方向における寸法をＷ１とした場合に、１．１４×（Ｗ０／Ｈ０）≦Ｗ１／Ｈ１≦１．２７×（Ｗ０／Ｈ０）の条件をさらに満たす、請求項１９に記載の積層コンデンサ。

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