JP3882954B2 - チップ型積層セラミックコンデンサ - Google Patents
チップ型積層セラミックコンデンサ Download PDFInfo
- Publication number
- JP3882954B2 JP3882954B2 JP06697497A JP6697497A JP3882954B2 JP 3882954 B2 JP3882954 B2 JP 3882954B2 JP 06697497 A JP06697497 A JP 06697497A JP 6697497 A JP6697497 A JP 6697497A JP 3882954 B2 JP3882954 B2 JP 3882954B2
- Authority
- JP
- Japan
- Prior art keywords
- external terminal
- dielectric ceramic
- ceramic substrate
- length direction
- width direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
Description
【発明の属する技術分野】
本発明は、小型、かつ、大容量のチップ型積層セラミックコンデンサ及びその実装方法に関する。
【0002】
【従来の技術】
従来から、積層セラミックコンデンサは、限られた体積の中で、より大きい静電容量を得るため、内部電極の最大重なり面積が得られるように設計されていた。
【0003】
従来、積層セラミックコンデンサは、安定性を考慮して、プリント基板等の回路パターン面に対して、内部電極が平行になるように実装されていた(例えば、特開平8−181033号公報参照)。しかし、半田付け時の熱等によってプリント基板が熱膨張し、歪む。半田付け終了後の冷却サイクルでは、プリント基板は熱収縮し、歪みを発生する。この歪みの影響で誘電体セラミック基体にクラックが入ることがある。誘電体セラミック基体にクラックが入った場合、内部電極に亀裂、断線等を引き起こす。このため、この実装方法によれば、積層セラミックコンデンサの静電容量が劣化し、絶縁抵抗が低下する恐れがあった。
【0004】
半田付け時の熱歪みを緩和する手段として、内部電極の先端辺の角部を円弧状にした構造の積層セラミックコンデンサが提案されている(例えば、特公平8−1875号公報、実公昭63−14456号公報、特開平8−181033号公報及び実開平4−92624号公報参照)。
【0005】
このタイプの積層セラミックコンデンサは、半田付け時の熱衝撃による残留応力の低減及びクラックによる性能の劣化防止にある程度の効果が得られたが、上述したような問題を完全には解決できなかった。しかも、内部電極の重なり面積が小さくなるため、取得できる静電容量が大幅に小さくなる問題があった。
【0006】
【発明が解決しようとする課題】
本発明の課題は、大きな静電容量を得ることができる積層セラミックコンデンサを提供することである。
【0007】
本発明のもう一つの課題は、誘電体セラミック基体に発生することのあるクラックによる特性劣化を防止できる積層セラミックコンデンサを提供することである。
【0008】
本発明の更にもう一つの課題は、容量低下を最小にして、クラックによる特性劣化を防止し得る積層セラミックコンデンサを提供することである。
【0009】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、誘電体セラミック基体と、複数の内部電極と、少なくとも一対の外部端子電極とを含む。前記誘電体セラミック基体は、厚み方向、幅方向及び長さ方向を持つ6面体状である。前記一対の外部端子電極は、前記誘電体セラミック基体の前記長さ方向の両端に設けられ、前記誘電体セラミック基体の長さ方向の1面、厚み方向の2面及び幅方向の2面を覆っている。
【0010】
前記複数の内部電極は、前記誘電体セラミック基体の内部に埋設され、誘電体セラミック層を介して前記厚み方向に重なり、長さ方向の一端が、隣接する内部電極間で、前記一対の外部端子電極に交互に接続され、長さ方向の他端は、前記外部端子電極によって囲まれた領域まで延び、幅方向の両隅部が削減されている。
【0011】
前記内部電極の前記両隅部は、前記幅方向で見た前記外部端子電極の中点と前記長さ方向で見た前記外部端子電極の先端とを結ぶ最短仮想線、前記誘電体セラミック基体の幅方向の1面及び長さ方向の1面によって作られる三角形領域内に入らないように削除されている。
【0012】
本発明に係る積層セラミックコンデンサにおいて、一対の外部端子電極が、六面体状である誘電体セラミック基体の長さ方向の両端に設けられており、複数の内部電極が誘電体セラミック基体の内部に埋設され、誘電体セラミック層を介して厚み方向に重なり、長さ方向の一端が、隣接する内部極間で、一対の外部端子電極に交互に接続されているから、一対の外部端子電極間から、内部電極の総数、電極対向面積、誘電体セラミック層の誘電率、その厚さ等に対応した大きな静電容量が得られる。
【0013】
外部端子電極は、誘電体セラミック基体の長さ方向の1面、厚み方向の2面及び幅方向の2面を覆っているから、誘電体セラミック基体に対する外部端子電極の付着面積が5面となり、外部端子電極の付着強度がきわめて大きくなる。
【0014】
複数の内部電極は、長さ方向の他端が、外部端子電極によって囲まれた領域まで延びているから、誘電体セラミック基体の長さ及び幅を最大限利用して、大きな静電容量を得ることができる。
【0015】
内部電極の長さ方向の他端は、幅方向の隅部が削減されている。内部電極の方向の隅部は、幅方向で見た外部端子電極の中点と長さ方向で見た外部端子電極の先端とを結ぶ最短仮想線、誘電体セラミック基体の幅方向の1面及び長さ方向の1面によって作られる三角形領域内に入らないように削除されている。かかる削減構造を有すると、当該積層セラミックコンデンサを、幅方向の1面側が基板の部品搭載面に向き合うように配置して、基板に設けられた導体パターンに半田付けした場合、半田付着領域が、通常は、前述した三角領域よりも小さくなる。
【0016】
プリント基板の熱膨張、収縮に起因するクラックは、主として、半田付着領域に発生する。前述したように、この半田付着領域は、内部電極の長さ方向の他端を削減した三角領域内に含まれており、内部電極に重なり面積を生じない領域であり、容量取得には実質的に関与していない。このため、仮に、半田付着領域において、クラックが発生し、隅部を削減した内部電極と対向関係にある他の内部電極に亀裂や部分的断線が発生したとしても、容量の低下等の特性劣化を生じない。
【0017】
内部電極の削減は、幅方向の両隅部で行なわれるから、幅方向に関しては実装方向による影響を受けることなく、クッラクによる特性劣化を回避することができる。
【0018】
さらに、内部電極は、長さ方向の他端が、外部端子電極によって囲まれた領域まで延びていて、誘電体セラミック基体の長さ及び幅を最大限利用し得る構造を有しており、このような構造の下で、内部電極の長さ方向の他端側において、幅方向の両隅部を削減するので、削減による容量低下を最小にし、クラックによる特性劣化を防止することができる。
【0019】
本発明の他の目的、構成及び利点については、実施例である添付図面を参照し、更に詳しく説明する。
【0020】
【発明の実施の形態】
図1は本発明に係る積層セラミックコンデンサを示す斜視図、図2は図1の2−2線に沿った断面図、図3は図2の3−3線に沿った断面図、図4は図2の4−4線に沿った断面図である。本発明に係る積層セラミックコンデンサは、誘電体セラミック基体1と、複数の内部電極21〜27と、一対の外部端子電極31、32とを含む。誘電体セラミック基体1は、厚み方向T、幅方向W及び長さ方向Lを持つ6面体状である。一対の外部端子電極31、32は、誘電体セラミック基体1の長さ方向Lの両端に設けられ、誘電体セラミック基体1の長さ方向Lの1面、厚み方向Tの2面及び幅方向Wの2面を覆っている。
【0021】
複数の内部電極21〜27は、誘電体セラミック基体1の内部に埋設され、誘電体セラミック層10を介して厚み方向Tに重なり、長さ方向Lの一端が、隣接する内部電極間で、一対の外部端子電極31、32に交互に接続されている。例えば、内部電極21の一端は外部端子電極31に接続され、内部電極21と隣接する内部電極22の一端は、外部端子電極32に接続されている。内部電極21〜27の長さ方向Lの他端は、外部端子電極31、32によって囲まれた領域まで延び、幅方向Wの両隅部が削減されている。内部電極21〜27の個数は任意である。
【0022】
両隅部は、外部端子電極31に一端を接続した内部電極21〜27においては、図3に示すように、三角形領域S11、S12内に入らないように削除されている。三角形領域S11は、幅方向Wで見た外部端子電極32の中点O1と、長さ方向Lで見た外部端子電極32の先端321とを結ぶ最短仮想線X11、誘電体セラミック基体1の幅方向Wの1面及び長さ方向Lの1面によって作られる。外部端子電極32の先端部321までの長さをL11とすると、三角形領域S11は、長さL11、高さ(幅)W/2及び斜辺X11によって構成される直角三角形となる。高さ(幅)W/2は外部端子電極31の長さL11よりも大きくなっている。
【0023】
三角形領域S12は、三角形領域S11とは逆方向において、幅方向Wで見た外部端子電極32の中点O1と、長さ方向Lで見た外部端子電極32の先端321とを結ぶ最短仮想線X12、誘電体セラミック基体1の幅方向Wの1面及び長さ方向Lの1面によって作られる。外部端子電極32の先端部321までの長さをL12(=L11)とすると、三角形領域S12は、長さL12、高さ(幅)W/2及び斜辺X12によって構成される直角三角形となる。高さ(幅)W/2は外部端子電極31の長さL12よりも大きくなっている。
【0024】
外部端子電極32に一端を接続した内部電極22、24、26の両隅部は、図4に示すように、三角形領域S21、S22内に入らないように削除されている。三角形領域S21は、幅方向Wで見た外部端子電極31の中点O2と、長さ方向Lで見た外部端子電極31の先端311とを結ぶ最短仮想線X21、誘電体セラミック基体1の幅方向Wの1面及び長さ方向Lの1面によって作られる。外部端子電極31の先端部311までの長さをL21とすると、三角形領域S21は、長さL21、高さ(幅)W/2及び斜辺X21によって構成される直角三角形となる。高さ(幅)W/2は外部端子電極31の長さL21よりも大きくなっている。
【0025】
三角形領域S22は、三角形領域S21とは逆方向において、幅方向Wで見た外部端子電極31の中点O2と、長さ方向Lで見た外部端子電極31の先端311とを結ぶ最短仮想線X22、誘電体セラミック基体1の幅方向Wの1面及び長さ方向Lの1面によって作られる。外部端子電極31の先端部311までの長さをL22(=L21)とすると、三角形領域S22は、長さL22、高さ(幅)W/2及び斜辺X22によって構成される直角三角形となる。高さ(幅)W/2は外部端子電極31の長さL22よりも大きくなっている。
【0026】
上述したように、本発明に係る積層セラミックコンデンサにおいて、一対の外部端子電極31、32が、六面体状である誘電体セラミック基体1の長さ方向Lの両端に設けられており、複数の内部電極21〜27が誘電体セラミック基体1の内部に埋設され、誘電体セラミック層10を介して厚み方向Tに重なり、長さ方向Lの一端が、隣接する内部極間で、一対の外部端子電極31、32に交互に接続されているから、一対の外部端子電極31ー32間から、内部電極21〜27の総数、電極対向面積、誘電体セラミック層10の誘電率、その厚さ等に対応した大きな静電容量が得られる。
【0027】
外部端子電極31、32は、誘電体セラミック基体1の長さ方向Lの1面、厚み方向Tの2面及び幅方向Wの2面を覆っているから、誘電体セラミック基体1に対する外部端子電極31、32の付着面積が5面となり、外部端子電極31、32の付着強度がきわめて大きくなる。
【0028】
複数の内部電極21〜27は、長さ方向Lの他端が、外部端子電極31、32によって囲まれた領域まで延びているから、誘電体セラミック基体1の長さL及び幅Wを最大限利用して、大きな静電容量を得ることができる。
【0029】
図5は本発明に係る積層セラミックコンデンサの実装方法を示す断面図である。図示するように、本発明に係る積層セラミックコンデンサ6の実装に当たっては、幅方向Wの1面側が基板4の部品搭載面40に向き合うように配置し、基板4に設けられた導体パターン41、42に半田51、52によって固定する。まず、半田51の付着と内部電極21、23、25、27との関係について説明する。
【0030】
半田51は、誘電体セラミック基体1の幅方向Wに取られた高さ方向において、通常、誘電体セラミック基体1の幅方向Wの1面に付着された外部端子電極32の長さL11とほぼ同じ高さW11となるように付着する。外部端子電極32の幅方向Wの中点O1は、長さL11よりも大きいから、半田51は幅方向Wの中点O1よりも低い高さW11に付着する。
【0031】
既に述べたように、本発明に係る積層セラミックコンデンサ6において、外部端子電極31に一端を接続した内部電極21、23、25、27の両隅部が、三角形領域S11内に入らないように削除されている。
【0032】
三角形領域S11は、幅方向Wで見た外部端子電極32の中点O1と、長さ方向Lで見た外部端子電極32の先端321とを結ぶ最短仮想線X11、誘電体セラミック基体1の幅方向Wの1面及び長さ方向Lの1面によって作られた領域であり、幅方向Wの中点O1よりも低い高さW11に形成される半田付着領域S01よりも、必ず大きくなる。従って、半田付着領域S01の下に、内部電極21、23、25、27が存在しない。
【0033】
プリント基板4の熱膨張、収縮に起因するクラックは、主として、半田付着領域S01に発生する。前述したように、この半田付着領域S01は、内部電極21、23、25、27の長さ方向の他端を削減した三角領域S11内に含まれており、内部電極21ー内部電極22ー内部電極23、内部電極24ー内部電極25ー内部電極26ー内部電極27に重なり面積を生じない領域であり、容量取得には実質的に関与していない。このため、仮に、半田付着領域S01において、誘電体セラミック基体1にクラックが発生し、例えば、隅部を削減した内部電極21と対向関係にある内部電極22に亀裂や部分的断線が発生したとしても、容量の低下等の特性劣化を生じない。なお、亀裂や部分的断線は、内部電極22を分断するような状態では発生しない。
【0034】
内部電極21、23、25、27の隅部の削減は、幅方向Wの両側でなされていて、三角形領域S11とは対称的に、三角形領域S12が存在するから、幅方向Wの相対する2面の何れを、基板4の部品搭載面40に向き合わせても、同様の作用効果が得られる。
【0035】
次に、図6を参照して、半田52の付着領域と内部電極22、24、26との関係について説明する。半田52は、誘電体セラミック基体1の幅方向Wに取られた高さ方向において、誘電体セラミック基体1の幅方向Wの1面に付着された外部端子電極31の長さL21とほぼ同じ高さW21となるように付着する。外部端子電極31の幅方向Wの中点は、長さL11よりも大きいから、半田52は幅方向Wの中点O2よりも低い高さW21に付着する。
【0036】
外部端子電極32に一端を接続した内部電極22、24、26の両隅部は、三角形領域S21内に入らないように削除されている。
【0037】
三角形領域S21は、幅方向Wで見た外部端子電極31の中点O2と、長さ方向Lで見た外部端子電極31の先端311とを結ぶ最短仮想線X21、誘電体セラミック基体1の幅方向Wの1面及び長さ方向Lの1面によって作られた領域であり、幅方向Wの中点O2よりも低い高さW21に形成される半田付着領域S02よりも、必ず大きくなる。従って、半田付着領域S02の下に、内部電極22、24、26が存在しない。
【0038】
プリント基板4の熱膨張、収縮に起因するクラックは、主として、半田付着領域S02に発生する。前述したように、この半田付着領域S02は、内部電極22、24、26の長さ方向の他端を削減した三角領域S21内に含まれており、内部電極21ー内部電極22ー内部電極23、内部電極24ー内部電極25ー内部電極26ー内部電極27に重なり面積を生じない領域であり、容量取得には実質的に関与していない。このため、仮に、半田付着領域S02において、誘電体セラミック基体1にクラックが発生し、例えば、隅部を削減した内部電極22と対向関係にある内部電極21に亀裂や部分的断線が発生したとしても、容量の低下等の特性劣化を生じない。
【0039】
内部電極22、24、26の隅部の削減は、幅方向Wの両側でなされていて、三角形領域S21とは対称的に、三角形領域S22が存在するから、幅方向Wの相対する2面の何れを、基板4の部品搭載面40に向き合わせても、同様の作用効果が得られる。
【0040】
さらに、内部電極21〜27は、長さ方向Lの他端が、外部端子電極31、32によって囲まれた領域まで延びていて、誘電体セラミック基体1の長さL及び幅Wを最大限利用し得る構造を有しており、このような構造の下で、内部電極21〜27の長さ方向Lの他端側において、幅方向Wの両隅部を削減するので、削減による容量低下を最小にして、クラックによる特性劣化を防止することができる。
【0041】
次に、積層セラミックコンデンサの製造方法と、得られた積層セラミックコンデンサの実装方法の違いによる特性データについて説明する。まず、平均粒子径が2μm以下のBaTiO3の主成分原料に顆粒化した副成分を3wt%添加する。これに有機系バインダー、可塑剤を添加してボールミルにて充分に混合した後、スラリー化し、ドクターブレード法により誘電体セラミックのグリーンシートを得た。
【0042】
次に、得られたグリーンシートの一面に複数個の、内部電極の先端辺の角部を、外部端子電極のタレ部より大きい部分から内部電極の幅が狭くなった内部電極パターンを印刷した。
【0043】
次に、乾燥後グリーンシートを積層し、シート厚み方向に圧着し、切断して積層セラミックコンデンサの積層体を作った。
【0044】
次に、この積層体を、空気中において320℃、5時間保持して脱バインダー処理を行った後、還元ガス気流中において、1250℃、2時間焼成することにより焼結体を作った。
【0045】
最後に、この焼結体の両端部に、導電性ペーストを塗布して焼き付け、外部端子電極を形成して、静電容量約1μFの積層セラミックコンデンサを得た。
【0046】
次に、積層セラミックコンデンサの静電容量変化率及び絶縁抵抗について、電極状態及び半田付け形態の違いによる4通りの試料を比較した結果を表1に示す。ここで、比較例1は内部電極が回路パターン面に対して平行になるように半田付けされた試料であり、比較例2は内部電極が回路パターン面に対して垂直になるように半田付けされた試料であり、比較例3は内部電極の一端の角部が削られ、内部電極が回路パターン面に対して平行になるように半田付けされた試料であり、実施例1は内部電極の一端の角部が削られ、内部電極が回路パターン面に対して垂直になるように半田付けされた試料である。
【0047】
表1に示すように、静電容量については、比較例1及び比較例3が半田付け後60%の劣化が見られ、比較例2が5%の劣化が見られるのに対して、実施例1は全く劣化が見られない。絶縁抵抗については、比較例1、比較例2及び比較例3が10Ω以下であるのに対して、実施例1は1010Ω以上であり、明らかに他の試料よりも高い抵抗値を示している。したがって、本発明によれば、静電容量の劣化もなく、絶縁抵抗の低下もみられない。
【0048】
【発明の効果】
以上述べたように、本発明によれば、次のような効果が得られる。
(a)大きな静電容量を得ることができる積層セラミックコンデンサを提供できる。
(b)誘電体セラミック基体に発生することのあるクラックによる特性劣化を防止し得る積層セラミックコンデンサを提供できる。
(c)容量低下を最小にして、クラックによる特性劣化を防止し得る積層セラミックコンデンサを提供できる。
【図面の簡単な説明】
【図1】本発明に係る積層セラミックコンデンサを示す斜視図である。
【図2】図1の2−2線に沿った断面図である。
【図3】図2の3−3線に沿った断面図である。
【図4】図2の4−4線に沿った断面図である。
【図5】本発明に係る積層セラミックコンデンサの実装方法を示す断面図である。
【図6】本発明に係る積層セラミックコンデンサの実装方法を示す断面図である。
【符号の説明】
1 誘電体セラミック基体
10 誘電体セラミック層
21〜27 内部電極
31、32 外部端子電極
4 基板
40 部品搭載面
51、52 半田
Claims (6)
- 誘電体セラミック基体と、複数の内部電極と、少なくとも一対の外部端子電極とを含む積層セラミックコンデンサであって、
前記誘電体セラミック基体は、厚み方向、幅方向及び長さ方向を持つほぼ六面体状であり、
前記一対の外部端子電極は、前記誘電体セラミック基体の前記長さ方向の両端に設けられ、前記誘電体セラミック基体の長さ方向の1面、厚み方向の2面及び幅方向の2面を覆っており、
前記複数の内部電極は、前記誘電体セラミック基体の内部に埋設され、誘電体セラミック層を介して前記厚み方向に重なり、長さ方向の一端が、隣接する内部電極間で、前記一対の外部端子電極に交互に接続され、長さ方向の他端は前記外部端子電極によって囲まれた領域まで延び幅方向の両隅部が削減されており、
前記内部電極の前記両隅部は、前記幅方向で見た前記外部端子電極の中点と前記長さ方向で見た前記外部端子電極の先端とを結ぶ最短仮想線、前記誘電体セラミック基体の幅方向の1面及び長さ方向の1面によって作られる三角形領域内に入らないように削除されており、
前記内部電極の端縁は、前記最短仮想線に沿った部分を含む、
積層セラミックコンデンサ。 - 請求項1に記載された積層セラミックコンデンサであって、
前記誘電体セラミック基体の前記幅方向の1面から、前記外部端子電極の中点までの距離は、前記長さ方向で見た前記外部端子電極の長さよりも大きい
積層セラミックコンデンサ。 - 積層セラミックコンデンサを基板上に実装する方法であって、
前記積層セラミックコンデンサは、誘電体セラミック基体と、複数の内部電極と、少なくとも一対の外部端子電極とを含んでおり、
前記誘電体セラミック基体は、厚み、幅及び長さを持つほぼ六面体状であり、 前記一対の外部端子電極は、前記誘電体セラミック基体の前記長さ方向の両端に設けられ、前記誘電体セラミック基体の長さ方向の1面、厚み方向の2面及び幅方向の2面を覆っており、
前記複数の内部電極は、前記誘電体セラミック基体の内部に埋設され、誘電体セラミック層を介して前記厚み方向に重なり、長さ方向の一端が、隣接する内部電極間で、前記一対の外部端子電極に交互に接続され、長さ方向の他端は前記外部端子電極によって囲まれた領域まで延び、幅方向の両隅部が削減されており、
前記両隅部の削減は、前記幅方向で見た前記外部端子電極の中点と前記前記長さ方向で見た前記外部端子電極の先端とを結ぶ最短仮想線、前記誘電体セラミック基体の幅方向の1面及び長さ方向の1面によって作られる三角形領域内に入る内部電極の隅部面積を削除するように行なわれており、
前記積層セラミックコンデンサは、前記幅方向の1面側が前記基板の部品搭載面に向き合うように配置して、前記基板に設けられた導体パターンに半田付けする
実装方法。 - 請求項3に記載された実装方法であって、
前記半田付けは、半田を前記外部端子電極の中点よりも低い高さとなるように付着させることによって行う、
実装方法。 - 請求項3又は4に記載された実装方法であって、
前記内部電極の端縁は、前記最短仮想線に沿った部分を含む、
実装方法。 - 請求項3乃至5の何れか一項に記載された実装方法であって、
前記半田付けは、半田付着領域が、前記誘電体セラミック基体の前記幅方向で見た前記外部端子電極の前記中点よりも低い位置になるように行なう
実装方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06697497A JP3882954B2 (ja) | 1997-03-19 | 1997-03-19 | チップ型積層セラミックコンデンサ |
EP98302022A EP0866478B1 (en) | 1997-03-19 | 1998-03-17 | Chip type laminated ceramic capacitor |
US09/044,028 US6104599A (en) | 1997-03-19 | 1998-03-19 | Chip type laminated ceramic capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06697497A JP3882954B2 (ja) | 1997-03-19 | 1997-03-19 | チップ型積層セラミックコンデンサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10261544A JPH10261544A (ja) | 1998-09-29 |
JP3882954B2 true JP3882954B2 (ja) | 2007-02-21 |
Family
ID=13331514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06697497A Expired - Fee Related JP3882954B2 (ja) | 1997-03-19 | 1997-03-19 | チップ型積層セラミックコンデンサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6104599A (ja) |
EP (1) | EP0866478B1 (ja) |
JP (1) | JP3882954B2 (ja) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7301748B2 (en) | 1997-04-08 | 2007-11-27 | Anthony Anthony A | Universal energy conditioning interposer with circuit architecture |
US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
JP3233090B2 (ja) * | 1998-02-06 | 2001-11-26 | 株式会社村田製作所 | 高圧用積層コンデンサ |
US6380619B2 (en) * | 1998-03-31 | 2002-04-30 | Tdk Corporation | Chip-type electronic component having external electrodes that are spaced at predetermined distances from side surfaces of a ceramic substrate |
DE69942400D1 (de) * | 1998-12-28 | 2010-07-01 | Murata Manufacturing Co | Monolithische elektronische Keramikkomponente |
US6876554B1 (en) * | 1999-09-02 | 2005-04-05 | Ibiden Co., Ltd. | Printing wiring board and method of producing the same and capacitor to be contained in printed wiring board |
US6611419B1 (en) | 2000-07-31 | 2003-08-26 | Intel Corporation | Electronic assembly comprising substrate with embedded capacitors |
US6970362B1 (en) * | 2000-07-31 | 2005-11-29 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
US6775150B1 (en) * | 2000-08-30 | 2004-08-10 | Intel Corporation | Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture |
JP3885938B2 (ja) * | 2002-03-07 | 2007-02-28 | Tdk株式会社 | セラミック電子部品、ペースト塗布方法及びペースト塗布装置 |
US6829134B2 (en) * | 2002-07-09 | 2004-12-07 | Murata Manufacturing Co., Ltd. | Laminated ceramic electronic component and method for manufacturing the same |
US20040197284A1 (en) * | 2003-04-04 | 2004-10-07 | Frederic Auguste | Cosmetic composition comprising a volatile fatty phase |
US7769004B2 (en) * | 2003-09-26 | 2010-08-03 | Surgient, Inc. | Network abstraction and isolation layer for masquerading machine identity of a computer |
CN1890854A (zh) | 2003-12-22 | 2007-01-03 | X2Y艾泰钮埃特有限责任公司 | 内屏蔽式能量调节装置 |
JP2005294356A (ja) * | 2004-03-31 | 2005-10-20 | Sanyo Electric Co Ltd | 積層セラミック基板の製造方法及び積層セラミック基板 |
KR100587006B1 (ko) * | 2004-12-23 | 2006-06-08 | 삼성전기주식회사 | 적층형 칩 커패시터 및 그 제조 방법 |
US7817397B2 (en) | 2005-03-01 | 2010-10-19 | X2Y Attenuators, Llc | Energy conditioner with tied through electrodes |
GB2439861A (en) | 2005-03-01 | 2008-01-09 | X2Y Attenuators Llc | Internally overlapped conditioners |
KR100944098B1 (ko) | 2005-08-19 | 2010-02-24 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 커패시터 |
EP1991996A1 (en) | 2006-03-07 | 2008-11-19 | X2Y Attenuators, L.L.C. | Energy conditioner structures |
KR100843434B1 (ko) * | 2006-09-22 | 2008-07-03 | 삼성전기주식회사 | 적층형 칩 커패시터 |
WO2009001842A1 (ja) | 2007-06-27 | 2008-12-31 | Murata Manufacturing Co., Ltd. | 積層セラミック電子部品及びその実装構造 |
JP5006122B2 (ja) | 2007-06-29 | 2012-08-22 | 株式会社Sokudo | 基板処理装置 |
JP5217584B2 (ja) * | 2008-04-07 | 2013-06-19 | 株式会社村田製作所 | 積層セラミック電子部品 |
WO2010013414A1 (ja) * | 2008-07-29 | 2010-02-04 | 株式会社村田製作所 | 積層セラミックコンデンサ |
KR101498098B1 (ko) | 2009-07-01 | 2015-03-03 | 케메트 일렉트로닉스 코포레이션 | 고전압 성능을 가지는 고캐패시턴스 다층레이어 |
KR101548770B1 (ko) * | 2011-06-23 | 2015-09-01 | 삼성전기주식회사 | 칩 타입 적층 커패시터 |
KR101309326B1 (ko) * | 2012-05-30 | 2013-09-16 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
KR101309479B1 (ko) * | 2012-05-30 | 2013-09-23 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
KR101474065B1 (ko) | 2012-09-27 | 2014-12-17 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
KR101496816B1 (ko) * | 2013-04-26 | 2015-02-27 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 그 실장 기판 |
KR102061507B1 (ko) * | 2013-05-31 | 2020-01-02 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판 |
JP2016149479A (ja) * | 2015-02-13 | 2016-08-18 | 株式会社村田製作所 | 積層コンデンサ |
US10242803B2 (en) * | 2015-07-19 | 2019-03-26 | Vq Research, Inc. | Methods and systems for geometric optimization of multilayer ceramic capacitors |
US10431508B2 (en) | 2015-07-19 | 2019-10-01 | Vq Research, Inc. | Methods and systems to improve printed electrical components and for integration in circuits |
KR101843269B1 (ko) * | 2016-07-13 | 2018-03-28 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
JP7380291B2 (ja) * | 2020-02-13 | 2023-11-15 | Tdk株式会社 | 電子部品 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61139018A (ja) * | 1984-12-10 | 1986-06-26 | 株式会社村田製作所 | チツプ型電子部品の外部接続用電極を形成する方法 |
JPS6244519A (ja) * | 1985-08-23 | 1987-02-26 | Nippon Steel Corp | 溶鋼の真空脱ガス槽 |
JPS6314456A (ja) * | 1986-07-04 | 1988-01-21 | Nitto Electric Ind Co Ltd | 光半導体装置 |
JPH0492624A (ja) * | 1990-08-08 | 1992-03-25 | Inax Corp | シートペーパー供給装置 |
JPH04171708A (ja) * | 1990-11-02 | 1992-06-18 | Tdk Corp | 磁器コンデンサ |
JPH0574644A (ja) * | 1991-09-12 | 1993-03-26 | Sony Corp | チツプ形積層セラミツクコンデンサの実装方法 |
JP2993301B2 (ja) * | 1992-11-26 | 1999-12-20 | 松下電器産業株式会社 | 積層セラミックコンデンサ |
JP2853523B2 (ja) * | 1993-07-14 | 1999-02-03 | トヨタ自動車株式会社 | ヘッドランプ照射範囲制御装置 |
JPH081875A (ja) * | 1994-06-16 | 1996-01-09 | Chisso Corp | シート状物 |
JPH08115843A (ja) * | 1994-10-14 | 1996-05-07 | Tokin Corp | 積層セラミックコンデンサー及びその製造方法 |
JPH08181033A (ja) * | 1994-12-22 | 1996-07-12 | Tokin Corp | 積層セラミックコンデンサ |
-
1997
- 1997-03-19 JP JP06697497A patent/JP3882954B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-17 EP EP98302022A patent/EP0866478B1/en not_active Expired - Lifetime
- 1998-03-19 US US09/044,028 patent/US6104599A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0866478A3 (en) | 2000-04-05 |
EP0866478B1 (en) | 2005-06-22 |
JPH10261544A (ja) | 1998-09-29 |
EP0866478A2 (en) | 1998-09-23 |
US6104599A (en) | 2000-08-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3882954B2 (ja) | チップ型積層セラミックコンデンサ | |
US6829134B2 (en) | Laminated ceramic electronic component and method for manufacturing the same | |
US20100202098A1 (en) | Ceramic electronic part | |
US8310804B2 (en) | Monolithic ceramic capacitor | |
JP3535998B2 (ja) | 積層セラミック電子部品 | |
US20170278638A1 (en) | Composite electronic component and resistor device | |
JP2716022B2 (ja) | 複合積層電子部品 | |
JP4753275B2 (ja) | 積層セラミック電子部品 | |
JP3879605B2 (ja) | 積層セラミックコンデンサ及びその製造方法 | |
JP4492158B2 (ja) | 積層セラミックコンデンサ | |
JPH07272975A (ja) | 複合コンデンサ | |
JP3633805B2 (ja) | セラミック電子部品 | |
KR100375013B1 (ko) | 적층 세라믹 전자 부품 | |
JP3514117B2 (ja) | 積層セラミック電子部品、積層セラミック電子部品の製造方法及び内部電極形成用導電ペースト | |
JP2001155962A (ja) | 貫通型コンデンサ | |
JPH11297565A (ja) | セラミック電子部品およびその製造方法 | |
JP2000277382A (ja) | 多連型積層セラミックコンデンサ及びその製造方法 | |
JP2769625B2 (ja) | 電気回路用多層印刷フィルタの製造方法 | |
US20220238279A1 (en) | Multilayer capacitor | |
JP2001143965A (ja) | 複合電子部品 | |
JPH0286109A (ja) | 積層セラミックコンデンサ | |
JP2592158Y2 (ja) | 積層型部品 | |
JPH0661014A (ja) | 積層型サ−ミスタ | |
JP3114523B2 (ja) | 積層セラミックコンデンサ | |
JP3365290B2 (ja) | セラミック電子部品およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060329 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061108 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131124 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |