JPH10261544A - チップ型積層セラミックコンデンサ - Google Patents
チップ型積層セラミックコンデンサInfo
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- JPH10261544A JPH10261544A JP9066974A JP6697497A JPH10261544A JP H10261544 A JPH10261544 A JP H10261544A JP 9066974 A JP9066974 A JP 9066974A JP 6697497 A JP6697497 A JP 6697497A JP H10261544 A JPH10261544 A JP H10261544A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
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- H01—ELECTRIC ELEMENTS
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- H01G4/002—Details
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- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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Abstract
(57)【要約】
【課題】 大容量で、クラックの発生を抑制できる積層
セラミックコンデンサを提供する。 【解決手段】 内部電極２１〜２７は誘電体セラミック
基体１の内部で、誘電体セラミック層１０を介して厚み
方向Ｔに重なり、長さ方向Ｌの一端が、隣接する内部電
極間で一対の外部端子電極３１、３２に交互に接続され
る。内部電極２１〜２７の長さ方向Ｌの他端は、外部端
子電極３１、３２により囲まれた領域まで延び、幅方向
Ｗの両隅部が削減される。両隅部の削減は、幅方向Ｗで
見た外部端子電極３１の中点と長さ方向Ｌで見た外部端
子電極３２の先端３２１とを結ぶ最短仮想線Ｘ１１、誘
電体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌ
の１面により作られる三角形領域Ｓ１１内に入る内部電
極の隅部面積を削除するように行なわれる。
セラミックコンデンサを提供する。 【解決手段】 内部電極２１〜２７は誘電体セラミック
基体１の内部で、誘電体セラミック層１０を介して厚み
方向Ｔに重なり、長さ方向Ｌの一端が、隣接する内部電
極間で一対の外部端子電極３１、３２に交互に接続され
る。内部電極２１〜２７の長さ方向Ｌの他端は、外部端
子電極３１、３２により囲まれた領域まで延び、幅方向
Ｗの両隅部が削減される。両隅部の削減は、幅方向Ｗで
見た外部端子電極３１の中点と長さ方向Ｌで見た外部端
子電極３２の先端３２１とを結ぶ最短仮想線Ｘ１１、誘
電体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌ
の１面により作られる三角形領域Ｓ１１内に入る内部電
極の隅部面積を削除するように行なわれる。
Description
【０００１】
【発明の属する技術分野】本発明は、小型、かつ、大容
量のチップ型積層セラミックコンデンサ及びその実装方
法に関する。
量のチップ型積層セラミックコンデンサ及びその実装方
法に関する。
【０００２】
【従来の技術】従来から、積層セラミックコンデンサ
は、限られた体積の中で、より大きい静電容量を得るた
め、内部電極の最大重なり面積が得られるように設計さ
れていた。
は、限られた体積の中で、より大きい静電容量を得るた
め、内部電極の最大重なり面積が得られるように設計さ
れていた。
【０００３】従来、積層セラミックコンデンサは、安定
性を考慮して、プリント基板等の回路パターン面に対し
て、内部電極が平行になるように実装されていた（例え
ば、特開平８−１８１０３３号公報参照）。しかし、半
田付け時の熱等によってプリント基板が熱膨張し、歪
む。半田付け終了後の冷却サイクルでは、プリント基板
は熱収縮し、歪みを発生する。この歪みの影響で誘電体
セラミック基体にクラックが入ることがある。誘電体セ
ラミック基体にクラックが入った場合、内部電極に亀
裂、断線等を引き起こす。このため、この実装方法によ
れば、積層セラミックコンデンサの静電容量が劣化し、
絶縁抵抗が低下する恐れがあった。
性を考慮して、プリント基板等の回路パターン面に対し
て、内部電極が平行になるように実装されていた（例え
ば、特開平８−１８１０３３号公報参照）。しかし、半
田付け時の熱等によってプリント基板が熱膨張し、歪
む。半田付け終了後の冷却サイクルでは、プリント基板
は熱収縮し、歪みを発生する。この歪みの影響で誘電体
セラミック基体にクラックが入ることがある。誘電体セ
ラミック基体にクラックが入った場合、内部電極に亀
裂、断線等を引き起こす。このため、この実装方法によ
れば、積層セラミックコンデンサの静電容量が劣化し、
絶縁抵抗が低下する恐れがあった。
【０００４】半田付け時の熱歪みを緩和する手段とし
て、内部電極の先端辺の角部を円弧状にした構造の積層
セラミックコンデンサが提案されている（例えば、特公
平８−１８７５号公報、実公昭６３−１４４５６号公
報、特開平８−１８１０３３号公報及び実開平４−９２
６２４号公報参照）。
て、内部電極の先端辺の角部を円弧状にした構造の積層
セラミックコンデンサが提案されている（例えば、特公
平８−１８７５号公報、実公昭６３−１４４５６号公
報、特開平８−１８１０３３号公報及び実開平４−９２
６２４号公報参照）。
【０００５】このタイプの積層セラミックコンデンサ
は、半田付け時の熱衝撃による残留応力の低減及びクラ
ックによる性能の劣化防止にある程度の効果が得られた
が、上述したような問題を完全には解決できなかった。
しかも、内部電極の重なり面積が小さくなるため、取得
できる静電容量が大幅に小さくなる問題があった。
は、半田付け時の熱衝撃による残留応力の低減及びクラ
ックによる性能の劣化防止にある程度の効果が得られた
が、上述したような問題を完全には解決できなかった。
しかも、内部電極の重なり面積が小さくなるため、取得
できる静電容量が大幅に小さくなる問題があった。
【０００６】
【発明が解決しようとする課題】本発明の課題は、大き
な静電容量を得ることができる積層セラミックコンデン
サを提供することである。
な静電容量を得ることができる積層セラミックコンデン
サを提供することである。
【０００７】本発明のもう一つの課題は、誘電体セラミ
ック基体に発生することのあるクラックによる特性劣化
を防止できる積層セラミックコンデンサを提供すること
である。
ック基体に発生することのあるクラックによる特性劣化
を防止できる積層セラミックコンデンサを提供すること
である。
【０００８】本発明の更にもう一つの課題は、容量低下
を最小にして、クラックによる特性劣化を防止し得る積
層セラミックコンデンサを提供することである。
を最小にして、クラックによる特性劣化を防止し得る積
層セラミックコンデンサを提供することである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ため、本発明に係る積層セラミックコンデンサは、誘電
体セラミック基体と、複数の内部電極と、少なくとも一
対の外部端子電極とを含む。前記誘電体セラミック基体
は、厚み方向、幅方向及び長さ方向を持つ６面体状であ
る。前記一対の外部端子電極は、前記誘電体セラミック
基体の前記長さ方向の両端に設けられ、前記誘電体セラ
ミック基体の長さ方向の１面、厚み方向の２面及び幅方
向の２面を覆っている。
ため、本発明に係る積層セラミックコンデンサは、誘電
体セラミック基体と、複数の内部電極と、少なくとも一
対の外部端子電極とを含む。前記誘電体セラミック基体
は、厚み方向、幅方向及び長さ方向を持つ６面体状であ
る。前記一対の外部端子電極は、前記誘電体セラミック
基体の前記長さ方向の両端に設けられ、前記誘電体セラ
ミック基体の長さ方向の１面、厚み方向の２面及び幅方
向の２面を覆っている。
【００１０】前記複数の内部電極は、前記誘電体セラミ
ック基体の内部に埋設され、誘電体セラミック層を介し
て前記厚み方向に重なり、長さ方向の一端が、隣接する
内部電極間で、前記一対の外部端子電極に交互に接続さ
れ、長さ方向の他端は、前記外部端子電極によって囲ま
れた領域まで延び、幅方向の両隅部が削減されている。
ック基体の内部に埋設され、誘電体セラミック層を介し
て前記厚み方向に重なり、長さ方向の一端が、隣接する
内部電極間で、前記一対の外部端子電極に交互に接続さ
れ、長さ方向の他端は、前記外部端子電極によって囲ま
れた領域まで延び、幅方向の両隅部が削減されている。
【００１１】前記内部電極の前記両隅部は、前記幅方向
で見た前記外部端子電極の中点と前記長さ方向で見た前
記外部端子電極の先端とを結ぶ最短仮想線、前記誘電体
セラミック基体の幅方向の１面及び長さ方向の１面によ
って作られる三角形領域内に入らないように削除されて
いる。
で見た前記外部端子電極の中点と前記長さ方向で見た前
記外部端子電極の先端とを結ぶ最短仮想線、前記誘電体
セラミック基体の幅方向の１面及び長さ方向の１面によ
って作られる三角形領域内に入らないように削除されて
いる。
【００１２】本発明に係る積層セラミックコンデンサに
おいて、一対の外部端子電極が、六面体状である誘電体
セラミック基体の長さ方向の両端に設けられており、複
数の内部電極が誘電体セラミック基体の内部に埋設さ
れ、誘電体セラミック層を介して厚み方向に重なり、長
さ方向の一端が、隣接する内部極間で、一対の外部端子
電極に交互に接続されているから、一対の外部端子電極
間から、内部電極の総数、電極対向面積、誘電体セラミ
ック層の誘電率、その厚さ等に対応した大きな静電容量
が得られる。
おいて、一対の外部端子電極が、六面体状である誘電体
セラミック基体の長さ方向の両端に設けられており、複
数の内部電極が誘電体セラミック基体の内部に埋設さ
れ、誘電体セラミック層を介して厚み方向に重なり、長
さ方向の一端が、隣接する内部極間で、一対の外部端子
電極に交互に接続されているから、一対の外部端子電極
間から、内部電極の総数、電極対向面積、誘電体セラミ
ック層の誘電率、その厚さ等に対応した大きな静電容量
が得られる。
【００１３】外部端子電極は、誘電体セラミック基体の
長さ方向の１面、厚み方向の２面及び幅方向の２面を覆
っているから、誘電体セラミック基体に対する外部端子
電極の付着面積が５面となり、外部端子電極の付着強度
がきわめて大きくなる。
長さ方向の１面、厚み方向の２面及び幅方向の２面を覆
っているから、誘電体セラミック基体に対する外部端子
電極の付着面積が５面となり、外部端子電極の付着強度
がきわめて大きくなる。
【００１４】複数の内部電極は、長さ方向の他端が、外
部端子電極によって囲まれた領域まで延びているから、
誘電体セラミック基体の長さ及び幅を最大限利用して、
大きな静電容量を得ることができる。
部端子電極によって囲まれた領域まで延びているから、
誘電体セラミック基体の長さ及び幅を最大限利用して、
大きな静電容量を得ることができる。
【００１５】内部電極の長さ方向の他端は、幅方向の隅
部が削減されている。内部電極の方向の隅部は、幅方向
で見た外部端子電極の中点と長さ方向で見た外部端子電
極の先端とを結ぶ最短仮想線、誘電体セラミック基体の
幅方向の１面及び長さ方向の１面によって作られる三角
形領域内に入らないように削除されている。かかる削減
構造を有すると、当該積層セラミックコンデンサを、幅
方向の１面側が基板の部品搭載面に向き合うように配置
して、基板に設けられた導体パターンに半田付けした場
合、半田付着領域が、通常は、前述した三角領域よりも
小さくなる。
部が削減されている。内部電極の方向の隅部は、幅方向
で見た外部端子電極の中点と長さ方向で見た外部端子電
極の先端とを結ぶ最短仮想線、誘電体セラミック基体の
幅方向の１面及び長さ方向の１面によって作られる三角
形領域内に入らないように削除されている。かかる削減
構造を有すると、当該積層セラミックコンデンサを、幅
方向の１面側が基板の部品搭載面に向き合うように配置
して、基板に設けられた導体パターンに半田付けした場
合、半田付着領域が、通常は、前述した三角領域よりも
小さくなる。
【００１６】プリント基板の熱膨張、収縮に起因するク
ラックは、主として、半田付着領域に発生する。前述し
たように、この半田付着領域は、内部電極の長さ方向の
他端を削減した三角領域内に含まれており、内部電極に
重なり面積を生じない領域であり、容量取得には実質的
に関与していない。このため、仮に、半田付着領域にお
いて、クラックが発生し、隅部を削減した内部電極と対
向関係にある他の内部電極に亀裂や部分的断線が発生し
たとしても、容量の低下等の特性劣化を生じない。
ラックは、主として、半田付着領域に発生する。前述し
たように、この半田付着領域は、内部電極の長さ方向の
他端を削減した三角領域内に含まれており、内部電極に
重なり面積を生じない領域であり、容量取得には実質的
に関与していない。このため、仮に、半田付着領域にお
いて、クラックが発生し、隅部を削減した内部電極と対
向関係にある他の内部電極に亀裂や部分的断線が発生し
たとしても、容量の低下等の特性劣化を生じない。
【００１７】内部電極の削減は、幅方向の両隅部で行な
われるから、幅方向に関しては実装方向による影響を受
けることなく、クッラクによる特性劣化を回避すること
ができる。
われるから、幅方向に関しては実装方向による影響を受
けることなく、クッラクによる特性劣化を回避すること
ができる。
【００１８】さらに、内部電極は、長さ方向の他端が、
外部端子電極によって囲まれた領域まで延びていて、誘
電体セラミック基体の長さ及び幅を最大限利用し得る構
造を有しており、このような構造の下で、内部電極の長
さ方向の他端側において、幅方向の両隅部を削減するの
で、削減による容量低下を最小にし、クラックによる特
性劣化を防止することができる。
外部端子電極によって囲まれた領域まで延びていて、誘
電体セラミック基体の長さ及び幅を最大限利用し得る構
造を有しており、このような構造の下で、内部電極の長
さ方向の他端側において、幅方向の両隅部を削減するの
で、削減による容量低下を最小にし、クラックによる特
性劣化を防止することができる。
【００１９】本発明の他の目的、構成及び利点について
は、実施例である添付図面を参照し、更に詳しく説明す
る。
は、実施例である添付図面を参照し、更に詳しく説明す
る。
【００２０】
【発明の実施の形態】図１は本発明に係る積層セラミッ
クコンデンサを示す斜視図、図２は図１の２−２線に沿
った断面図、図３は図２の３−３線に沿った断面図、図
４は図２の４−４線に沿った断面図である。本発明に係
る積層セラミックコンデンサは、誘電体セラミック基体
１と、複数の内部電極２１〜２７と、一対の外部端子電
極３１、３２とを含む。誘電体セラミック基体１は、厚
み方向Ｔ、幅方向Ｗ及び長さ方向Ｌを持つ６面体状であ
る。一対の外部端子電極３１、３２は、誘電体セラミッ
ク基体１の長さ方向Ｌの両端に設けられ、誘電体セラミ
ック基体１の長さ方向Ｌの１面、厚み方向Ｔの２面及び
幅方向Ｗの２面を覆っている。
クコンデンサを示す斜視図、図２は図１の２−２線に沿
った断面図、図３は図２の３−３線に沿った断面図、図
４は図２の４−４線に沿った断面図である。本発明に係
る積層セラミックコンデンサは、誘電体セラミック基体
１と、複数の内部電極２１〜２７と、一対の外部端子電
極３１、３２とを含む。誘電体セラミック基体１は、厚
み方向Ｔ、幅方向Ｗ及び長さ方向Ｌを持つ６面体状であ
る。一対の外部端子電極３１、３２は、誘電体セラミッ
ク基体１の長さ方向Ｌの両端に設けられ、誘電体セラミ
ック基体１の長さ方向Ｌの１面、厚み方向Ｔの２面及び
幅方向Ｗの２面を覆っている。
【００２１】複数の内部電極２１〜２７は、誘電体セラ
ミック基体１の内部に埋設され、誘電体セラミック層１
０を介して厚み方向Ｔに重なり、長さ方向Ｌの一端が、
隣接する内部電極間で、一対の外部端子電極３１、３２
に交互に接続されている。例えば、内部電極２１の一端
は外部端子電極３１に接続され、内部電極２１と隣接す
る内部電極２２の一端は、外部端子電極３２に接続され
ている。内部電極２１〜２７の長さ方向Ｌの他端は、外
部端子電極３１、３２によって囲まれた領域まで延び、
幅方向Ｗの両隅部が削減されている。内部電極２１〜２
７の個数は任意である。
ミック基体１の内部に埋設され、誘電体セラミック層１
０を介して厚み方向Ｔに重なり、長さ方向Ｌの一端が、
隣接する内部電極間で、一対の外部端子電極３１、３２
に交互に接続されている。例えば、内部電極２１の一端
は外部端子電極３１に接続され、内部電極２１と隣接す
る内部電極２２の一端は、外部端子電極３２に接続され
ている。内部電極２１〜２７の長さ方向Ｌの他端は、外
部端子電極３１、３２によって囲まれた領域まで延び、
幅方向Ｗの両隅部が削減されている。内部電極２１〜２
７の個数は任意である。
【００２２】両隅部は、外部端子電極３１に一端を接続
した内部電極２１〜２７においては、図３に示すよう
に、三角形領域Ｓ１１、Ｓ１２内に入らないように削除
されている。三角形領域Ｓ１１は、幅方向Ｗで見た外部
端子電極３２の中点Ｏ１と、長さ方向Ｌで見た外部端子
電極３２の先端３２１とを結ぶ最短仮想線Ｘ１１、誘電
体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌの
１面によって作られる。外部端子電極３２の先端部３２
１までの長さをＬ１１とすると、三角形領域Ｓ１１は、
長さＬ１１、高さ（幅）Ｗ／２及び斜辺Ｘ１１によって
構成される直角三角形となる。高さ（幅）Ｗ／２は外部
端子電極３１の長さＬ１１よりも大きくなっている。
した内部電極２１〜２７においては、図３に示すよう
に、三角形領域Ｓ１１、Ｓ１２内に入らないように削除
されている。三角形領域Ｓ１１は、幅方向Ｗで見た外部
端子電極３２の中点Ｏ１と、長さ方向Ｌで見た外部端子
電極３２の先端３２１とを結ぶ最短仮想線Ｘ１１、誘電
体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌの
１面によって作られる。外部端子電極３２の先端部３２
１までの長さをＬ１１とすると、三角形領域Ｓ１１は、
長さＬ１１、高さ（幅）Ｗ／２及び斜辺Ｘ１１によって
構成される直角三角形となる。高さ（幅）Ｗ／２は外部
端子電極３１の長さＬ１１よりも大きくなっている。
【００２３】三角形領域Ｓ１２は、三角形領域Ｓ１１と
は逆方向において、幅方向Ｗで見た外部端子電極３２の
中点Ｏ１と、長さ方向Ｌで見た外部端子電極３２の先端
３２１とを結ぶ最短仮想線Ｘ１２、誘電体セラミック基
体１の幅方向Ｗの１面及び長さ方向Ｌの１面によって作
られる。外部端子電極３２の先端部３２１までの長さを
Ｌ１２（＝Ｌ１１）とすると、三角形領域Ｓ１２は、長
さＬ１２、高さ（幅）Ｗ／２及び斜辺Ｘ１２によって構
成される直角三角形となる。高さ（幅）Ｗ／２は外部端
子電極３１の長さＬ１２よりも大きくなっている。
は逆方向において、幅方向Ｗで見た外部端子電極３２の
中点Ｏ１と、長さ方向Ｌで見た外部端子電極３２の先端
３２１とを結ぶ最短仮想線Ｘ１２、誘電体セラミック基
体１の幅方向Ｗの１面及び長さ方向Ｌの１面によって作
られる。外部端子電極３２の先端部３２１までの長さを
Ｌ１２（＝Ｌ１１）とすると、三角形領域Ｓ１２は、長
さＬ１２、高さ（幅）Ｗ／２及び斜辺Ｘ１２によって構
成される直角三角形となる。高さ（幅）Ｗ／２は外部端
子電極３１の長さＬ１２よりも大きくなっている。
【００２４】外部端子電極３２に一端を接続した内部電
極２２、２４、２６の両隅部は、図４に示すように、三
角形領域Ｓ２１、Ｓ２２内に入らないように削除されて
いる。三角形領域Ｓ２１は、幅方向Ｗで見た外部端子電
極３１の中点Ｏ２と、長さ方向Ｌで見た外部端子電極３
１の先端３１１とを結ぶ最短仮想線Ｘ２１、誘電体セラ
ミック基体１の幅方向Ｗの１面及び長さ方向Ｌの１面に
よって作られる。外部端子電極３１の先端部３１１まで
の長さをＬ２１とすると、三角形領域Ｓ２１は、長さＬ
２１、高さ（幅）Ｗ／２及び斜辺Ｘ２１によって構成さ
れる直角三角形となる。高さ（幅）Ｗ／２は外部端子電
極３１の長さＬ２１よりも大きくなっている。
極２２、２４、２６の両隅部は、図４に示すように、三
角形領域Ｓ２１、Ｓ２２内に入らないように削除されて
いる。三角形領域Ｓ２１は、幅方向Ｗで見た外部端子電
極３１の中点Ｏ２と、長さ方向Ｌで見た外部端子電極３
１の先端３１１とを結ぶ最短仮想線Ｘ２１、誘電体セラ
ミック基体１の幅方向Ｗの１面及び長さ方向Ｌの１面に
よって作られる。外部端子電極３１の先端部３１１まで
の長さをＬ２１とすると、三角形領域Ｓ２１は、長さＬ
２１、高さ（幅）Ｗ／２及び斜辺Ｘ２１によって構成さ
れる直角三角形となる。高さ（幅）Ｗ／２は外部端子電
極３１の長さＬ２１よりも大きくなっている。
【００２５】三角形領域Ｓ２２は、三角形領域Ｓ２１と
は逆方向において、幅方向Ｗで見た外部端子電極３１の
中点Ｏ２と、長さ方向Ｌで見た外部端子電極３１の先端
３１１とを結ぶ最短仮想線Ｘ２２、誘電体セラミック基
体１の幅方向Ｗの１面及び長さ方向Ｌの１面によって作
られる。外部端子電極３１の先端部３１１までの長さを
Ｌ２２（＝Ｌ２１）とすると、三角形領域Ｓ２２は、長
さＬ２２、高さ（幅）Ｗ／２及び斜辺Ｘ２２によって構
成される直角三角形となる。高さ（幅）Ｗ／２は外部端
子電極３１の長さＬ２２よりも大きくなっている。
は逆方向において、幅方向Ｗで見た外部端子電極３１の
中点Ｏ２と、長さ方向Ｌで見た外部端子電極３１の先端
３１１とを結ぶ最短仮想線Ｘ２２、誘電体セラミック基
体１の幅方向Ｗの１面及び長さ方向Ｌの１面によって作
られる。外部端子電極３１の先端部３１１までの長さを
Ｌ２２（＝Ｌ２１）とすると、三角形領域Ｓ２２は、長
さＬ２２、高さ（幅）Ｗ／２及び斜辺Ｘ２２によって構
成される直角三角形となる。高さ（幅）Ｗ／２は外部端
子電極３１の長さＬ２２よりも大きくなっている。
【００２６】上述したように、本発明に係る積層セラミ
ックコンデンサにおいて、一対の外部端子電極３１、３
２が、六面体状である誘電体セラミック基体１の長さ方
向Ｌの両端に設けられており、複数の内部電極２１〜２
７が誘電体セラミック基体１の内部に埋設され、誘電体
セラミック層１０を介して厚み方向Ｔに重なり、長さ方
向Ｌの一端が、隣接する内部極間で、一対の外部端子電
極３１、３２に交互に接続されているから、一対の外部
端子電極３１ー３２間から、内部電極２１〜２７の総
数、電極対向面積、誘電体セラミック層１０の誘電率、
その厚さ等に対応した大きな静電容量が得られる。
ックコンデンサにおいて、一対の外部端子電極３１、３
２が、六面体状である誘電体セラミック基体１の長さ方
向Ｌの両端に設けられており、複数の内部電極２１〜２
７が誘電体セラミック基体１の内部に埋設され、誘電体
セラミック層１０を介して厚み方向Ｔに重なり、長さ方
向Ｌの一端が、隣接する内部極間で、一対の外部端子電
極３１、３２に交互に接続されているから、一対の外部
端子電極３１ー３２間から、内部電極２１〜２７の総
数、電極対向面積、誘電体セラミック層１０の誘電率、
その厚さ等に対応した大きな静電容量が得られる。
【００２７】外部端子電極３１、３２は、誘電体セラミ
ック基体１の長さ方向Ｌの１面、厚み方向Ｔの２面及び
幅方向Ｗの２面を覆っているから、誘電体セラミック基
体１に対する外部端子電極３１、３２の付着面積が５面
となり、外部端子電極３１、３２の付着強度がきわめて
大きくなる。
ック基体１の長さ方向Ｌの１面、厚み方向Ｔの２面及び
幅方向Ｗの２面を覆っているから、誘電体セラミック基
体１に対する外部端子電極３１、３２の付着面積が５面
となり、外部端子電極３１、３２の付着強度がきわめて
大きくなる。
【００２８】複数の内部電極２１〜２７は、長さ方向Ｌ
の他端が、外部端子電極３１、３２によって囲まれた領
域まで延びているから、誘電体セラミック基体１の長さ
Ｌ及び幅Ｗを最大限利用して、大きな静電容量を得るこ
とができる。
の他端が、外部端子電極３１、３２によって囲まれた領
域まで延びているから、誘電体セラミック基体１の長さ
Ｌ及び幅Ｗを最大限利用して、大きな静電容量を得るこ
とができる。
【００２９】図５は本発明に係る積層セラミックコンデ
ンサの実装方法を示す断面図である。図示するように、
本発明に係る積層セラミックコンデンサ６の実装に当た
っては、幅方向Ｗの１面側が基板４の部品搭載面４０に
向き合うように配置し、基板４に設けられた導体パター
ン４１、４２に半田５１、５２によって固定する。ま
ず、半田５１の付着と内部電極２１、２３、２５、２７
との関係について説明する。
ンサの実装方法を示す断面図である。図示するように、
本発明に係る積層セラミックコンデンサ６の実装に当た
っては、幅方向Ｗの１面側が基板４の部品搭載面４０に
向き合うように配置し、基板４に設けられた導体パター
ン４１、４２に半田５１、５２によって固定する。ま
ず、半田５１の付着と内部電極２１、２３、２５、２７
との関係について説明する。
【００３０】半田５１は、誘電体セラミック基体１の幅
方向Ｗに取られた高さ方向において、通常、誘電体セラ
ミック基体１の幅方向Ｗの１面に付着された外部端子電
極３２の長さＬ１１とほぼ同じ高さＷ１１となるように
付着する。外部端子電極３２の幅方向Ｗの中点Ｏ１は、
長さＬ１１よりも大きいから、半田５１は幅方向Ｗの中
点Ｏ１よりも低い高さＷ１１に付着する。
方向Ｗに取られた高さ方向において、通常、誘電体セラ
ミック基体１の幅方向Ｗの１面に付着された外部端子電
極３２の長さＬ１１とほぼ同じ高さＷ１１となるように
付着する。外部端子電極３２の幅方向Ｗの中点Ｏ１は、
長さＬ１１よりも大きいから、半田５１は幅方向Ｗの中
点Ｏ１よりも低い高さＷ１１に付着する。
【００３１】既に述べたように、本発明に係る積層セラ
ミックコンデンサ６において、外部端子電極３１に一端
を接続した内部電極２１、２３、２５、２７の両隅部
が、三角形領域Ｓ１１内に入らないように削除されてい
る。
ミックコンデンサ６において、外部端子電極３１に一端
を接続した内部電極２１、２３、２５、２７の両隅部
が、三角形領域Ｓ１１内に入らないように削除されてい
る。
【００３２】三角形領域Ｓ１１は、幅方向Ｗで見た外部
端子電極３２の中点Ｏ１と、長さ方向Ｌで見た外部端子
電極３２の先端３２１とを結ぶ最短仮想線Ｘ１１、誘電
体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌの
１面によって作られた領域であり、幅方向Ｗの中点Ｏ１
よりも低い高さＷ１１に形成される半田付着領域Ｓ０１
よりも、必ず大きくなる。従って、半田付着領域Ｓ０１
の下に、内部電極２１、２３、２５、２７が存在しな
い。
端子電極３２の中点Ｏ１と、長さ方向Ｌで見た外部端子
電極３２の先端３２１とを結ぶ最短仮想線Ｘ１１、誘電
体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌの
１面によって作られた領域であり、幅方向Ｗの中点Ｏ１
よりも低い高さＷ１１に形成される半田付着領域Ｓ０１
よりも、必ず大きくなる。従って、半田付着領域Ｓ０１
の下に、内部電極２１、２３、２５、２７が存在しな
い。
【００３３】プリント基板４の熱膨張、収縮に起因する
クラックは、主として、半田付着領域Ｓ０１に発生す
る。前述したように、この半田付着領域Ｓ０１は、内部
電極２１、２３、２５、２７の長さ方向の他端を削減し
た三角領域Ｓ１１内に含まれており、内部電極２１ー内
部電極２２ー内部電極２３、内部電極２４ー内部電極２
５ー内部電極２６ー内部電極２７に重なり面積を生じな
い領域であり、容量取得には実質的に関与していない。
このため、仮に、半田付着領域Ｓ０１において、誘電体
セラミック基体１にクラックが発生し、例えば、隅部を
削減した内部電極２１と対向関係にある内部電極２２に
亀裂や部分的断線が発生したとしても、容量の低下等の
特性劣化を生じない。なお、亀裂や部分的断線は、内部
電極２２を分断するような状態では発生しない。
クラックは、主として、半田付着領域Ｓ０１に発生す
る。前述したように、この半田付着領域Ｓ０１は、内部
電極２１、２３、２５、２７の長さ方向の他端を削減し
た三角領域Ｓ１１内に含まれており、内部電極２１ー内
部電極２２ー内部電極２３、内部電極２４ー内部電極２
５ー内部電極２６ー内部電極２７に重なり面積を生じな
い領域であり、容量取得には実質的に関与していない。
このため、仮に、半田付着領域Ｓ０１において、誘電体
セラミック基体１にクラックが発生し、例えば、隅部を
削減した内部電極２１と対向関係にある内部電極２２に
亀裂や部分的断線が発生したとしても、容量の低下等の
特性劣化を生じない。なお、亀裂や部分的断線は、内部
電極２２を分断するような状態では発生しない。
【００３４】内部電極２１、２３、２５、２７の隅部の
削減は、幅方向Ｗの両側でなされていて、三角形領域Ｓ
１１とは対称的に、三角形領域Ｓ１２が存在するから、
幅方向Ｗの相対する２面の何れを、基板４の部品搭載面
４０に向き合わせても、同様の作用効果が得られる。
削減は、幅方向Ｗの両側でなされていて、三角形領域Ｓ
１１とは対称的に、三角形領域Ｓ１２が存在するから、
幅方向Ｗの相対する２面の何れを、基板４の部品搭載面
４０に向き合わせても、同様の作用効果が得られる。
【００３５】次に、図６を参照して、半田５２の付着領
域と内部電極２２、２４、２６との関係について説明す
る。半田５２は、誘電体セラミック基体１の幅方向Ｗに
取られた高さ方向において、誘電体セラミック基体１の
幅方向Ｗの１面に付着された外部端子電極３１の長さＬ
２１とほぼ同じ高さＷ２１となるように付着する。外部
端子電極３１の幅方向Ｗの中点は、長さＬ１１よりも大
きいから、半田５２は幅方向Ｗの中点Ｏ２よりも低い高
さＷ２１に付着する。
域と内部電極２２、２４、２６との関係について説明す
る。半田５２は、誘電体セラミック基体１の幅方向Ｗに
取られた高さ方向において、誘電体セラミック基体１の
幅方向Ｗの１面に付着された外部端子電極３１の長さＬ
２１とほぼ同じ高さＷ２１となるように付着する。外部
端子電極３１の幅方向Ｗの中点は、長さＬ１１よりも大
きいから、半田５２は幅方向Ｗの中点Ｏ２よりも低い高
さＷ２１に付着する。
【００３６】外部端子電極３２に一端を接続した内部電
極２２、２４、２６の両隅部は、三角形領域Ｓ２１内に
入らないように削除されている。
極２２、２４、２６の両隅部は、三角形領域Ｓ２１内に
入らないように削除されている。
【００３７】三角形領域Ｓ２１は、幅方向Ｗで見た外部
端子電極３１の中点Ｏ２と、長さ方向Ｌで見た外部端子
電極３１の先端３１１とを結ぶ最短仮想線Ｘ２１、誘電
体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌの
１面によって作られた領域であり、幅方向Ｗの中点Ｏ２
よりも低い高さＷ２１に形成される半田付着領域Ｓ０２
よりも、必ず大きくなる。従って、半田付着領域Ｓ０２
の下に、内部電極２２、２４、２６が存在しない。
端子電極３１の中点Ｏ２と、長さ方向Ｌで見た外部端子
電極３１の先端３１１とを結ぶ最短仮想線Ｘ２１、誘電
体セラミック基体１の幅方向Ｗの１面及び長さ方向Ｌの
１面によって作られた領域であり、幅方向Ｗの中点Ｏ２
よりも低い高さＷ２１に形成される半田付着領域Ｓ０２
よりも、必ず大きくなる。従って、半田付着領域Ｓ０２
の下に、内部電極２２、２４、２６が存在しない。
【００３８】プリント基板４の熱膨張、収縮に起因する
クラックは、主として、半田付着領域Ｓ０２に発生す
る。前述したように、この半田付着領域Ｓ０２は、内部
電極２２、２４、２６の長さ方向の他端を削減した三角
領域Ｓ２１内に含まれており、内部電極２１ー内部電極
２２ー内部電極２３、内部電極２４ー内部電極２５ー内
部電極２６ー内部電極２７に重なり面積を生じない領域
であり、容量取得には実質的に関与していない。このた
め、仮に、半田付着領域Ｓ０２において、誘電体セラミ
ック基体１にクラックが発生し、例えば、隅部を削減し
た内部電極２２と対向関係にある内部電極２１に亀裂や
部分的断線が発生したとしても、容量の低下等の特性劣
化を生じない。
クラックは、主として、半田付着領域Ｓ０２に発生す
る。前述したように、この半田付着領域Ｓ０２は、内部
電極２２、２４、２６の長さ方向の他端を削減した三角
領域Ｓ２１内に含まれており、内部電極２１ー内部電極
２２ー内部電極２３、内部電極２４ー内部電極２５ー内
部電極２６ー内部電極２７に重なり面積を生じない領域
であり、容量取得には実質的に関与していない。このた
め、仮に、半田付着領域Ｓ０２において、誘電体セラミ
ック基体１にクラックが発生し、例えば、隅部を削減し
た内部電極２２と対向関係にある内部電極２１に亀裂や
部分的断線が発生したとしても、容量の低下等の特性劣
化を生じない。
【００３９】内部電極２２、２４、２６の隅部の削減
は、幅方向Ｗの両側でなされていて、三角形領域Ｓ２１
とは対称的に、三角形領域Ｓ２２が存在するから、幅方
向Ｗの相対する２面の何れを、基板４の部品搭載面４０
に向き合わせても、同様の作用効果が得られる。
は、幅方向Ｗの両側でなされていて、三角形領域Ｓ２１
とは対称的に、三角形領域Ｓ２２が存在するから、幅方
向Ｗの相対する２面の何れを、基板４の部品搭載面４０
に向き合わせても、同様の作用効果が得られる。
【００４０】さらに、内部電極２１〜２７は、長さ方向
Ｌの他端が、外部端子電極３１、３２によって囲まれた
領域まで延びていて、誘電体セラミック基体１の長さＬ
及び幅Ｗを最大限利用し得る構造を有しており、このよ
うな構造の下で、内部電極２１〜２７の長さ方向Ｌの他
端側において、幅方向Ｗの両隅部を削減するので、削減
による容量低下を最小にして、クラックによる特性劣化
を防止することができる。
Ｌの他端が、外部端子電極３１、３２によって囲まれた
領域まで延びていて、誘電体セラミック基体１の長さＬ
及び幅Ｗを最大限利用し得る構造を有しており、このよ
うな構造の下で、内部電極２１〜２７の長さ方向Ｌの他
端側において、幅方向Ｗの両隅部を削減するので、削減
による容量低下を最小にして、クラックによる特性劣化
を防止することができる。
【００４１】次に、積層セラミックコンデンサの製造方
法と、得られた積層セラミックコンデンサの実装方法の
違いによる特性データについて説明する。まず、平均粒
子径が２μm以下のBaTiO3の主成分原料に顆粒化した副
成分を３ｗｔ％添加する。これに有機系バインダー、可
塑剤を添加してボールミルにて充分に混合した後、スラ
リー化し、ドクターブレード法により誘電体セラミック
のグリーンシートを得た。
法と、得られた積層セラミックコンデンサの実装方法の
違いによる特性データについて説明する。まず、平均粒
子径が２μm以下のBaTiO3の主成分原料に顆粒化した副
成分を３ｗｔ％添加する。これに有機系バインダー、可
塑剤を添加してボールミルにて充分に混合した後、スラ
リー化し、ドクターブレード法により誘電体セラミック
のグリーンシートを得た。
【００４２】次に、得られたグリーンシートの一面に複
数個の、内部電極の先端辺の角部を、外部端子電極のタ
レ部より大きい部分から内部電極の幅が狭くなった内部
電極パターンを印刷した。
数個の、内部電極の先端辺の角部を、外部端子電極のタ
レ部より大きい部分から内部電極の幅が狭くなった内部
電極パターンを印刷した。
【００４３】次に、乾燥後グリーンシートを積層し、シ
ート厚み方向に圧着し、切断して積層セラミックコンデ
ンサの積層体を作った。
ート厚み方向に圧着し、切断して積層セラミックコンデ
ンサの積層体を作った。
【００４４】次に、この積層体を、空気中において３２
０℃、５時間保持して脱バインダー処理を行った後、還
元ガス気流中において、１２５０℃、２時間焼成するこ
とにより焼結体を作った。
０℃、５時間保持して脱バインダー処理を行った後、還
元ガス気流中において、１２５０℃、２時間焼成するこ
とにより焼結体を作った。
【００４５】最後に、この焼結体の両端部に、導電性ペ
ーストを塗布して焼き付け、外部端子電極を形成して、
静電容量約１μＦの積層セラミックコンデンサを得た。
ーストを塗布して焼き付け、外部端子電極を形成して、
静電容量約１μＦの積層セラミックコンデンサを得た。
【００４６】次に、積層セラミックコンデンサの静電容
量変化率及び絶縁抵抗について、電極状態及び半田付け
形態の違いによる４通りの試料を比較した結果を表１に
示す。ここで、比較例１は内部電極が回路パターン面に
対して平行になるように半田付けされた試料であり、比
較例２は内部電極が回路パターン面に対して垂直になる
ように半田付けされた試料であり、比較例３は内部電極
の一端の角部が削られ、内部電極が回路パターン面に対
して平行になるように半田付けされた試料であり、実施
例１は内部電極の一端の角部が削られ、内部電極が回路
パターン面に対して垂直になるように半田付けされた試
料である。
量変化率及び絶縁抵抗について、電極状態及び半田付け
形態の違いによる４通りの試料を比較した結果を表１に
示す。ここで、比較例１は内部電極が回路パターン面に
対して平行になるように半田付けされた試料であり、比
較例２は内部電極が回路パターン面に対して垂直になる
ように半田付けされた試料であり、比較例３は内部電極
の一端の角部が削られ、内部電極が回路パターン面に対
して平行になるように半田付けされた試料であり、実施
例１は内部電極の一端の角部が削られ、内部電極が回路
パターン面に対して垂直になるように半田付けされた試
料である。
【００４７】表１に示すように、静電容量については、
比較例１及び比較例３が半田付け後６０％の劣化が見ら
れ、比較例２が５％の劣化が見られるのに対して、実施
例１は全く劣化が見られない。絶縁抵抗については、比
較例１、比較例２及び比較例３が１０Ω以下であるのに
対して、実施例１は１０10Ω以上であり、明らかに他の
試料よりも高い抵抗値を示している。したがって、本発
明によれば、静電容量の劣化もなく、絶縁抵抗の低下も
みられない。
比較例１及び比較例３が半田付け後６０％の劣化が見ら
れ、比較例２が５％の劣化が見られるのに対して、実施
例１は全く劣化が見られない。絶縁抵抗については、比
較例１、比較例２及び比較例３が１０Ω以下であるのに
対して、実施例１は１０10Ω以上であり、明らかに他の
試料よりも高い抵抗値を示している。したがって、本発
明によれば、静電容量の劣化もなく、絶縁抵抗の低下も
みられない。
【００４８】
【発明の効果】以上述べたように、本発明によれば、次
のような効果が得られる。 （ａ）大きな静電容量を得ることができる積層セラミッ
クコンデンサを提供できる。 （ｂ）誘電体セラミック基体に発生することのあるクラ
ックによる特性劣化を防止し得る積層セラミックコンデ
ンサを提供できる。 （ｃ）容量低下を最小にして、クラックによる特性劣化
を防止し得る積層セラミックコンデンサを提供できる。
のような効果が得られる。 （ａ）大きな静電容量を得ることができる積層セラミッ
クコンデンサを提供できる。 （ｂ）誘電体セラミック基体に発生することのあるクラ
ックによる特性劣化を防止し得る積層セラミックコンデ
ンサを提供できる。 （ｃ）容量低下を最小にして、クラックによる特性劣化
を防止し得る積層セラミックコンデンサを提供できる。
【図１】本発明に係る積層セラミックコンデンサを示す
斜視図である。
斜視図である。
【図２】図１の２−２線に沿った断面図である。
【図３】図２の３−３線に沿った断面図である。
【図４】図２の４−４線に沿った断面図である。
【図５】本発明に係る積層セラミックコンデンサの実装
方法を示す断面図である。
方法を示す断面図である。
【図６】本発明に係る積層セラミックコンデンサの実装
方法を示す断面図である。
方法を示す断面図である。
１ 誘電体セラミック基体 １０ 誘電体セラミック層 ２１〜２７ 内部電極 ３１、３２ 外部端子電極 ４ 基板 ４０ 部品搭載面 ５１、５２ 半田
Claims (4)
- 【請求項１】 誘電体セラミック基体と、複数の内部電
極と、少なくとも一対の外部端子電極とを含む積層セラ
ミックコンデンサであって、 前記誘電体セラミック基体は、厚み方向、幅方向及び長
さ方向を持つほぼ六面体状であり、 前記一対の外部端子電極は、前記誘電体セラミック基体
の前記長さ方向の両端に設けられ、前記誘電体セラミッ
ク基体の長さ方向の１面、厚み方向の２面及び幅方向の
２面を覆っており、 前記複数の内部電極は、前記誘電体セラミック基体の内
部に埋設され、誘電体セラミック層を介して前記厚み方
向に重なり、長さ方向の一端が、隣接する内部電極間
で、前記一対の外部端子電極に交互に接続され、長さ方
向の他端は前記外部端子電極によって囲まれた領域まで
延び幅方向の両隅部が削減されており、 前記内部電極の前記両隅部は、前記幅方向で見た前記外
部端子電極の中点と前記長さ方向で見た前記外部端子電
極の先端とを結ぶ最短仮想線、前記誘電体セラミック基
体の幅方向の１面及び長さ方向の１面によって作られる
三角形領域内に入らないように削除されている積層セラ
ミックコンデンサ。 - 【請求項２】 請求項１に記載された積層セラミックコ
ンデンサであって、 前記誘電体セラミック基体の前記幅方向の１面から、前
記外部端子電極の中点までの距離は、前記長さ方向で見
た前記外部端子電極の長さよりも大きい積層セラミック
コンデンサ。 - 【請求項３】 積層セラミックコンデンサを基板上に実
装する方法であって、 前記積層セラミックコンデンサは、誘電体セラミック基
体と、複数の内部電極と、少なくとも一対の外部端子電
極とを含んでおり、 前記誘電体セラミック基体は、厚み、幅及び長さを持つ
ほぼ六面体状であり、 前記一対の外部端子電極は、前記誘電体セラミック基体
の前記長さ方向の両端に設けられ、前記誘電体セラミッ
ク基体の長さ方向の１面、厚み方向の２面及び幅方向の
２面を覆っており、 前記複数の内部電極は、前記誘電体セラミック基体の内
部に埋設され、誘電体セラミック層を介して前記厚み方
向に重なり、長さ方向の一端が、隣接する内部電極間
で、前記一対の外部端子電極に交互に接続され、長さ方
向の他端は前記外部端子電極によって囲まれた領域まで
延び、幅方向の両隅部が削減されており、 前記両隅部の削減は、前記幅方向で見た前記外部端子電
極の中点と前記前記長さ方向で見た前記外部端子電極の
先端とを結ぶ最短仮想線、前記誘電体セラミック基体の
幅方向の１面及び長さ方向の１面によって作られる三角
形領域内に入る内部電極の隅部面積を削除するように行
なわれており、 前記積層セラミックコンデンサは、前記幅方向の１面側
が前記基板の部品搭載面に向き合うように配置して、前
記基板に設けられた導体パターンに半田付けする実装方
法。 - 【請求項４】 請求項３に記載された実装方法であっ
て、 前記半田付けは、半田付着領域が、前記誘電体セラミッ
ク基体の前記幅方向で見た前記外部端子電極の前記中点
よりも低い位置になるように行なう実装方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06697497A JP3882954B2 (ja) | 1997-03-19 | 1997-03-19 | チップ型積層セラミックコンデンサ |
| EP98302022A EP0866478B1 (en) | 1997-03-19 | 1998-03-17 | Chip type laminated ceramic capacitor |
| US09/044,028 US6104599A (en) | 1997-03-19 | 1998-03-19 | Chip type laminated ceramic capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06697497A JP3882954B2 (ja) | 1997-03-19 | 1997-03-19 | チップ型積層セラミックコンデンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261544A true JPH10261544A (ja) | 1998-09-29 |
| JP3882954B2 JP3882954B2 (ja) | 2007-02-21 |
Family
ID=13331514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06697497A Expired - Fee Related JP3882954B2 (ja) | 1997-03-19 | 1997-03-19 | チップ型積層セラミックコンデンサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6104599A (ja) |
| EP (1) | EP0866478B1 (ja) |
| JP (1) | JP3882954B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7715171B2 (en) | 2005-08-19 | 2010-05-11 | Murata Manufacturing Co., Ltd. | Multilayer ceramic capacitor |
| US8130484B2 (en) | 2007-06-27 | 2012-03-06 | Murata Manufacturing Co., Ltd. | Monolithic ceramic electronic component and mounting structure thereof |
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