KR101474065B1 - 적층 칩 전자부품, 그 실장 기판 및 포장체 - Google Patents

적층 칩 전자부품, 그 실장 기판 및 포장체 Download PDF

Info

Publication number
KR101474065B1
KR101474065B1 KR1020120108328A KR20120108328A KR101474065B1 KR 101474065 B1 KR101474065 B1 KR 101474065B1 KR 1020120108328 A KR1020120108328 A KR 1020120108328A KR 20120108328 A KR20120108328 A KR 20120108328A KR 101474065 B1 KR101474065 B1 KR 101474065B1
Authority
KR
South Korea
Prior art keywords
thickness
cover layer
layer
ceramic body
lower cover
Prior art date
Application number
KR1020120108328A
Other languages
English (en)
Other versions
KR20140041235A (ko
Inventor
이순철
김우섭
김동건
김경준
이규호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120108328A priority Critical patent/KR101474065B1/ko
Priority to EP12275199.3A priority patent/EP2713378B1/en
Priority to EP14187377.8A priority patent/EP2849190B1/en
Priority to US13/713,747 priority patent/US9155197B2/en
Priority to JP2012274325A priority patent/JP6261856B2/ja
Priority to TW101148009A priority patent/TW201413765A/zh
Priority to CN201210593420.6A priority patent/CN103700499B/zh
Publication of KR20140041235A publication Critical patent/KR20140041235A/ko
Application granted granted Critical
Publication of KR101474065B1 publication Critical patent/KR101474065B1/ko
Priority to JP2017237547A priority patent/JP6593424B2/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/24—Distinguishing marks, e.g. colour coding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/008—Thermistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명에 따른 적층 칩 전자부품은 내부 전극과 유전체 층을 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 양 단부를 덮도록 형성되는 외부 전극; 상기 유전체 층을 사이에 두고 상기 내부 전극이 대향하여 배치되어 용량이 형성되는 엑티브 층; 및 상기 엑티브 층의 두께 방향 상부 또는 하부에 형성되며, 두께 방향 하부가 두께 방향 상부보다 더 큰 두께를 가지는 상부 및 하부 커버 층;을 포함하며, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 때, 상기 상부 커버층의 두께, D는 D≥4㎛의 범위를 만족하고, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하며, 상기 하부 커버 층은 상기 상부 커버 층과 구별되는 색을 갖는 식별층을 포함하며, 상기 식별층의 두께는 30㎛ 이상 상기 하부 커버 층의 두께 이하일 수 있다.

Description

적층 칩 전자부품, 그 실장 기판 및 포장체{Laminated chip electronic component, board for mounting the same, packing unit thereof}
본 발명은 전압 인가 시 적층 칩 전자부품에 의해서 발생하는 어쿠스틱 노이즈를 저감할 수 있는 적층 칩 전자부품, 그 실장 기판 및 포장체에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 커패시터는 다수의 유전체 층 사이에 내부 전극이 형성된다.
유전체 층을 사이에 두고 중첩되는 내부 전극이 형성되는 적층 커패시터에 직류 및 교류 전압을 인가하는 경우에는 내부 전극 사이에서 압전 현상이 생기고 진동이 발생한다.
상기 진동은 유전체 층의 유전율이 높을 수록, 동일한 정전 용량을 기준으로 칩의 형상이 상대적으로 큰 경우에 현저해지는 경향이 있다. 상기 진동은 상기 적층 커패시터의 외부 전극에서 상기 적층 커패시터가 실장된 인쇄 회로 기판으로 전달된다. 이때, 상기 인쇄 회로 기판이 진동하여 소음이 발생된다.
즉, 상기 인쇄 회로 기판의 진동에 의해 발생되는 소음이 가청 주파수(20~20000Hz)영역에 포함되면, 그 진동음이 사람에게 불쾌감을 주는데 이와 같은 소리를 어쿠스틱 노이즈(acoustic noise)라고 한다.
본 발명의 발명자들은 상기 어쿠스틱 노이즈를 감소하기 위해 적층 커패시터 내의 내부 전극의 인쇄 회로 기판으로의 실장방향에 대한 연구를 진행한 바 있다. 연구결과, 내부 전극이 상기 인쇄 회로 기판과 수평한 방향성을 가지도록 상기 적층 커패시터를 인쇄 회로 기판에 실장하면, 내부 전극이 상기 인쇄 회로 기판과 수직한 방향성을 가지도록 실장하는 경우보다 어쿠스틱 노이즈가 감소한다는 것을 알 수 있었다.
그러나, 내부 전극이 인쇄 회로 기판과 수평한 방향성을 가지도록 상기 적층 커패시터를 인쇄 회로 기판에 실장하여 어쿠스틱 노이즈를 측정하더라도 소음 수준이 일정수준 이상이 되기 때문에, 어쿠스틱 노이즈를 더 저감할 수 있는 연구가 필요하였다.
또한, 적층 커패시터의 외부 색상은 짙은 갈색을 띄는데, 상기 내부 전극이 인쇄 회로 기판과 수평한 방향성을 가지도록 실장되기 위한 연구 또한 필요한 실정이었다.
아래의 특허문헌 1은 내부 전극이 인쇄 회로 기판과 수평한 방향성을 가지도록 실장되어 있지만, 고주파 노이즈를 줄이기 위해 신호 선로 사이의 피치를 좁게 한 기술적 특징을 개시하고 있다. 한편, 특허문헌 2 및 특허문헌 3은 적층 커패시터의 상부 커버 층과 하부 커버 층의 두께가 다른 것이 기재되어 있으나, 어쿠스틱 노이즈의 개선 또는 감소라는 과제 해결을 위한 방안을 제안하고 있지 않다. 게다가, 어쿠스틱 노이즈를 저감하기 위하여 본 특허의 청구항들 및 본 발명의 실시예들이 제안하는 엑티브 층의 중심부가 적층 칩 커패시터의 중심부로부터 벗어나는 정도의 범위, 상부 커버 층과 하부 커버 층 사이의 비율, 세라믹 바디의 두께에 대한 하부 커버 층이 차지하는 비율, 엑티브 층의 두께에 대한 하부 커버 층이 차지하는 비율 등을 개시 또는 예상하지 못하고 있다.
또한, 특허문헌 4 및 5는 적층 칩 커패시터의 상부와 하부를 구분하기 위하여 적층 칩 커패시터의 상부면에 마킹을 형성하는 기술이 개시되어 있으나, 본 특허의 청구항들 및 본 발명의 실시예들이 제안하는 반투명 식별층이 세라믹 바디 내의 커버 층에 형성되는 내용 등을 개시 또는 예상하지 못하고 있다.
일본특허공개공보 제1994-268464호 일본특허공개공보 제1994-215978호 일본특허공개공보 제1996-130160호 일본특허공개공보 제2006-203165호 일본특허공개공보 제1996-330174호
본 발명의 목적은 적층 칩 커패시터의 상부 커버 층에 비해 하부 커버 층의 두께를 더 크게 하고, 엑티브 층의 중심부가 세라믹 바디의 중심부를 벗어난 범위를 설정한 적층 커패시터를 제공하는 것이다.
또한, 본 발명의 목적은 두께가 더 큰 하부 커버 층에 반투명 식별층이 형성되어 상부 커버 층과 하부 커버 층을 식별할 수 있는 적층 커패시터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 내부 전극이 인쇄 회로 기판에 수평하고 상기 하부 커버 층이 인쇄 회로 기판과 인접하도록 실장하여 어쿠스틱 노이즈를 감소시킨 적층 칩 전자부품 실장기판을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 포장시트의 수납부의 저면을 기준으로 내부 전극이 수평하게 배치되어 정렬되는 적층 칩 전자부품의 포장체를 제공하는 것이다.
본 발명의 제1 실시예에 따른 적층 칩 전자부품은 내부 전극과 유전체 층을 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 양 단부를 덮도록 형성되는 외부 전극; 상기 유전체 층을 사이에 두고 상기 내부 전극이 대향하여 배치되어 용량이 형성되는 엑티브 층; 및 상기 엑티브 층의 두께 방향 상부 또는 하부에 형성되며, 두께 방향 하부가 두께 방향 상부보다 더 큰 두께를 가지는 상부 및 하부 커버 층;을 포함하며, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 때, 상기 상부 커버층의 두께, D는 D≥4㎛의 범위를 만족하고, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하며, 상기 하부 커버 층은 상기 상부 커버 층과 구별되는 색을 갖는 식별층을 포함하며, 상기 식별층의 두께는 30㎛ 이상 상기 하부 커버 층의 두께 이하일 수 있다.
상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B) 사이의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족할 수 있다.
상기 세라믹 바디의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족할 수 있다.
상기 하부 커버층의 두께(B)에 대한 상기 엑티브 층의 두께의 1/2(C)의 비율(C/B)은, C/B는 0.146≤C/B≤2.458의 범위를 만족할 수 있다.
상기 식별층은 백색일 수 있다.
상기 식별층의 색상은 상기 상부 커버 층의 색상보다 밝을 수 있다.
상기 식별층은 주성분으로 ABO3로 표현되는 화합물을 포함하며, A는 Ba 또는 Ba와 Ca, Zr 및 Sr 중 적어도 하나를 포함하며, B는 Ti 또는 Ti와 Zr 및 Hf 중 적어도 하나를 포함하며, 상기 주성분 100 몰에 대하여 1.0 내지 30 몰의 Si 및 Al을 부성분으로 포함할 수 있다.
상기 주성분 100 몰에 대하여 1.0 내지 1.5 몰의 Si 및 0.2 내지 0.8몰의 Al을 부성분으로 포함할 수 있다.
상기 주성분 100몰에 대하여 0 내지 2몰의 Mg 및 0 내지 0.09몰의 Mn을 포함할 수 있다.
상기 주성분 100몰에 대하여 Mg 및 Mn의 함량은 각각 0.001몰 미만인 포함할 수 있다.
상기 식별층은 상기 주성분 100 몰에 대하여 1 몰 이하의 Ca 및 Zr 중 선택된 하나의 첨가제를 포함할 수 있다.
다른 측면에서, 적층 칩 전자부품의 실장 기판은 상기 제1 실시예의 적층 칩 전자부품; 상기 외부 전극과 솔더링으로 연결되는 전극 패드; 및 상기 전극 패드가 형성되며, 상기 내부 전극이 수평하고 상기 하부 커버 층이 상기 상부 커버 층보다 두께 방향의 하측에 배치되도록 상기 적층 전자부품이 상기 전극 패드에 실장되는 인쇄 회로 기판;을 포함할 수 있다.
전압이 인가되어 상기 엑티브 층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서의 발생하는 변형율의 차이에 의해 상기 세라믹 바디의 길이 방향 양단부에 형성되는 변곡점이 상기 솔더링의 높이 이하에서 형성될 수 있다.
또 다른 측면에서, 적층 칩 전자부품의 포장체는 제1 실시예의 적층 칩 전자부품; 및 상기 적층 칩 전자부품이 수납되는 수납부가 형성되는 포장시트;를 포함하며, 상기 수납부 내에 수납되는 상기 적층 칩 전자부품 모두의 상기 내부 전극은 상기 수납부의 저면과 수평하게 배치되고, 상기 수납부 내에 수납되는 상기 적층 칩 전자부품 모두의 상기 하부 커버층은 상기 수납부의 저면을 향할 수 있다.
상기 적층 칩 전자부품이 수납된 포장시트는 릴 타입으로 권선되어 형성될 수 있다.
본 발명의 제2 실시예에 따르는 적층 칩 전자부품은 육면체 형상의 세라믹 바디의 길이 방향 양 단부에 형성되는 외부 전극; 상기 세라믹 바디 내에서 형성되며, 용량을 형성하도록 유전체 층을 사이에 두고 대향하여 배치되는 다수의 내부 전극들로 이루어진 엑티브 층; 상기 엑티브 층의 최상부 내부 전극의 상부에 형성되는 상부 커버층; 및 상기 엑티브 층의 최하부 내부 전극의 하부에 형성되며, 상기 상부 커버층의 두께보다 더 큰 두께를 가지는 하부 커버층;을 포함하며, 상기 하부 커버 층은 상기 상부 커버 층과 구별되는 색을 갖는 식별층을 포함하며, 상기 식별층의 두께는 30um 이상 상기 하부 커버 층의 두께 이하일 수 있다.
전압이 인가되어 상기 엑티브 층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서의 발생하는 변형율의 차이에 의해, 상기 세라믹 바디의 두께 방향의 중심부보다 하부의 상기 세라믹 바디의 길이 방향 양단부에 변곡점이 형성되며, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로 규정할 때, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족할 수 있다.
상기 상부 커버 층의 두께를 D로 규정할 때, 상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B)의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족할 수 있다.
상기 세라믹 바디의 두께에 대한 상기 하부 커버층이 차지하는 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족할 수 있다.
상기 하부 커버층의 두께(B)에 대한 상기 엑티브 층의 두께의 1/2(C)의 비율(C/B)은, C/B는 0.146≤C/B≤2.458의 범위를 만족할 수 있다.
상기 식별층은 백색일 수 있다.
상기 식별층의 색상은 상기 상부 커버 층의 색상보다 밝을 수 있다.
상기 식별층은 주성분으로 ABO3로 표현되는 화합물을 포함하며, A는 Ba 또는 Ba와 Ca, Zr 및 Sr 중 적어도 하나를 포함하며, B는 Ti 또는 Ti와 Zr 및 Hf 중 적어도 하나를 포함하며, 상기 주성분 100 몰에 대하여 1.0 내지 30 몰의 Si 및 Al을 부성분으로 포함할 수 있다.
상기 주성분 100 몰에 대하여 1.0 내지 1.5 몰의 Si 및 0.2 내지 0.8몰의 Al을 부성분으로 포함할 수 있다.
상기 주성분 100 몰에 대하여 0 내지 2 몰의 Mg 및 0 내지 0.09 몰의 Mn을 포함할 수 있다.
상기 주성분 100 몰에 대하여 Mg 및 Mn의 함량은 각각 O.001몰 미만일 수 있다.
상기 식별층은 상기 주성분 100 몰에 대하여 1 몰 이하의 Ca 및 Zr 중 선택된 적어도 하나 및 0.2 몰 이하의 K, B 및 Li 중 선택된 적어도 하나의 첨가제를 포함할 수 있다.
다른 측면에서, 적층 칩 전자부품의 실장 기판은 상기 제2 실시예의 적층 칩 전자부품; 상기 외부 전극과 솔더링으로 연결되는 전극 패드; 및 상기 전극 패드가 형성되며, 상기 내부 전극이 수평하고 상기 하부 커버 층이 상기 상부 커버 층보다 두께 방향의 하측에 배치되도록 상기 적층 전자부품이 상기 전극 패드에 실장되는 인쇄 회로 기판;을 포함할 수 있다.
전압이 인가되어 상기 엑티브 층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서의 발생하는 변형율의 차이에 의해 상기 세라믹 바디의 길이 방향 양단부에 형성되는 변곡점이 상기 솔더링의 높이 이하에서 형성될 수 있다.
또 다른 측면에서, 적층 칩 전자부품의 포장체는 상기 제2 실시예의 적층 칩 전자부품; 및 상기 적층 칩 전자부품이 수납되는 수납부가 형성되는 포장시트;를 포함하며, 상기 수납부 내에 수납되는 상기 적층 칩 전자부품 모두의 상기 내부 전극은 상기 수납부의 저면과 수평하게 배치되고, 상기 수납부 내에 수납되는 상기 적층 칩 전자부품 모두의 상기 하부 커버층은 상기 수납부의 저면을 향할 수 있다.
상기 적층 칩 전자부품이 수납된 포장시트는 릴 타입으로 권선되어 형성될 수 있다.
본 발명의 일 실시예에 따른 적층 칩 커패시터 및 그 실장 기판에 의하면, 어쿠스틱 노이즈를 현저하게 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 칩 커패시터를 일부 절개하여 도시한 개략 절개 사시도.
도 2는 도 1의 적층 칩 커패시터를 길이 방향 및 두께 방향으로 절단하여 도시한 단면도.
도 3은 도 1의 적층 칩 커패시터의 치수 관계를 설명하기 위한 길이 방향 및 두께 방향의 개략 단면도.
도 4는 도 1의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 개략적으로 도시한 개략 사시도.
도 5는 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습의 개략 평면도.
도 6은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 길이 방향과 두께 방향으로 절단하여 도시한 단면도.
도 7은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 상태에서 전압이 인가되어 적층 칩 커패시터가 변형되는 모습을 개략적으로 도시한 단면도.
도 8(a)는 종래의 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수직 실장된 경우와 수평 실장된 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화 모습의 그래프이며, 도 8(b)는 본 발명의 실시예인 내부 전극이 인쇄 회로 기판에 수평인 상태이고 하부 커버 층이 인쇄 회로 기판과 인접하도록 적층 칩 커패시터를 인쇄 회로 기판에 실장한 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화의 모습을 종래 기술과 대비하여 도시한 그래프.
도 9는 본 발명의 일 실시예에 따른 적층 칩 커패시터를 포장체에 실장되는 모습을 도시한 개략 사시도.
도 10은 도 9의 포장체를 릴 형상으로 권취하여 도시한 개략 단면도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
본 발명의 일 실시예에 따른 적층 칩 전자 부품은 유전체 층을 이용하며, 상기 유전체 층을 사이에 두고 내부 전극이 서로 대향하는 구조를 가지는 적층 세라믹 커패시터, 적층 베리스터, 서미스터, 압전 소자, 다층 기판 등에 적절하게 이용될 수 있다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
적층 칩 커패시터
도 1은 본 발명의 일 실시예에 따른 적층 칩 커패시터를 일부 절개하여 도시한 개략 절개 사시도이며, 도 2는 도 1의 적층 칩 커패시터를 길이 방향 및 두께 방향으로 절단하여 도시한 단면도이며, 도 3은 도 1의 적층 칩 커패시터의 치수 관계를 설명하기 위한 길이 방향 및 두께 방향의 개략 단면도이다.
도 1 내지 도 3을 참조하면, 적층 칩 커패시터(10)는 세라믹 바디(12), 외부 전극(40), 엑티브 층(60) 및 상부, 하부 커버 층(53, 55)를 포함할 수 있다.
상기 세라믹 바디(12)는 세라믹 그린시트 상에 내부 전극(20)을 형성하도록 도전성 페이스트를 도포하고, 상기 내부 전극(20)이 형성된 세라믹 그린시트를 적층한 후 소성하여 제조될 수 있다. 상기 세라믹 바디(12)는 다수의 유전체 층(52, 54)과 내부 전극(22, 24)이 반복적으로 적층하여 형성될 수 있다.
상기 세라믹 바디(12)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 바디(12)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
본 발명의 실시예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 적층 칩 커패시터(10)이다.
상기 유전체 층(50)을 이루는 재료로서, 고용량화를 위해 고유전율을 갖는 세라믹 분말을 사용할 수 있다. 상기 세라믹 분말은 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있으며, 이에 제한 되는 것은 아니다.
상기 제1 및 제2 외부 전극(42, 44)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다. 상기 도전성 페이스트에 포함되는 금속 분말은 Cu, Ni, 또는 이들의 합금을 사용할 수 있으며, 특별히 이들로 제한되는 것은 아니다.
상기 내부 전극(20)은 제1 내부 전극(22)과 제2 내부 전극(24)을 포함할 수 있으며, 상기 제1 및 제2 내부 전극(22, 24)은 각각 제1 및 제2 외부 전극(42, 44)으로 전기적으로 연결될 수 있다.
여기서, 상기 제1 내부 전극(22)과 제 2 내부 전극(24)은 유전체 층(54, 도 1 참조)을 사이에 두고 대향하여 중첩된 제1 및 제2 전극 패턴부(222, 242)과 각각의 제1 및 제2 외부 전극(42, 44)으로 인출되는 제1 및 제2 리드부(224, 244)를 포함할 수 있다.
상기 제1 및 제2 전극 패턴부(222, 242)는 두께 방향으로 연속하여 적층되어 세라믹 바디(12) 내에서 정전 용량을 형성하는 엑티브 층(60)을 구성할 수 있다.
적층 칩 커패시터의 길이 방향 및 두께 방향 단면에서, 상기 엑티브 층(60)을 제외한 마진부로 정의할 수 있다. 상기 마진부 중에서 두께 방향으로 상기 엑티브 층(60)의 상부 마진부 및 하부 마진부를 특히, 상부 커버 층(53) 및 하부 커버 층(55)으로 정의할 수 있다.
상기 상부 커버 층(53) 및 하부 커버 층(55)은 상기 제1 내부 전극(22)과 제2 내부 전극(24) 사이에 형성되는 유전체 층(52, 54)과 마찬가지로 세라믹 그린 시트가 소결되어 형성될 수 있다.
상기 상부 커버 층(53) 및 하부 커버 층(55)을 포함한 복수의 유전체 층(50)은 소결된 상태로써, 인접하는 유전체 층(50) 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 실시예에서는 상기 하부 커버 층(55)은 상기 상부 커버 층(53)에 비해 더 큰 두께를 가질 수 있다. 즉, 상기 하부 커버 층(55)은 상기 상부 커버 층(53)에 비해 세라믹 그린 시트의 적층수를 늘림으로써 상기 상부 커버 층(53)에 비해 더 큰 두께를 가질 수 있다.
상기 하부 커버 층(55)은 상기 세라믹 바디(12) 내에서 상기 상부 커버 층과 구별되는 색을 가지는 식별층(30)을 포함할 수 있다.
상기 식별층(30)은 소성 후의 두께가 30㎛ 이상 상기 하부 커버 층의 두께 이하일 수 있다. 상기 식별층(30)은 일예로 4㎛이하의 세라믹 그린시트가 적어도 8장 이상 적층되어 형성될 수 있다.
상기 식별층(30)은 상기 식별층은 주성분으로 ABO3로 표현되는 화합물을 포함할 수 있다. 여기서, A는 Ba 또는 Ba와 Ca, Zr 및 Sr 중 적어도 하나를 포함할 수 있다. 부연하면, A는 Ba이거나, Ba에 Ca, Zr 및 Sr 중 적어도 하나가 포함될 수 있는 것이다. 또한, B는 Ti 또는 Ti와 Zr 및 Hf 중 적어도 하나를 포함할 수 있다. 즉, B는 Ti이거나 Ti와 Zr, Ti와 Hf, Ti, Zr 및 Hr일 수 있다.
여기서, 상기 주성분 100 몰에 대하여 0.1 내지 30 몰의 Si 및 Al을 부성분으로 포함할 수 있다.
더욱 상세하게, Ba, Si 및 Al을 포함하는 부성분 중 Si의 함량은 상기 주성분 100 몰에 대하여 1.0 내지 1.5 몰, Al의 함량은 상기 주성분 100 몰에 대하여 0.2 내지 0.8 몰일 수 있다. 또한, 본 발명의 다른 일 실시예에 따른 어쿠스틱 노이즈 저감효과가 있는 저유전율 제품의 경우에는 상기 Ba, Si 및 Al을 포함하는 부성분 중 Si 및 Al의 함량이 주성분 100 몰에 대하여 30 몰까지 포함될 수도 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 식별층(30)은 상기 주성분 100 몰에 대하여 0 내지 2 몰의 Mg 및 0 내지 0.09 몰의 Mn을 포함할 수 있다.
여기서, Mg과 Mn과 같은 첨가제들은 수축율을 다른 유전체 층(50)과 유사하게 하도록 하여, 다른 유전체 층(50)들과의 성분 차이로 인한 크랙이나 디라미레이션 발생을 줄일 수 있다.
BaTiO3의 모재 분말에 Si 및 Al을 포함하는 부성분을 포함하고, 첨가제로 Mg 또는 Mn을 미량을 첨가하여 제조한 세라믹 그린시트를 1150℃의 온도로 소성하는 경우, 소성된 세라믹 그린시트는 백색 계통의 색상을 가질 수 있다.
특히, 백색 계통의 색상이 더 잘 나타나도록 Mg과 Mn의 양을 줄일 수 있는데, 상기 식별층(30)은 상기 주성분 100 몰에 대하여 Mg 및 Mn의 함량은 각각 O.001몰 미만으로 포함될 수 있다.
본 발명의 실시예와 같은 부성분과 첨가제의 조성을 가지지 않은 일반적인 세라믹 그린시트는 소성 후 짙은 갈색계통의 색상을 가진다. 상기 백색 계통의 식별층(30)은 소성 후 짙은 갈색 계통의 색상을 가지는 엑티브 층(60)이나 상부 커버 층(53)과 색상의 차이로 구분될 수 있다. 즉, 상기 식별층(30)의 색상은 상기 엑티브 층(60)이나 상부 커버 층(53)의 색상보다 밝을 수 있다.
이와 같은 색상의 차이는 하부 커버 층(55)이 인쇄 회로 기판의 상면과 인접하게 실장되도록 하여 어쿠스틱 노이즈를 줄일 수 있는 중요한 역할을 한다.
또한, 상기 식별층(30)은 상기 주성분 100 몰에 대하여 1 몰 이하의 Ca 및 Zr 중 선택된 적어도 하나 그리고, 0.2 몰 이하의 K, B 및 Li 중 선택된 적어도 하나의 첨가제를 포함할 수 있다. 여기서, 본 첨가제들은 무색 참가제로, 글래스 형성에 기여할 수 있다.
아래의 표 1은 하부 커버 층에 식별층을 형성하고, 상기 식별층의 두께를 조절하면서, 하부 커버 층(55)이 인쇄 회로 기판의 상면과 인접하게 실장되도록 하는 실험예를 나타낸다.
하부 커버 층의 전체 두께 (㎛) 식별층의 두께 (㎛) 식별층 두께/하부 커버 층 전체 두께 (%) 상하구별 불량률 (%)






330		 10 3.0 47
20 6.1 23
30 9.1 0
40 12.1 0
50 15.2 0
70 21.2 0
100 30.3 0
150 45.5 0
200 60.6 0
250 75.8 0
270 81.8 0
300 90.9 0
310 93.9 0
330 100 0
식별층(30)의 두께에 따라 인쇄 회로 기판에 하부 커버 층(55)이 인접하도록 실장되지 않은 경우를 불량으로 판정하였으며, 표 1을 참조하면, 식별층(30)의 두께는 적어도 30㎛ 이상이어야 외부에서 확실한 인식이 가능하다.
도 3을 참조하면, 본 실시예의 적층 칩 커패시터를 더욱 명확하게 규정할 수 있다.
우선, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 수 있다.
상기 세라믹 바디(12)의 전체 두께는 외부 전극(40)이 상기 세라믹 바디의 상면(ST)와 하면(SB)에 도포되어 형성되는 만큼의 두께를 포함하지 않는다. 본 실시예에서는 세라믹 바디(12)의 상면(ST)와 하면(SB)의 1/2을 A로 규정한다.
상기 하부 커버 층(55)의 두께 B는 엑티브 층(60)의 두께 방향 최하부에 형성되는 내부 전극의 하면에서 세라믹 바디(12)의 하면(SB)까지의 거리로 규정한다. 또한, 상기 상부 커버 층(53)의 두께 D는 엑티브 층(60)의 두께 방향 최상부에 형성되는 내부 전극의 상면에서 세라믹 바디(12)의 상면(ST)까지의 거리로 규정한다.
여기서, 상기 엑티브 층(60)의 전체 두께는 엑티브 층(60)의 최상부에 형성되는 내부 전극의 상면에서 엑티브 층(60)의 최하부에 형성되는 내부 전극의 하면까지의 거리를 의미한다. C는 상기 엑티브 층(60)의 1/2을 규정한다.
본 실시예에서는 상기 상부 커버 층(53)의 두께, D는 D≥4㎛의 범위를 만족할 수 있다. D가 4㎛보다 작은 경우 내부 전극이 세라믹 바디(12)의 상면(ST)으로 노출되는 불량이 발생할 수 있다.
또한, 본 실시예에서는 상기 엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족할 수 있다.
여기서, 상기 엑티브 층(60)의 중심부는 상기 엑티브 층(60)의 최상부에 형성되는 내부 전극의 상면에서 엑티브 층(60)의 최하부에 형성되는 내부 전극의 하면까지의 거리의 중간 지점인 엑티브 층 센터 라인(CLA)에서 상부 및 하부로 1㎛ 범위 내로 규정할 수 있다.
또한, 상기 세라믹 바디(12)의 중심부는 세라믹 바디(12)의 상면(ST)와 하면(SB) 사이의 중간 지점인 세라믹 바디의 센터 라인(CLc)에서 상부 및 하부로 1㎛ 범위 내로 규정할 수 있다.
적층 칩 커패시터(10)의 양단부에 형성되는 제1 및 제2 외부 전극(42, 44)에 극성이 다른 전압이 인가되면, 유전체 층(50)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디(12)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(42, 44)의 길이 방향 양단부는 포아송 효과(Poisson effect)에 의해 세라믹 바디(12)의 두께 방향의 팽창과 수축과는 반대로, 수축과 팽창을 하게 된다.
여기서, 상기 엑티브 층(60)의 중심부는 제1 및 제2 외부 전극(42, 44)의 길이 방향 양단부에서 가장 최대로 팽창과 수축되는 부분으로 어쿠스틱 노이즈 발생의 원인이 되는 인자가 된다.
본 실시예에서는 어쿠스틱 노이즈를 감소시키기 위해, 상기 엑티브 층(60)의 중심부가 세라믹 바디(12)의 중심부에서 벗어난 비율을 규정하였다.
한편, 본 실시예에서는 전압이 인가되어 상기 엑티브 층(60)의 중심부에서 발생하는 변형율과 상기 하부 커버 층(55)에서의 발생하는 변형율의 차이에 의해, 상기 세라믹 바디(12)의 두께 방향의 중심부보다 하부의 상기 세라믹 바디(12)의 길이 방향 양단부에 변곡점이 형성될 수 있다.
어쿠스틱 노이즈를 감소시키기 위해, 본 실시예는 상기 상부 커버 층(53)의 두께(D)와 하부 커버 층(55)의 두께(B)의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족할 수 있다.
또한, 상기 세라믹 바디(12)의 두께의 1/2(A)에 대한 상기 하부 커버층(55)d의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족할 수 있다.
또한, 상기 하부 커버층(55)의 두께(B)에 대한 상기 엑티브 층(60)의 두께 1/2(C)의 비율, C/B는 0.146≤C/B≤2.458의 범위를 만족할 수 있다.
한편, 본 발명은 두께가 상부 커버 층(53)보다 큰 하부 커버 층(55)을 인쇄 회로 기판의 상면과 인접하게 실장하기 위해, 상기 하부 커버 층(55)의 백색의 식별층(30)이 인쇄 회로 기판의 상면으로 향하게 할 수 있다.
적층 칩 커패시터의 실장 기판
도 4는 도 1의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 개략적으로 도시한 개략 사시도이며, 도 5는 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습의 개략 평면도이며, 도 6은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 길이 방향과 두께 방향으로 절단하여 도시한 단면도이다.
본 실시예에 따른 적층 칩 커패시터의 실장 기판(100)은 적층 칩 전자부품(10), 전극 패드(122, 124) 및 인쇄 회로 기판(120)을 포함할 수 있다.
상기 적층 칩 전자부품(10)은 기 설명한 적층 칩 커패시터일 수 있으며, 내부 전극(22, 24)이 상기 인쇄 회로 기판(120)과 수평하도록 적층 칩 커패시터(10)가 인쇄 회로 기판(120)에 실장될 수 있다.
또한, 상기 적층 칩 커패시터(10)의 세라믹 바디(12) 내의 상부 커버 층(53)보다 더 두꺼운 하부 커버 층(55)이 상기 상부 커버 층(53) 보다 두께 방향 하측에 배치되도록, 상기 적층 칩 커패시터(10)가 상기 인쇄 회로 기판(120) 상에 실장될 수 있다.
상기 적층 칩 커패시터(10)가 인쇄 회로 기판(120)에 실장되어 전압을 인가하면 어쿠스틱 노이즈가 발생한다. 이때, 전극 패드(122, 124)의 크기는 상기 적층 칩 커패시터(10)의 제1 및 제2 외부 전극(42, 44)와 상기 전극 패드(122, 124)를 연결하는 솔더링의 양을 결정하며, 어쿠스틱 노이즈를 감소시킬 수도 있다.
도 7은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 상태에서 전압이 인가되어 적층 칩 커패시터가 변형되는 모습을 개략적으로 도시한 단면도이다.
도 7을 참조하면, 상기 적층 칩 커패시터(10)가 인쇄 회로 기판(120)에 실장되고 적층 칩 커패시터(10)의 양단부에 형성되는 제1 및 제2 외부 전극(42, 44)에 극성이 다른 전압이 인가되면, 유전체 층(50)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디(12)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(42, 44)의 길이 방향 양단부는 포아송 효과(Poisson effect)에 의해 세라믹 바디(12)의 두께 방향의 팽창과 수축과는 반대로, 수축과 팽창을 하게 된다.
한편, 본 실시예에서는 전압이 인가되어 상기 엑티브 층(60)의 중심부에서 발생하는 변형율과 상기 하부 커버 층(55)에서의 발생하는 변형율의 차이에 의해, 상기 세라믹 바디(12)의 두께 방향의 중심부보다 하부의 상기 세라믹 바디(12)의 길이 방향 양단부에 변곡점(PI, point of inflection)이 형성될 수 있다.
또한, 상기 변곡점(PI)은 세라믹 바디(12)의 외부면의 위상이 변화되는 지점으로, 전극 패드(122, 124)에서 상기 적층 칩 커패시터(10)의 외부 전극(42, 44)에 형성되는 솔더링(142, 144)의 높이 이하에서 형성될 수 있다.
여기서, 상기 엑티브 층(60)의 중심부는 전압의 인가에 의해, 제1 및 제2 외부 전극(42, 44)의 길이 방향 양단부에서 가장 최대로 팽창과 수축되는 부분이 된다.
도 7은 적층 칩 커패시터(10)의 길이 방향의 양단부가 최대로 팽창된 부분을 나타내며, 적층 칩 커패시터(10)의 길이 방향의 양단부가 최대로 팽창되면, 솔더링(142, 144)의 상부는 팽창에 의해 외부로 밀려나는 힘(①)이 생기고, 솔더링(142, 144)의 하부는 팽창에 의해 외부로 밀려나는 힘에 의해 외부 전극으로 미는 수축되는 힘(②)이 생긴다.
이로 인해 변곡점(PI, point of inflection)이 솔더링의 높이 이하에서 발생될 수 있다.
도 5를 참조하면, 제1 전극 패드(122)와 제2 전극 패드(124)의 길이 방향의 양단부 사이의 거리를 L1으로, 적층 칩 커패시터(10)의 제1 외부 전극(42)과 제2 외부 전극(44)의 길이 방향의 외부면 사이의 거리를 L2로 규정하고 있다. 또한, 제1 전극 패드(122)와 제2 전극 패드(124)의 폭 방향의 양 단부 사이의 거리를 W1으로, 적층 칩 커패시터(10)의 제1 외부 전극(42)과 제2 외부 전극(44)의 폭 방향의 외부면 사이의 거리를 W2로 규정하고 있다.
도 8a는 종래의 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수직 실장된 경우와 수평 실장된 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화 모습을 도시한 그래프이다.
도 8a를 참조하면, 전극 패드의 사이즈, 즉, L1/L2가 1.34 및 1.17 이하로 작아질 때, 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수평으로 실장된 경우 어쿠스틱 노이즈가 감소되는 것을 알 수 있다. 그러나, 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수직으로 실장된 경우에는 어쿠스틱 노이즈가 많이 저감되지 않는 것을 알 수 있다.
즉, 전극 패드의 크기는 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수평으로 실장되느냐 수직으로 실장되느냐에 따라 어쿠스틱 노이즈 감소시키는데 다른 경향성을 가진다.
도 8b는 본 발명의 실시예인 내부 전극이 인쇄 회로 기판에 수평인 상태이고 하부 커버 층이 인쇄 회로 기판과 인접하도록 적층 칩 커패시터를 인쇄 회로 기판에 실장한 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화의 모습을 종래 기술과 대비하여 도시한 그래프이다.
도 8b를 참조하면, 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수평으로 실장이 되는 경우라도, 하부 커버 또는 상부 커버의 두께에 따라서 어쿠스틱 노이즈의 크기가 다름을 알 수 있다. 따라서, 어쿠스틱 노이즈를 더 감소시키기 위해서는 다른 파라미터가 더 필요함을 알 수 있다.
본 발명의 실시예들에 따르면, 엑티브 층의 중심부가 적층 칩 커패시터의 중심부로부터 벗어나는 정도의 범위, 상부 커버 층과 하부 커버 층 사이의 비율, 세라믹 바디의 두께에 대한 하부 커버 층이 차지하는 비율, 엑티브 층의 두께에 대한 하부 커버 층이 차지하는 비율을 조절하여 어쿠스틱 노이즈를 더 저감할 수 있다.
본 발명의 일 실시예에 따르면, 엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하면, 전극 패드가 작아서 솔더의 양이 적은 경우에도 어쿠스틱 노이즈가 충분히 저감되며, 전극 패드가 큰 경우에 오히려 어쿠스틱 노이즈가 더 감소하는 것을 알 수 있다.
즉, 엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하면, 전극 패드의 크기와는 무관하게 어쿠스틱 노이즈가 현저하게 감소될 수 있다. 여기서, A는 상기 세라믹 바디의 전체 두께의 1/2, B는 상기 하부 커버 층의 두께, C는 상기 엑티브 층의 전체 두께의 1/2, D는 상기 상부 커버 층의 두께를 각각 나타낸다.
엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하면, 적층 칩 커패시터의 최대 변위는 엑티브 층(60)의 중심으로 세라믹 바디(12)의 중심부의 상부가 되므로, 솔더를 통해 인쇄 회로 기판(120)으로 전달되는 변위량이 줄어들게 되어 어쿠스틱 노이즈가 감소하는 것으로 해석될 수 있다.
적층 칩 커패시터의 포장체
도 9는 본 발명의 일 실시예에 따른 적층 칩 커패시터를 포장체에 실장되는 모습을 도시한 개략 사시도이며, 도 10은 도 9의 포장체를 릴 형상으로 권취하여 도시한 개략 단면도이다.
도 9를 참조하면, 본 실시예의 적층 칩 커패시터의 포장체(200)는 적층 칩 커패시터(10)가 수납되는 수납부(224)가 형성되는 포장시트(220)를 포함할 수 있다.
상기 포장시트(220)의 수납부(224)는 전자 부품(10)과 대응되는 형상을 가지며, 상기 수납부(224)의 저면(225)을 기준으로 내부 전극은 수평하게 배치될 수 있다.
상기 적층 칩 커패시터(10)는 전자 부품 정렬 장치(150)를 통해 내부 전극이 수평하게 정렬된 상태를 유지하며, 이송장치(170)를 통해 포장시트(220)로 이동하게 된다. 따라서, 포장시트(220)의 수납부(224)의 저면(225)을 기준으로 내부 전극이 수평하도록 배치될 수 있다. 이와 같은 방법으로, 포장시트(220) 내의 다수의 적층 칩 커패시터(10)가 상기 포장시트(220) 내에서 동일한 방향성을 가지도록 배치될 수 있다.
상기 수납부(224) 내에 수납되는 상기 적층 칩 커패시터(10) 각각은 상기 하부 커버 층(55)이 상기 수납부(224)의 저면을 향하도록 배치될 수 있다. 여기서, 상기 하부 커버 층(55) 내의 식별층(30)이 있는 경우 상기 세라믹 바디(12)의 상부 및 하부를 구분하기 용이하게 된다. 이때, 상기 수납부(224) 내에 수납되는 상기 적층 칩 전자부품 모두의 상기 하부 커버 층(55)이 상기 수납부(224)의 저면을 향하도록 할 수 있다. 이와 같이 수납부(224)에 수납이 되면, 추후 상기 하부 커버 층(55)이 인쇄 회로 기판을 향하도록 실장하는데 유리하다.
상기 적층 칩 커패시터의 포장체(200)는 상기 수납부(225)의 저면을 기준으로 상기 내부 전극이 수평하게 배치된 전자 부품(10)이 수납된 상기 포장시트(220)를 덮는 포장막(240)을 더 포함할 수 있다.
도 10은 릴 타입으로 감겨진 형상의 적층 칩 커패시터의 포장체(200)로, 연속적으로 감겨져서 형성될 수 있다.
실험예
본 발명의 실시예와 비교예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부전극을 형성한다.
상기 세라믹 그린 시트를 약 370층으로 적층하되, 내부 전극이 형성되지 않은 세라믹 그린 시트를 내부 전극이 형성된 세라믹 그린 시트의 하부에서 상부보다 더 많이 적층을 하였다. 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다.
이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.64mm×0.88mm(L×W, 1608 사이즈) 이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1mm 내의 범위로 정하였고, 이를 만족하면 실험을 어쿠스틱 노이즈 측정을 실시하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
샘플
번호		 A
(㎛)		 B
(㎛)		 C
(㎛)		 D
(㎛)		 (B+C)/A B/A D/B C/B Acoustic Noise
(dB)		 용량
구현율
1* 405.5 40.2 365.4 39.9 1.000 0.099 0.993 9.090 29.5 OK
2* 436.0 70.4 365.9 69.7 1.001 0.161 0.990 5.197 25.7 OK
3* 455.5 90.8 364.3 91.5 0.999 0.199 1.008 4.012 23.1 OK
4* 508.1 24.9 361.1 269.1 0.760 0.049 10.807 14.502 31.2 OK
5* 456.6 25.2 360.1 167.8 0.844 0.055 6.659 14.290 32.5 OK
6* 527.3 30.2 191.0 642.4 0.419 0.057 21.272 6.325 30.3 OK
7* 414.5 30.9 188.8 420.4 0.530 0.075 13.605 6.110 30.5 OK
8* 516.2 39.4 360.7 271.5 0.775 0.076 6.891 9.155 28.2 OK
9* 446.0 39.8 365.5 121.2 0.909 0.089 3.045 9.183 29.1 OK
10* 469.1 40.6 364.2 169.1 0.863 0.087 4.165 8.970 27.9 OK
11* 416.2 40.7 360.7 70.3 0.964 0.098 1.727 8.862 28.4 OK
12* 428.3 40.8 360.0 95.7 0.936 0.095 2.346 8.824 28.9 OK
13* 495.9 40.9 364.9 221.0 0.818 0.082 5.403 8.922 28.1 OK
14* 435.9 25.0 421.3 4.2 1.024 0.057 0.168 16.852 31.6 OK
15* 420.7 70.4 365.9 39.1 1.037 0.167 0.555 5.197 25.7 OK
16 431.7 94.8 364.3 40.0 1.063 0.220 0.422 3.843 19.9 OK
17 443.0 103.8 389.1 4.0 1.113 0.234 0.039 3.749 19.3 OK
18 443.7 119.8 363.2 41.1 1.089 0.270 0.343 3.032 18.7 OK
19 447.1 147.3 362.1 22.7 1.139 0.329 0.154 2.458 17.9 OK
20 452.8 164.7 360.2 20.4 1.159 0.364 0.124 2.187 17.3 OK
21 448.7 170.3 361.0 5.1 1.184 0.380 0.030 2.120 17.2 OK
22 470.7 170.4 365.4 40.2 1.138 0.362 0.236 2.144 17.4 OK
23 491.9 220.3 360.8 41.8 1.181 0.448 0.190 1.638 16.9 OK
24 500.6 270.2 360.5 9.9 1.260 0.540 0.037 1.334 16.8 OK
25 516.9 270.4 361.8 39.7 1.223 0.523 0.147 1.338 16.7 OK
26 502.1 364.9 312.3 14.7 1.349 0.727 0.040 0.856 16.6 OK
27 407.5 421.8 189.1 14.9 1.499 1.035 0.035 0.448 16.6 OK
28 445.8 493.3 179.3 39.7 1.509 1.107 0.080 0.363 16.5 OK
29 483.7 632.0 160.1 15.2 1.638 1.307 0.024 0.253 16.4 OK
30 520.0 643.4 190.7 15.2 1.604 1.237 0.024 0.296 16.4 OK
31 486.4 685.3 121.1 45.3 1.658 1.409 0.066 0.177 16.4 OK
32 507.2 742.7 120.8 30.1 1.702 1.464 0.041 0.163 16.4 OK
33 515.2 773.9 118.2 20.1 1.732 1.502 0.026 0.153 16.4 OK
34 524.5 798.2 116.9 16.9 1.745 1.522 0.021 0.146 16.3 OK
35* 533.4 832.4 109.8 14.8 1.766 1.561 0.018 0.132 16.3 NG
36* 533.3 841.1 105.3 14.9 1.775 1.577 0.018 0.125 16.3 NG
37* 534.1 849.7 101.2 16.1 1.780 1.591 0.019 0.119 16.3 NG
*는 비교예
[표 2]의 데이터는 도 3과 같이 적층 칩 커패시터(10)의 세라믹 바디(12)의 폭 방향(W)의 중심부에서 길이 방향(L) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
여기서 A, B, C 및 D는 상기에서 설명한 바와 같이, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판 당 1개의 시료(적층 칩 커패시터)를 상하 방향으로 구분하여 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다. 그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 시료의 양단자에 DC 전압 및 전압 변동을 인가하였다. 상기 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
[표 2]에서, 시료 1 내지 3은 하부 커버층의 두께(B)와 상부 커버층의 두께(D)가 거의 유사한 커버 대칭 구조를 갖는 비교예이고, 시료 4 내지 13은 상부 커버층의 두께(D)가 하부 커버층의 두께(B)보다 두꺼운 구조를 갖는 비교예이다. 시료 14, 15 및 35 내지 37은 하부 커버층의 두께(B)가 상부 커버층의 두께(D)보다 두꺼운 구조를 갖는 비교예이다. 시료 16 내지 34는 본 발명에 따른 실시예이다.
본 발명의 실시예들은 상기 상부 커버 층(53)의 두께(D)가 D≥4㎛의 범위를 만족할 수 있다. D가 4㎛보다 작은 경우 내부 전극이 세라믹 바디(12)의 상면(ST)으로 노출되는 불량이 발생할 수 있다.
(B+C)/A 값이 거의 1인 경우는 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 크게 벗어나지 않음을 의미한다. 하부 커버층의 두께(B)와 상부 커버층의 두께(D)가 거의 유사한 커버대칭 구조를 갖는 시료 1 내지 3의 (B+C)/A 값은 거의 1이다.
(B+C)/A 값이 1보다 크면 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 상부 방향으로 벗어났음을 의미하고, (B+C)/A 값이 1보다 작으면 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 하부 방향으로 벗어났음을 의미할 수 있다.
우선, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하는 실시예인 시료 16 내지 34는 어쿠스틱 노이즈가 20dB 미만으로 현저히 줄어드는 것을 알 수 있다.
상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A가 1.063 미만인 시료 1 내지 15는 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 거의 벗어나지 않았거나, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 하부 방향으로 벗어난 구조를 갖는다. (B+C)/A가 1.063 미만인 시료 1 내지 15는 어쿠스틱 노이즈가 25dB 내지 32.5dB로서 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A가 1.745를 초과하는 경우에는 시료 35 내지 37의 경우에는 목표용량 대비 정전용량이 낮아서 용량 불량이 발생하였다. 표 1에서, 용량 구현율(즉, 목표용량 대비 정전용량의 비율)이 "NG"인 경우란 목표 용량치를 100%라고 할 때, 목표용량 대비 정전용량 값이 80% 미만인 경우를 의미한다.
또한, 상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B)의 비율(D/B)이 0.021≤D/B≤0.422의 범위를 만족하는 실시예들은 어쿠스틱 노이즈가 현저히 줄어드는 것을 알 수 있다.
상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B)의 비율(D/B)이 0.422를 초과하는 비교예들은 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다. 상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B)의 비율(D/B)이 0.021 미만의 경우에는 상부 커버 층의 두께(D)에 비해 하부 커버 층의 두께(B)가 지나치게 커서 크랙 또는 디라미네이션 발생할 수도 있고, 목표용량 대비 정전용량이 낮아서 용량 불량이 발생할 수도 있다.
실시예들 중에서 상기 세라믹 바디의 두께(A)에 대한 상기 하부 커버층의 두께(B)의 비율(B/A) 및 상기 하부 커버 층의 두께(B)에 대한 엑티브 층의 두께(C)의 비율(C/B) 각각이 0.329≤B/A≤1.522 및 0.146≤C/B≤2.458의 범위를 만족하는 실시예인 시료 19 내지 34는 어쿠스틱 노이즈가 18dB 미만으로 더 현저히 줄어드는 것을 알 수 있다.
상기 세라믹 바디의 두께(A)에 대한 상기 하부 커버층의 두께(B)의 비율(B/A)이 1.522를 초과하거나 상기 하부 커버 층의 두께(B)에 대한 엑티브 층의 두께(C)의 비율(C/B)이 0.146 미만인 시료 35 내지 37의 경우에는 목표용량 대비 정전용량이 낮아서 용량 불량이 발생한다.
10: 적층 칩 커패시터 42, 44: 제1 및 제2 외부 전극
20: 내부 전극 50: 유전체 층
53: 상부 커버 층 55: 하부 커버 층

Claims (31)

  1. 내부 전극과 유전체 층을 포함하는 세라믹 바디;
    상기 세라믹 바디의 길이 방향의 양 단부를 덮도록 형성되는 외부 전극;
    상기 유전체 층을 사이에 두고 상기 내부 전극이 대향하여 배치되어 용량이 형성되는 엑티브 층; 및
    상기 엑티브 층의 두께 방향 상부 또는 하부에 형성되며, 두께 방향 하부가 두께 방향 상부보다 더 큰 두께를 가지는 상부 및 하부 커버 층;을 포함하며,
    상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 때,
    상기 상부 커버층의 두께, D는 D≥4㎛의 범위를 만족하고,
    상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하며,
    상기 하부 커버 층은 상기 상부 커버 층과 구별되는 색을 갖는 식별층을 포함하며, 상기 식별층의 두께는 30㎛ 이상 상기 하부 커버 층의 두께 이하인 적층 칩 전자부품.
  2. 제1항에 있어서,
    상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B) 사이의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족하는 적층 칩 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 바디의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족하는 적층 칩 전자부품.
  4. 제1항에 있어서,
    상기 하부 커버층의 두께(B)에 대한 상기 엑티브 층의 두께의 1/2(C)의 비율(C/B)은, C/B는 0.146≤C/B≤2.458의 범위를 만족하는 적층 칩 전자부품.
  5. 제1항에 있어서,
    상기 식별층은 백색인 적층 칩 전자부품.
  6. 제1항에 있어서,
    상기 식별층의 색상은 상기 상부 커버 층의 색상보다 밝은 적층 칩 전자부품.
  7. 제1항에 있어서,
    상기 식별층은 주성분으로 ABO3로 표현되는 화합물을 포함하며, A는 Ba 또는 Ba와 Ca, Zr 및 Sr 중 적어도 하나를 포함하며, B는 Ti 또는 Ti와 Zr 및 Hf 중 적어도 하나를 포함하며,
    상기 주성분 100 몰에 대하여 0.1 내지 30 몰의 Si 및 Al을 부성분으로 포함하는 적층 칩 전자부품.
  8. 제7항에 있어서,
    상기 주성분 100 몰에 대하여 1.0 내지 1.5 몰의 Si 및 0.2 내지 0.8몰의 Al을 부성분으로 포함하는 적층 칩 전자부품.
  9. 제7항에 있어서,
    상기 주성분 100몰에 대하여 0 내지 2몰의 Mg 및 0 내지 0.09몰의 Mn을 포함하는 적층 칩 전자부품.
  10. 제7항에 있어서,
    상기 주성분 100몰에 대하여 Mg 및 Mn의 함량은 각각 0.001몰 미만인 포함하는 적층 칩 전자부품.
  11. 제7항에 있어서,
    상기 식별층은 상기 주성분 100 몰에 대하여 1 몰 이하의 Ca 및 Zr 중 선택된 하나의 첨가제를 포함하는 적층 칩 전자부품.
  12. 제1항의 적층 칩 전자부품;
    상기 외부 전극과 솔더링으로 연결되는 전극 패드; 및
    상기 전극 패드가 형성되며, 상기 내부 전극이 수평하고 상기 하부 커버 층이 상기 상부 커버 층보다 두께 방향의 하측에 배치되도록 상기 적층 전자부품이 상기 전극 패드에 실장되는 인쇄 회로 기판;을 포함하는 적층 칩 전자부품의 실장 기판.
  13. 제12항에 있어서,
    전압이 인가되어 상기 엑티브 층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서의 발생하는 변형율의 차이에 의해 상기 세라믹 바디의 길이 방향 양단부에 형성되는 변곡점이 상기 솔더링의 높이 이하에서 형성되는 적층 칩 전자부품의 실장기판.
  14. 제1항의 적층 칩 전자부품; 및
    상기 적층 칩 전자부품이 수납되는 수납부가 형성되는 포장시트;를 포함하며,
    상기 수납부 내에 수납되는 상기 적층 칩 전자부품 모두의 상기 내부 전극은 상기 수납부의 저면과 수평하게 배치되고,
    상기 수납부 내에 수납되는 상기 적층 칩 전자부품 모두의 상기 하부 커버층은 상기 수납부의 저면을 향하는 적층 칩 전자부품의 포장체.
  15. 제14항에 있어서,
    상기 적층 칩 전자부품이 수납된 포장시트는 릴 타입으로 권선되어 형성되는 적층 칩 전자부품의 포장체.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
KR1020120108328A 2012-09-27 2012-09-27 적층 칩 전자부품, 그 실장 기판 및 포장체 KR101474065B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020120108328A KR101474065B1 (ko) 2012-09-27 2012-09-27 적층 칩 전자부품, 그 실장 기판 및 포장체
EP12275199.3A EP2713378B1 (en) 2012-09-27 2012-12-10 Laminated chip electronic component, board for mounting the same, and packing unit thereof
EP14187377.8A EP2849190B1 (en) 2012-09-27 2012-12-10 Laminated chip electronic component, board for mounting the same, and packing unit thereof
US13/713,747 US9155197B2 (en) 2012-09-27 2012-12-13 Laminated chip electronic component, board for mounting the same, and packing unit thereof
JP2012274325A JP6261856B2 (ja) 2012-09-27 2012-12-17 積層チップ電子部品、その実装基板及び包装体
TW101148009A TW201413765A (zh) 2012-09-27 2012-12-18 層壓式晶片電子組件，用來設置該組件的板件，及其封裝單元
CN201210593420.6A CN103700499B (zh) 2012-09-27 2012-12-31 片式层压电子元件、用于安装该元件的板及其封装单元
JP2017237547A JP6593424B2 (ja) 2012-09-27 2017-12-12 積層チップ電子部品、その実装基板及び包装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120108328A KR101474065B1 (ko) 2012-09-27 2012-09-27 적층 칩 전자부품, 그 실장 기판 및 포장체

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020140112294A Division KR101539894B1 (ko) 2014-08-27 2014-08-27 적층 칩 전자부품, 그 실장 기판 및 포장체

Publications (2)

Publication Number Publication Date
KR20140041235A KR20140041235A (ko) 2014-04-04
KR101474065B1 true KR101474065B1 (ko) 2014-12-17

Family

ID=47665843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120108328A KR101474065B1 (ko) 2012-09-27 2012-09-27 적층 칩 전자부품, 그 실장 기판 및 포장체

Country Status (6)

Country Link
US (1) US9155197B2 (ko)
EP (2) EP2849190B1 (ko)
JP (2) JP6261856B2 (ko)
KR (1) KR101474065B1 (ko)
CN (1) CN103700499B (ko)
TW (1) TW201413765A (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5543537B2 (ja) * 2012-07-24 2014-07-09 太陽誘電株式会社 圧電素子
JP5915813B2 (ja) * 2013-03-19 2016-05-11 株式会社村田製作所 積層セラミック電子部品
JP6232728B2 (ja) * 2013-04-05 2017-11-22 株式会社村田製作所 積層コンデンサ、テーピング積層コンデンサ連及び積層コンデンサの実装構造体
JP5897661B2 (ja) * 2013-08-30 2016-03-30 太陽誘電株式会社 積層セラミックコンデンサ
JP5958479B2 (ja) * 2014-01-31 2016-08-02 株式会社村田製作所 電子部品の実装構造体
JP6011573B2 (ja) * 2014-03-24 2016-10-19 株式会社村田製作所 電子部品
KR20150135909A (ko) 2014-05-26 2015-12-04 삼성전기주식회사 복합 전자부품, 제조방법, 그 실장 기판 및 포장체
KR101630055B1 (ko) * 2014-08-11 2016-06-13 삼성전기주식회사 복합 전자부품, 그 실장 기판 및 포장체
JP2016040817A (ja) 2014-08-13 2016-03-24 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212349A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2016040816A (ja) * 2014-08-13 2016-03-24 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2015008312A (ja) 2014-08-13 2015-01-15 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212352A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212351A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014220529A (ja) 2014-08-13 2014-11-20 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2015026844A (ja) 2014-08-13 2015-02-05 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2016040819A (ja) 2014-08-13 2016-03-24 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014212350A (ja) 2014-08-13 2014-11-13 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2014232898A (ja) 2014-09-18 2014-12-11 株式会社村田製作所 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体
JP2015053495A (ja) * 2014-10-07 2015-03-19 株式会社村田製作所 セラミック電子部品およびその製造方法
KR101740825B1 (ko) * 2015-12-04 2017-05-26 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR102450593B1 (ko) * 2016-04-27 2022-10-07 삼성전기주식회사 커패시터 부품
KR102538899B1 (ko) * 2016-06-20 2023-06-01 삼성전기주식회사 커패시터 부품
KR101823246B1 (ko) * 2016-06-21 2018-01-29 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
TWI667667B (zh) * 2016-09-26 2019-08-01 立昌先進科技股份有限公司 一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件
KR102029529B1 (ko) * 2016-12-19 2019-10-07 삼성전기주식회사 적층 세라믹 커패시터
JP6937981B2 (ja) * 2017-02-02 2021-09-22 太陽誘電株式会社 積層セラミック電子部品包装体、及び積層セラミック電子部品の収容方法
KR20180124456A (ko) * 2017-05-12 2018-11-21 삼성전기주식회사 적층 커패시터 및 그 실장 기판
KR102538906B1 (ko) 2017-09-27 2023-06-01 삼성전기주식회사 복합 전자부품 및 그 실장 기판
KR102127810B1 (ko) * 2017-09-28 2020-06-29 삼성전기주식회사 복합 전자부품, 제조방법, 그 실장 기판 및 포장체
KR20190059008A (ko) 2017-11-22 2019-05-30 삼성전기주식회사 적층 세라믹 커패시터
KR102127809B1 (ko) * 2017-12-13 2020-07-09 삼성전기주식회사 복합 전자부품, 제조방법, 그 실장 기판 및 포장체
JP7197985B2 (ja) * 2018-02-21 2022-12-28 太陽誘電株式会社 セラミックコンデンサおよびその製造方法
US11037709B2 (en) * 2018-03-26 2021-06-15 Panasonic Intellectual Property Management Co., Ltd. Varistor and manufacturing method thereof
KR102141217B1 (ko) * 2018-07-26 2020-08-04 삼성전기주식회사 적층 세라믹 커패시터
KR102497972B1 (ko) 2018-08-09 2023-02-09 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP7374594B2 (ja) 2019-02-25 2023-11-07 太陽誘電株式会社 セラミック電子部品、実装基板、セラミック電子部品の包装体、およびセラミック電子部品の製造方法
KR20190116124A (ko) 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
CN117275940A (zh) * 2019-07-04 2023-12-22 三星电机株式会社 多层陶瓷电容器
KR20190116126A (ko) * 2019-07-05 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
JP2021136323A (ja) * 2020-02-27 2021-09-13 株式会社村田製作所 積層セラミック電子部品
JP2021174829A (ja) * 2020-04-22 2021-11-01 株式会社村田製作所 積層セラミックコンデンサ
JP2021174837A (ja) * 2020-04-23 2021-11-01 株式会社村田製作所 積層セラミックコンデンサ
KR20220084603A (ko) * 2020-12-14 2022-06-21 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4241378A (en) * 1978-06-12 1980-12-23 Erie Technological Products, Inc. Base metal electrode capacitor and method of making the same
JPS5857723A (ja) * 1981-09-30 1983-04-06 松下電器産業株式会社 積層コンデンサ
JPS62124835U (ko) * 1986-01-29 1987-08-08
JPH06215978A (ja) 1993-01-21 1994-08-05 Murata Mfg Co Ltd 積層型コンデンサ
JPH06268464A (ja) 1993-03-17 1994-09-22 Mitsubishi Materials Corp ノイズフィルタブロック
JPH07329915A (ja) 1994-06-10 1995-12-19 Rohm Co Ltd 電子部品の連続式テーピング装置
JPH08130160A (ja) 1994-10-31 1996-05-21 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JP3341534B2 (ja) 1995-05-31 2002-11-05 松下電器産業株式会社 チップ型電子部品およびその製造方法
JP3882954B2 (ja) * 1997-03-19 2007-02-21 Ｔｄｋ株式会社 チップ型積層セラミックコンデンサ
CZ20001915A3 (cs) * 1997-11-24 2001-08-15 Avx Corporation Tenkovrstvý kondenzátor a způsob jeho výroby
JPH11340106A (ja) * 1998-05-29 1999-12-10 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその選別方法
JP2000068148A (ja) * 1998-08-19 2000-03-03 Matsushita Electric Ind Co Ltd 積層セラミック部品とその積層セラミック部品連
JP2000243647A (ja) * 1999-02-19 2000-09-08 Matsushita Electric Ind Co Ltd 積層セラミックコンデンサ
JP2002299193A (ja) * 2001-03-29 2002-10-11 Murata Mfg Co Ltd チップ型積層電子部品
JP2002299194A (ja) * 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd セラミック電子部品の製造方法
KR100674841B1 (ko) 2005-01-20 2007-01-26 삼성전기주식회사 적층형 칩 커패시터
US7092236B2 (en) * 2005-01-20 2006-08-15 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
CN101142642B (zh) * 2005-03-14 2010-05-19 株式会社村田制作所 叠层陶瓷电容器
KR101014508B1 (ko) * 2006-01-13 2011-02-14 가부시키가이샤 무라타 세이사쿠쇼 적층 콘덴서
JP5297011B2 (ja) * 2007-07-26 2013-09-25 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP5303884B2 (ja) * 2007-09-14 2013-10-02 株式会社村田製作所 積層セラミックコンデンサ
JP2009200168A (ja) * 2008-02-20 2009-09-03 Tdk Corp セラミック電子部品、セラミック電子部品の製造方法、及びセラミック電子部品の梱包方法
US20100103586A1 (en) * 2008-10-28 2010-04-29 Holy Stone Enterprise Co., Ltd. Multilayer ceramic capacitor
JP5458821B2 (ja) * 2009-11-17 2014-04-02 Ｔｄｋ株式会社 積層セラミックコンデンサ
JPWO2012023406A1 (ja) * 2010-08-18 2013-10-28 株式会社村田製作所 積層セラミック電子部品
JP4941585B2 (ja) * 2010-10-19 2012-05-30 Ｔｄｋ株式会社 セラミック電子部品、セラミック電子部品の製造方法、及びセラミック電子部品の梱包方法
KR101058697B1 (ko) * 2010-12-21 2011-08-22 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법
JP5375877B2 (ja) * 2011-05-25 2013-12-25 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法
JP5899699B2 (ja) * 2011-08-10 2016-04-06 Tdk株式会社 積層型コンデンサ
KR101309326B1 (ko) * 2012-05-30 2013-09-16 삼성전기주식회사 적층 칩 전자부품, 그 실장 기판 및 포장체
KR101309479B1 (ko) * 2012-05-30 2013-09-23 삼성전기주식회사 적층 칩 전자부품, 그 실장 기판 및 포장체
US8934215B2 (en) * 2012-07-20 2015-01-13 Samsung Electro-Mechanics Co., Ltd Laminated chip electronic component, board for mounting the same, and packing unit thereof
JP5998724B2 (ja) * 2012-08-03 2016-09-28 Tdk株式会社 積層セラミックコンデンサ
KR101452048B1 (ko) * 2012-11-09 2014-10-22 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 회로 기판 실장 구조 및 적층 세라믹 커패시터의 포장체
KR101462746B1 (ko) * 2013-01-02 2014-11-17 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판

Also Published As

Publication number Publication date
JP6593424B2 (ja) 2019-10-23
US20140083755A1 (en) 2014-03-27
EP2849190A1 (en) 2015-03-18
EP2713378A1 (en) 2014-04-02
CN103700499B (zh) 2019-05-28
US9155197B2 (en) 2015-10-06
JP6261856B2 (ja) 2018-01-17
JP2014072515A (ja) 2014-04-21
CN103700499A (zh) 2014-04-02
JP2018061058A (ja) 2018-04-12
KR20140041235A (ko) 2014-04-04
EP2713378B1 (en) 2017-08-30
TW201413765A (zh) 2014-04-01
EP2849190B1 (en) 2018-07-25

Similar Documents

Publication Publication Date Title
KR101474065B1 (ko) 적층 칩 전자부품, 그 실장 기판 및 포장체
KR101983167B1 (ko) 적층 칩 전자부품, 그 실장 기판 및 포장체
KR101504001B1 (ko) 적층 칩 전자부품, 그 실장 기판 및 포장체
US8934215B2 (en) Laminated chip electronic component, board for mounting the same, and packing unit thereof
KR101452054B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101452065B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
JP2018088534A (ja) 積層チップ電子部品、その実装基板及び包装体
KR101462759B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101539894B1 (ko) 적층 칩 전자부품, 그 실장 기판 및 포장체

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171011

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181002

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 6