KR102450593B1 - 커패시터 부품 - Google Patents

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Abstract

본 발명의 일 실시 형태는 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극을 포함하는 바디와, 상기 바디에서 서로 대향하는 제1면 및 제2면에 형성되며, 상기 제1 내부 전극과 연결된 제1 외부 전극 및 상기 바디에서 상기 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면 중 적어도 하나에 형성되며, 상기 제2 내부 전극과 연결된 제2 외부 전극을 포함하며, 상기 제1 및 제2 내부 전극에 의하여 복수의 공진 주파수가 발생되는 커패시터 부품을 제공한다.

Description

커패시터 부품 {Capacitor Component}
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다. 이러한 전압 노이즈를 억제하기 위한 디커플링 커패시터 용도로 MLCC가 전원 공급장치에 널리 사용되고 있다. 디커플링 등의 용도로 사용되는 MLCC의 경우, 넓은 대역에서 임피던스를 저감하려는 시도가 있어 왔다.
본 발명의 목적 중 하나는 복수의 공진 주파수를 가짐에 따라 넓은 주파수 대역에서 임피던스가 효과적으로 제어될 수 있는 커패시터 부품을 제공하는 것이다. 또한, 본 발명의 목적 중 다른 하나는 이러한 커패시터 부품을 가짐으로써 부품의 사이즈 등을 줄이는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 실시 형태를 통하여 신규한 커패시터 부품을 제안하고자 하며, 구체적으로, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극을 포함하는 바디와, 상기 바디에서 서로 대향하는 제1면 및 제2면에 형성되며, 상기 제1 내부 전극과 연결된 제1 외부 전극 및 상기 바디에서 상기 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면 중 적어도 하나에 형성되며, 상기 제2 내부 전극과 연결된 제2 외부 전극을 포함하며, 상기 제1 및 제2 내부 전극에 의하여 복수의 공진 주파수가 발생되는 형태이다.
일 실시 예에서, 상기 제1 및 제2 내부 전극은 각각 복수의 영역으로 분할되어 인접한 다른 극성의 내부 전극과 용량을 형성할 수 있다.
일 실시 예에서, 상기 제1 내부 전극에서 상기 복수의 영역 중 적어도 일부는 서로 다른 크기를 가질 수 있다.
일 실시 예에서, 상기 제2 내부 전극에서 상기 복수의 영역 중 적어도 일부는 서로 다른 크기를 가질 수 있다.
일 실시 예에서, 상기 제1 내부 전극에서 상기 복수의 영역은 상기 제1면 및 제2면으로 노출된 리드에 의하여 상기 제1 외부 전극과 접속될 수 있다.
일 실시 예에서, 상기 제2 외부 전극은 상기 제3면 및 제4면에 모두 형성되며, 상기 제2 내부 전극에서 상기 복수의 영역 중 하나는 상기 제3면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속되며, 다른 하나는 상기 제4면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속될 수 있다.
일 실시 예에서, 상기 제1 내부 전극은 상기 복수의 영역을 4개 이상 구비할 수 있다.
일 실시 예에서, 상기 제1 및 제2 내부 전극은 서로 다른 공진 주파수를 갖는 복수의 커패시터부로 구분되며, 상기 제1 내부 전극은 상기 제1면 및 제2면으로 노출된 리드에 의하여 상기 제1 외부 전극과 접속하며, 서로 다른 커패시터부에 포함된 것끼리 상기 리드의 위치가 서로 다른 형태일 수 있다.
일 실시 예에서, 상기 제2 외부 전극은 상기 제3면 및 제4면에 모두 형성되며, 상기 제2 내부 전극은 상기 제3면 또는 제4면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속되며, 서로 다른 커패시터부에 포함된 것끼리 상기 리드의 위치가 서로 다른 형태일 수 있다.
일 실시 예에서, 상기 제1면과 상기 제3면은 서로 수직으로 배치될 수 있다.
일 실시 예에서, 상기 바디에는 상기 커패시터 부품의 실장 방향을 표시하는 마킹부가 구비될 수 있다.
일 실시 예에서, 상기 마킹부는 상기 바디의 다른 영역과 다른 재질의 세라믹으로 이루어질 수 있다.
일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 제3면과 수직으로 배치될 수 있다.
한편, 본 발명의 다른 실시 형태에서는, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극을 포함하는 바디와, 상기 바디에서 서로 대향하는 제1면 및 제2면과 상기 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면에 형성되며, 상기 제1 내부 전극과 연결된 제1 외부 전극 및 상기 제3면 및 제4면에서 상기 제1 외부 전극 사이에 형성되며, 상기 제2 내부 전극과 연결된 제2 외부 전극을 포함하며, 상기 제1 및 제2 내부 전극에 의하여 각각 복수의 영역으로 분할되어 인접한 다른 극성의 내부 전극과 용량을 형성하는 커패시터 부품을 제공한다.
일 실시 예에서, 상기 제1 내부 전극에서 상기 복수의 영역 중 하나는 상기 제3면으로 노출된 리드에 의하여 상기 제1 외부 전극과 접속되며, 다른 하나는 상기 제4면으로 노출된 리드에 의하여 상기 제1 외부 전극과 접속될 수 있다.
일 실시 예에서, 상기 제2 내부 전극에서 상기 복수의 영역 중 하나는 상기 제3면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속되며, 다른 하나는 상기 제4면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속될 수 있다.
본 발명의 여러 효과 중 일 효과로서, 넓은 주파수 대역에서 노이즈를 효과적으로 제거할 수 있는 임피던스 저감형 커패시터 부품을 얻을 수 있다. 다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 커패시터 부품에서 바디의 형태를 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 각각 도 1의 커패시터 부품에서 제1 및 제2 내부 전극의 형태를 개략적으로 나타낸 평면도이다.
도 5는 본 발명에 따라 얻어진 커패시터 부품의 임피던스 특성을 나타낸 그래프이다.
도 6, 도 8 내지 12는 도 1의 실시 형태에서 변형된 예에 따른 커패시터 부품 및 이에 채용될 수 있는 바디, 내부 전극, 외부 전극 등을 나타낸다.
도 7은 본 발명의 커패시터 부품을 기판에 실장된 형태를 나타낸다.
도 13은 본 발명의 다른 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다.
도 14 및 도 15는 각각 도 13의 커패시터 부품에서 제1 및 제2 내부 전극의 형태를 개략적으로 나타낸 평면도이다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다. 도 2는 도 1의 커패시터 부품에서 바디의 형태를 개략적으로 나타낸 사시도이다. 도 3 및 도 4는 각각 도 1의 커패시터 부품에서 제1 및 제2 내부 전극의 형태를 개략적으로 나타낸 평면도이다. 그리고 도 5는 본 발명에 따라 얻어진 커패시터 부품의 임피던스 특성을 나타낸 그래프이다.
도 1 내지 4를 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 바디(110), 제1 및 제2 내부 전극(120, 130), 제1 및 제2 외부 전극(140, 150)을 포함하며, 제1 및 제2 내부 전극(120, 130)가 복수의 영역으로 분할된 형태에 의하여 복수의 공진 주파수가 발생될 수 있다. 이 경우, 제1 외부 전극(140)은 바디(101)에서 서로 대향하는 제1면(S1) 및 제2면(S2)에 형성되며, 제1 내부 전극(120)과 연결된다. 이 경우, 제1면(S1)과 제3면(S3)은 서로 수직으로 배치될 수 있으며, 이에 따라 바디(110)는 육면체 혹은 이와 유사한 형상을 가질 수 있다.
제2 외부 전극(150)은 바디(101)에서 제1면(S1) 및 제2면(S2)을 연결하면서 서로 대향하는 제3면(S3) 및 제4면(S4)에 형성되며, 제2 내부 전극(130)과 연결된다. 다만, 제2 외부 전극(150)은 제3면(S3) 및 제4면(S4) 중 어느 하나에만 형성될 수도 있을 것이다. 본 실시 형태에서는 제2 외부 전극(150)이 제3면(S3)과 제4면(S4)에 형성된 것을 기준으로 설명하며, 각각을 151과 152로 표기하였다.
바디(110)는 복수의 유전체층(110)이 적층된 적층 구조와 유전체층(110)을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극(120), 130)을 포함한다. 바디(110)에 포함된 유전체층(110)은 당 업계에서 알려진 세라믹 등의 유전 물질을 이용할 수 있으며, 예를 들어, BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있다. 이 경우, 상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3 및 도 4에 도시된 형태와 같이, 제1 내부 전극(120)과 제2 내부 전극(130)은 각각 복수의 영역으로 분할되어 인접한 다른 극성의 내부 전극과 용량을 형성하며, 이에 따라 하나의 커패시터 부품(100)으로 복수(본 실시 형태에서는 2개)의 공진 주파수를 구현할 수 있다. 구체적으로, 본 실시 형태의 경우, 제1 내부 전극(120)은 2개의 영역(121, 122)으로 나뉘며, 서로 다른 크기를 가질 수 있다. 이렇게 서로 다른 크기를 갖는 영역(121, 122)에 의하여 서로 다른 용량이 구현됨으로써 2개의 커패시터가 병렬 연결된 형태가 얻어질 수 있다. 이 경우, 본 실시 형태에서는 2개의 영역(121, 122)의 크기가 서로 다른 형태를 나타내었지만, 3개 이상인 경우라면 적어도 일부 영역(2개 이상)이 서로 다른 크기를 가지면 될 것이다. 마찬가지로, 제2 내부 전극(130)은 2개의 영역(131, 132)으로 나뉘며, 서로 다른 크기를 가질 수 있다.
본 실시 형태의 경우, 제1 및 제2 내부 전극(120, 130)은 외부 전극(140, 150)과 연결되는 리드의 방향 등에서 서로 차이가 있다. 구체적으로, 도 3에 도시된 형태와 같이, 제1 내부 전극(120)에서 분할된 복수의 영역(121, 122)은 제1면(S1) 및 제2면(S2)으로 노출된 리드(R1, R2, R3, R4)에 의하여 제1 외부 전극(140)과 접속된다. 또한, 도 4에 도시된 형태와 같이, 제2 내부 전극(130)에서 복수의 영역(131, 132) 중 하나(131)는 제3면(S3)으로 노출된 리드(R5)에 의하여 제2 외부 전극(151)과 접속되며, 다른 하나는 제4면(S4)으로 노출된 리드(R6)에 의하여 제2 외부 전극(152)과 접속된다. 이와 같이, 제1 및 제2 내부 전극(120, 130)의 리드(R1-R6)가 서로 다른 방향으로 배치됨에 따라 2개의 커패시터의 병렬 연결 구조가 효과적으로 구현될 수 있다.
즉, 도 5의 임피던스 특성 그래프에서 볼 수 있듯이, 본 실시 형태에 따른 커패시터 부품(100)의 경우, 단일 부품 내에서 공진 주파수가 서로 다른 2종류의 커패시터가 포함된 구조로서, 넓은 주파수 대역에서 임피던스를 낮게 유지할 수 있다. 따라서, 이러한 커패시터 부품(100)을 사용하여 전원 장치나 고속 MPU 등에 사용되는 디커플링 커패시터의 수를 감소시킬 수 있고, 디커플링 커패시터의 실장 비용이나 공간을 효과적으로 절감할 수 있다.
도 6, 도 8 내지 12는 도 1의 실시 형태에서 변형된 예에 따른 커패시터 부품 및 이에 채용될 수 있는 바디, 내부 전극, 외부 전극 등을 나타낸다. 그리고 도 7은 본 발명의 커패시터 부품을 기판에 실장된 형태를 나타낸다. 도 7의 실장 구조는 도 6의 커패시터 부품을 실장한 형태를 나타내고 있지만, 다른 실시 형태의 커패시터 부품 역시 같은 방식으로 실장할 수 있을 것이다.
도 6의 실시 형태의 경우, 앞선 실시 형태와 제2 외부 전극(150)의 형태에서만 차이가 있으며, 제2 외부 전극(150)에서 제3면(S3)에 형성된 것(151)과 제4면(S4)에 형성된 것(152)을 연결하는 연결부(153)가 제공된다. 연결부(153)에 의하여 신호 단자와 접지 단자 사이에 형성되는 전류 루프(current loop)가 보다 용이하게 형성될 수 있다.
다음으로, 도 7의 커패시터 부품 실장 구조를 설명하면, 실장 기판(160) 상에는 회로 패턴(161)이 형성되며, 커패시터 부품의 실장을 위하여 솔더(152)가 제공될 수 있다. 이 경우, 커패시터 부품은 수직 실장 방식, 즉, 제1 및 제2 내부 전극(도 3의 120, 130)이 실장 면(제3면과 평행한 면)에 수직으로 배치된 형태이다. 이러한 수직 실장 방식에 의하여 내부전극(120, 130)의 리드가 실장 면에 가까이 배치될 수 있으므로 등가 직류 인덕턴스(ESL)와 임피던스를 저감할 수 있다.
한편, 도 8의 변형 예와 같이 커패시터 부품의 바디(101`)는 커패시터 부품의 실장 방향을 표시하는 마킹부(M)를 구비할 수 있으며, 이러한 마킹부(M)는 바디(101`)의 다른 영역과 다른 재질의 세라믹으로 이루어질 수 있다.
다음으로, 도 9 및 도 10을 참조하여 변형 예에서 채용될 수 있는 내부 전극의 형태를 설명한다. 본 변형 예의 경우, 앞선 실시 형태와 달리 더 많은 수의 공진 주파수(4개)를 구현할 수 있으며, 이를 위하여 도 9에 도시된 형태와 같이 제1 내부 전극(120)은 4개(또는 이보다 많은 수)으로 분할된 영역(121, 122, 123, 124)을 구비할 수 있다. 이 경우, 제2 내부 전극(130)의 경우, 제1 내부 전극과 같이 4개 이상으로 분할될 수도 있지만 도 10에 도시된 형태와 같이 2개로 분할된 영역(131, 132)을 구비하더라도 인접한 제1 내부 전극과 결합하여 4개의 공진 주파수를 얻을 수 있다.
다음으로, 도 11 및 도 12를 참조하여 또 다른 변형 예를 설명한다. 앞선 실시 형태에서는 복수의 공진 주파수를 얻기 위하여 내부 전극을 복수의 영역으로 분할하였지만, 본 실시 형태에서는 이러한 분할 구조에 의하지 않고 복수의 공진 주파수를 구현하도록 하였다. 구체적으로, 본 실시 형태의 경우, 제1 내부 전극(220)은 제1면(S1)으로 노출된 리드(R1, R3)와 제2면(S2)으로 노출된 리드(R2, R4)에 의하여 제1 외부 전극(140)과 접속하며, 서로 다른 층에 위치하는 것(221, 222)끼리 리드(R1, R2, R3, R4)의 위치가 서로 다른 형태이다. 즉, 적층 방향을 기준으로 보았을 때, 제1 내부 전극(221)의 리드(R1)와 제1 내부 전극(222)의 리드(R3)는 서로 오버랩 되지 않게 배열된다. 마찬가지로, 제1 내부 전극(221)에서 제2면(S2)으로 인출된 리드들(R2, R4) 역시 적층방향으로 서로 오버랩 되지 않게 배열된다.
제2 내부 전극(230)의 경우, 서로 다른 층에 위치하는 것은 다른 방향으로 리드(R5, R6)가 인출된다. 즉, 제2 내부 전극(231)의 리드(R5)는 제3면(S3)으로 노출되어 제2 외부 전극(151)과 접속되며, 제2 내부 전극(232)의 리드(R6)는 제4면(S4)으로 노출된 리드(R6)에 의하여 제2 외부 전극(152)과 접속된다.
제1 및 제2 내부 전극(220, 230)은 도 12에 도시된 형태를 가짐과 함께, 도 11에 도시된 형태와 같이 제1 및 제2 커패시터부(C1, C2)를 이루며, 이들은 서로 리드가 배치된 위치에 차이가 있다. 즉, 제1 및 제2 내부 전극(220, 230)은 서로 다른 공진 주파수를 갖는 복수의 커패시터부(C1, C2)로 구분되며, 서로 다른 커패시터부(C1, C2)에 포함된 내부 전극은 같은 극성끼리 서로 다른 위치에 리드가 배치된다.
이를 구체적으로 설명하면, 제1 내부 전극(221)과 제2 내부 전극(231)은 교대로 배치되어 제1 커패시터부(C1)를 이루며, 이 경우, 제1 커패시터부(C1)는 제2 커패시터부(C2)와 이격되어 있다. 또한, 제1 내부 전극(222)과 제2 내부 전극(232)은 교대로 배치되어 제2 커패시터부(C2)를 이루며, 제1 커패시터부(C1)와는 전류 경로(current path)가 다르다. 이러한 구조에 의하여 제1 및 제2 커패시터부(C1, C2)는 서로 다른 커패시터로 기능할 수 있으며, 하나의 커패시터 부품에 2개의 공진 주파수가 효과적으로 구현될 수 있다.
도 13 내지 15를 참조하여 본 발명의 다른 실시 형태를 설명한다. 도 13은 본 발명의 다른 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 사시도이다. 도 14 및 도 15는 각각 도 13의 커패시터 부품에서 제1 및 제2 내부 전극의 형태를 개략적으로 나타낸 평면도이다.
본 실시 형태의 경우, 커패시터 부품(300)은 복수의 유전체층(310)과 제1 및 제2 내부 전극(320, 330)을 포함하는 바디(301), 그리고 바디(301)의 외부에 형성된 제1 및 제2 외부 전극(340, 350)을 포함하며, 제1 및 제2 내부 전극(320, 330)은 각각 복수의 영역으로 분할되어 인접한 다른 극성의 내부 전극과 용량을 형성한다. 이 경우, 도 13에 도시된 형태와 같이, 제1 외부 전극(340)은 바디(301)에서 서로 대향하는 제1면(S1) 및 제2면(S2), 그리고 이들 면들(S1, S2)을 연결하면서 서로 대향하는 제3면(S3) 및 제4면(S4)에 형성되며, 제1면(S1)에 형성된 것을 341로, 제2면(S2)에 형성된 것을 342로 표기하였다.
또한, 제2 외부 전극(350)은 제3면(S3) 및 제4면(S4)에서 제1 외부 전극(340) 사이에 형성되며, 제2 내부 전극(330)과 연결된다. 도 13에서는 제2 외부 전극(350)은 제3면(S3)에 형성된 것(351)과 제4면(S4)에 형성된 것(352)을 모두 포함하는 형태이지만, 이들 중 하나만 구비될 수도 있을 것이다. 제2 외부 전극(350)이 제3면(S3)과 제4면(S4)에 모두 형성되는 경우 앞선 실시 형태와 같이 이들을 연결하는 연결부(353)가 구비될 수 있다.
본 실시 형태의 경우, 복수의 공진 주파수를 구현하기 위하여, 제1 및 제2 내부 전극(320, 330)은 각각 복수의 분할 영역을 포함하며, 리드가 인출된 형태 면에서 앞선 실시 형태와 차이가 있다. 구체적으로, 도 14에 도시된 형태와 같이, 제1 내부 전극(320)의 경우, 복수의 영역 중 하나(321)는 제3면(S3)으로 노출된 리드(R1, R2)에 의하여 제1 외부 전극(340)과 접속되며, 이 경우, 리드(R1, R2)는 2개 구비될 수 있다. 또한, 제1 내부 전극(320)의 복수 분할 영역 중 다른 하나(322)는 제4면(S4)으로 노출된 리드(R3, R4)에 의하여 제1 외부 전극(340)과 접속되며, 리드(R3, R4)는 2개 구비될 수 있다.
그리고, 도 15에 도시된 형태와 같이, 제2 내부 전극(330)의 경우, 복수의 영역 중 하나(331)는 제3면(S3)으로 노출된 리드(R1)에 의하여 제2 외부 전극(350)과 접속된다. 보다 구체적으로 제2 외부 전극(350) 중 제3면(S3)에 형성된 것(351)과 접속되며, 리드(R5)는 1개 구비되되 제1 내부 전극(320)의 리드(R1, R2)의 사이에 배치될 수 있다. 또한, 제2 내부 전극(330)의 복수의 분할 영역 중 다른 하나(332)는 제4면(S4)으로 노출된 리드(R6)에 의하여 제2 외부 전극(305)과 접속된다. 보다 구체적으로 제2 외부 전극(350) 중 제4면(S4)에 형성된 것(352)과 접속되며, 리드(R6)는 1개 구비되되 제1 내부 전극(320)의 리드(R3, R4)의 사이에 배치될 수 있다.
본 실시 형태와 같은 내부 전극(320, 330)의 분할 구조 및 리드(R1-R6) 인출 방식에 의해서도 복수의 공진 주파수가 효과적으로 구현될 수 있다. 또한, 도 14 및 도 15의 실시 형태의 경우 서로 인접한 내부 전극(320, 330)에 있어서 리드(R1-R6) 사이의 간격이 줄어들게 되며, 이에 따라, ESL이 저감될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 300: 커패시터 부품
101, 101`, 301: 바디
110, 310: 유전체층
120, 130, 220, 230, 320, 330: 내부 전극
121, 122, 123, 124, 131, 132, 221, 222, 231, 232, 321, 322, 331, 332: 내부 전극의 분할 영역
140, 150, 340, 350: 외부 전극
141, 142, 341, 342: 제1 외부 전극
151, 152, 351, 352: 제2 외부 전극
153, 353: 연결부
160: 실장 기판
161: 회로 패턴
162: 솔더
R1, R2, R3, R4, R5, R6: 리드
M: 마킹부
S1, S2, S3, S4: 제1면, 제2면, 제3면, 제4면

Claims (16)

  1. 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극을 포함하는 바디;
    상기 바디에서 서로 대향하는 제1면 및 제2면에 형성되며, 상기 제1 내부 전극과 연결된 제1 외부 전극; 및
    상기 바디에서 상기 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면 중 적어도 하나에 형성되며, 상기 제2 내부 전극과 연결된 제2 외부 전극;을 포함하며,
    상기 제1 내부 전극은 복수의 영역으로 분리되며 상기 제1 내부 전극의 복수의 영역 각각은 상기 제1면 및 제2면으로 노출되어 상기 제1 외부 전극과 연결되고,
    상기 제2 내부 전극은 복수의 영역으로 분리되며 그 중 하나는 상기 제3면으로 노출되어 상기 제2 외부 전극과 연결되고 다른 하나는 상기 제4면으로 노출되어 상기 제2 외부 전극과 연결된 커패시터 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부 전극에 의하여 복수의 공진 주파수가 발생되는 커패시터 부품.
  3. 제1항에 있어서,
    상기 제1 내부 전극에서 상기 복수의 영역 중 적어도 일부는 서로 다른 크기를 갖는 커패시터 부품.
  4. 제1항에 있어서,
    상기 제2 내부 전극에서 상기 복수의 영역 중 적어도 일부는 서로 다른 크기를 갖는 커패시터 부품.
  5. 제1항에 있어서,
    상기 제1 내부 전극에서 상기 복수의 영역은 상기 제1면 및 제2면으로 노출된 리드에 의하여 상기 제1 외부 전극과 접속된 커패시터 부품.
  6. 제1항에 있어서,
    상기 제2 외부 전극은 상기 제3면 및 제4면에 모두 형성되며,
    상기 제2 내부 전극에서 상기 복수의 영역 중 하나는 상기 제3면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속되며, 다른 하나는 상기 제4면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속된 커패시터 부품.
  7. 제1항에 있어서,
    상기 제1 내부 전극은 상기 복수의 영역을 4개 이상 구비하는 커패시터 부품.
  8. 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 교대로 배치된 제1 및 제2 내부 전극을 포함하는 바디;
    상기 바디에서 서로 대향하는 제1면 및 제2면에 형성되며, 상기 제1 내부 전극과 연결된 제1 외부 전극; 및
    상기 바디에서 상기 제1면 및 제2면을 연결하면서 서로 대향하는 제3면 및 제4면 중 적어도 하나에 형성되며, 상기 제2 내부 전극과 연결된 제2 외부 전극;을 포함하며,
    상기 제1 및 제2 내부 전극에 의하여 복수의 공진 주파수가 발생되며,
    상기 제1 및 제2 내부 전극은 서로 다른 공진 주파수를 갖는 복수의 커패시터부로 구분되며,
    상기 제1 내부 전극은 상기 제1면 및 제2면으로 노출된 리드에 의하여 상기 제1 외부 전극과 접속하며, 서로 다른 커패시터부에 포함된 것끼리 상기 리드의 위치가 서로 다른 형태인 커패시터 부품.
  9. 제8항에 있어서,
    상기 제2 외부 전극은 상기 제3면 및 제4면에 모두 형성되며,
    상기 제2 내부 전극은 상기 제3면 또는 제4면으로 노출된 리드에 의하여 상기 제2 외부 전극과 접속되며, 서로 다른 커패시터부에 포함된 것끼리 상기 리드의 위치가 서로 다른 형태인 커패시터 부품.
  10. 제1항에 있어서,
    상기 제1면과 상기 제3면은 서로 수직으로 배치된 커패시터 부품.
  11. 제1항에 있어서,
    상기 바디에는 상기 커패시터 부품의 실장 방향을 표시하는 마킹부가 구비되는 커패시터 부품.
  12. 제11항에 있어서,
    상기 마킹부는 상기 바디의 다른 영역과 다른 재질의 세라믹으로 이루어진 커패시터 부품.
  13. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 제3면과 수직으로 배치된 커패시터 부품.
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