JP6229978B2 - 積層セラミックキャパシタ及びその実装基板 - Google Patents

Description

本発明は、積層セラミックキャパシタ及びその実装基板に関する。

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピューター、スマートフォン及び携帯電話などの様々な電子製品の印刷回路基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサである。

このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いられている。

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層を挟んで交互に積層された互いに異なる極性の内部電極と、からなる構造を有する。

特に、コンピューターなどの中央処理装置（ＣＰＵ）のための電源供給装置は、低い電圧を提供する過程で、負荷電流の急激な変化により電圧ノイズが発生するという問題がある。

したがって、このような電圧ノイズを抑制するためのデカップリングキャパシタの用途として、積層型キャパシタが電源供給装置に広く用いられている。

動作周波数の増加により、デカップリング用積層セラミックキャパシタにはより低いＥＳＬ値を有することが求められている。したがって、このようなＥＳＬを減少させるための多くの研究が活発に行われている。

また、より安定した電源供給のために、デカップリング用積層セラミックキャパシタには調節可能なＥＳＲ特性を有することが求められている。

積層セラミックキャパシタのＥＳＲ値が要求レベルより低い場合には、キャパシタのＥＳＬ及びマイクロプロセッサパッケージのプレーンキャパシタンス（ｐｌａｎｅ ｃａｐａｃｉｔａｎｃｅ）により発生する並列共振周波数におけるインピーダンスピークが高くなり、キャパシタの直列共振周波数におけるインピーダンスは過度に低くなるという問題がある。

したがって、ユーザが電力分配網の平坦な（ｆｌａｔ）インピーダンス特性を具現することができるように、デカップリング用積層セラミックキャパシタのＥＳＲ特性を容易に調節して提供されることが好ましい。

一方、ＣＰＵの多機能化及び複合化に伴い、消費電力が増加し、電源に急激で大きい過渡電流が発生し、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）の重要性が高まっている。

ＰＩは、電源インピーダンスをより小さく設計して、過渡電流により発生する電圧の変動を抑制することで、ＣＰＵの基本性能を満たすことを目的とする。

通常、電源インピーダンスを低減させるためにデカップリングキャパシタとして積層セラミックキャパシタが用いられており、電源に発生する過渡電流が広帯域であるため、電源インピーダンスも広帯域で低減しなければならない。

また、最近のタブレット（Ｔａｂｌｅｔ）ＰＣやウルトラブック（Ｕｌｔｒａ Ｂｏｏｋ）などのモバイル（Ｍｏｂｉｌｅ）端末機の急速な発展に伴い、マイクロプロセッサ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ）も小型高集積の製品に転換されている。

これにより、印刷回路基板の面積が減少し、デカップリングキャパシタの実装空間も制限されるため、これを満たすことができる積層セラミックキャパシタが求められている。

日本公開特許公報２０１２‐１３８４１５

本発明は、積層セラミックキャパシタ及びその実装基板を提供することをその目的とする。

本発明の第１実施形態によると、複数の誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体と、上記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出した第２内部電極を含む第１キャパシタ部と、上記セラミック本体内で一つの誘電体層上に形成され、第１側面に露出した第１リードを有する第３内部電極、第２側面に露出した第２リードを有する第４内部電極、第１側面に露出した第３リードを有する第５内部電極、第２側面に露出した第４リードを有する第６内部電極、及び他の誘電体層上に形成された第７内部電極を含む第２〜第５キャパシタ部と、上記セラミック本体の第１端面に形成され、第１側面、第２側面、第１主面及び第２主面に延長形成される第１外部電極、及び第２端面に形成され、第１側面、第２側面、第１主面及び第２主面に延長形成される第２外部電極と、を含み、上記第１キャパシタ部と上記第２〜第５キャパシタ部とは並列に連結される積層セラミックキャパシタが提供される。

本発明の一実施形態において、上記第１及び第２内部電極は上記セラミック本体の中央部に配置され、上記第３〜第７内部電極は上記第１及び第２内部電極の上部及び下部に配置されることができる。

本発明の一実施形態において、上記第３内部電極の第１リード及び上記第４内部電極の第２リードは上記第１外部電極と連結され、上記第５内部電極の第３リード及び上記第６内部電極の第４リードは上記第２外部電極と連結されることができる。

本発明の一実施形態において、上記第２キャパシタ部は、上記第３内部電極と第７内部電極とが重なる領域に形成されることができる。

本発明の一実施形態において、上記第３キャパシタ部は、上記第４内部電極と第７内部電極とが重なる領域に形成されることができる。

本発明の一実施形態において、上記第４キャパシタ部は、上記第５内部電極と第７内部電極とが重なる領域に形成されることができる。

本発明の一実施形態において、上記第５キャパシタ部は、上記第６内部電極と第７内部電極とが重なる領域に形成されることができる。

本発明の第２実施形態において、上記第７内部電極は、第３〜第６内部電極の間の空間に対応する領域の一部に溝が形成されることができる。

本発明の第３実施形態において、上記第７内部電極は、上記セラミック本体の幅方向に離隔して形成された２個の電極パターンからなることができる。

本発明の他の実施形態によると、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた上記積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板であって、上記積層セラミックキャパシタは、複数の誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体と、上記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出した第２内部電極を含む第１キャパシタ部と、上記セラミック本体内で一つの誘電体層上に形成され、第１側面に露出した第１リードを有する第３内部電極、第２側面に露出した第２リードを有する第４内部電極、第１側面に露出した第３リードを有する第５内部電極、第２側面に露出した第４リードを有する第６内部電極、及び他の誘電体層上に形成された第７内部電極を含む第２〜第５キャパシタ部と、上記セラミック本体の第１端面に形成され、第１側面、第２側面、第１主面及び第２主面に延長形成される第１外部電極、及び第２端面に形成され、第１側面、第２側面、第１主面及び第２主面に延長形成される第２外部電極と、を含み、上記第１キャパシタ部と上記第２〜第５キャパシタ部とは並列に連結される積層セラミックキャパシタの実装基板が提供される。

上記第１及び第２内部電極は上記セラミック本体の中央部に配置され、上記第３〜第７内部電極は上記第１及び第２内部電極の上部及び下部に配置されることができる。

上記第３内部電極の第１リード及び上記第４内部電極の第２リードは上記第１外部電極と連結され、上記第５内部電極の第３リード及び上記第６内部電極の第４リードは上記第２外部電極と連結されることができる。

上記第２キャパシタ部は、上記第３内部電極と第７内部電極とが重なる領域に形成されることができる。

上記第３キャパシタ部は、上記第４内部電極と第７内部電極とが重なる領域に形成されることができる。

上記第４キャパシタ部は、上記第５内部電極と第７内部電極とが重なる領域に形成されることができる。

上記第５キャパシタ部は、上記第６内部電極と第７内部電極とが重なる領域に形成されることができる。

上記第７内部電極は、第３〜第６内部電極の間の空間に対応する領域の一部に溝が形成されることができる。

上記第７内部電極は、上記セラミック本体の幅方向に離隔して形成された２個の電極パターンからなることができる。

本発明による積層セラミックキャパシタは、インピーダンス（Ｉｍｐｅｄａｎｃｅ）特性において、３つの自己共振が現れ、低インピーダンス領域が広くなるため、電源の電圧変動及びノイズを効率的に減少させることができる。

これにより、従来の構造に比べ、より広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）を容易に低減及び調節でき、デカップリングキャパシタの個数を減少させることができるため、部品減少による実装空間及びコストの低減効果が得られる。

本発明の第１実施形態による積層セラミックキャパシタの斜視図である。 図１に図示された積層セラミックキャパシタのセラミック本体を示した模式図である。 図１に図示された積層セラミックキャパシタに採用可能な第１及び第２内部電極を示した平面図である。 図１に図示された積層セラミックキャパシタに採用可能な第３〜第７内部電極を示した平面図である。 図１に図示された積層セラミックキャパシタの等価回路図である。 本発明の第２実施形態による積層セラミックキャパシタの斜視図である。 図６に図示された積層セラミックキャパシタに採用可能な第１及び第２内部電極を示した平面図である。 図６に図示された積層セラミックキャパシタに採用可能な第３〜第７内部電極を示した平面図である。 本発明の第３実施形態による積層セラミックキャパシタに採用可能な第３〜第７内部電極を示した平面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された状態を図示した斜視図である。 本発明の実施例及び比較例のインピーダンスを比較したグラフである。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

［積層セラミックキャパシタ］
以下、添付図面を参照して本発明の実施形態を詳細に説明する。

図１は本発明の第１実施形態による積層セラミックキャパシタの斜視図である。

図２は図１に図示された積層セラミックキャパシタのセラミック本体を示した模式図である。

図３は図１に図示された積層セラミックキャパシタに採用可能な第１及び第２内部電極を示した平面図である。

図４は図１に図示された積層セラミックキャパシタに採用可能な第３〜第７内部電極を示した平面図である。

図１から図４を参照すると、本発明の第１実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体１１０を含むことができる。

本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。

本実施形態において、上記セラミック本体１１０は、対向する第１主面Ｓ５及び第２主面Ｓ６と、上記第１主面と第２主面とを連結する第１側面Ｓ３及び第２側面Ｓ４と、第１端面Ｓ１及び第２端面Ｓ２と、を有することができる。

上記セラミック本体１１０の形状は特に制限されないが、図示されたように六面体形状であることができる。

上記セラミック本体１１０は複数の誘電体層が積層されることで形成され、上記セラミック本体１１０の内部には、複数の内部電極１２１、１２２（順に第１及び第２内部電極）が誘電体層を挟んで互いに分離して配置されることができる。

上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層同士の境界が確認できないほど一体化されていることができる。

上記誘電体層１１１は、セラミック粉末、有機溶剤、及び有機バインダーを含有するセラミックグリーンシートを焼成することで形成されることができる。上記セラミック粉末は、高い誘電率を有する物質であり、特に制限されず、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などであれば良い。

上記第１内部電極１２１と第２内部電極１２２とは、上記誘電体層１１１を挟んで対向するように配置され、上記第１端面Ｓ１または第２端面Ｓ２に交互に露出することができる。

本発明の第１実施形態によると、上記第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストで形成されることができる。

上記導電性金属は、特に制限されず、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。

誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などの印刷法により、導電性ペーストで内部電極層を印刷することができる。

内部電極が印刷されたセラミックグリーンシートを交互に積層した後、焼成することで、セラミック本体が形成されることができる。

また、上記積層セラミックキャパシタ１００は、上記セラミック本体１１０の第１及び第２端面Ｓ１、Ｓ２に形成され、上記第１、第２内部電極１２１、１２２と電気的に連結された第１及び第２外部電極１３１、１３２を含むことができる。

上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１０の第１主面Ｓ５に互いに離隔して配置されることができる。

上記第１外部電極１３１は、上記セラミック本体１１０の第１端面Ｓ１に形成され、第１側面Ｓ３、第２側面Ｓ４、第１主面Ｓ５及び第２主面Ｓ６に延長形成されることができる。また、上記第２外部電極１３２は、上記セラミック本体１１０の第２端面Ｓ２に形成され、第１側面Ｓ３、第２側面Ｓ４、第１主面Ｓ５及び第２主面Ｓ６に延長形成されることができる。

上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成されることができる。

上記導電性金属は、特に制限されず、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。

上記導電性ペーストは、絶縁性物質をさらに含むことができる。上記絶縁性物質は、例えば、ガラスであるが、これに限定されるものではない。

上記第１及び第２外部電極１３１、１３２の形成方法は特に制限されず、上記セラミック本体上に印刷法により形成してもよく、ディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、めっきなどの他の方法を用いて形成してもよい。

上記第１及び第２外部電極１３１、１３２上には、後でめっき層がさらに形成されることができる。

本発明の第１実施形態によると、上記積層セラミックキャパシタ１００の実装面は、上記セラミック本体１１０の第１主面Ｓ５または第２主面Ｓ６であることを特徴とする。

図３及び図４を参照すると、上記積層セラミックキャパシタ１００は、セラミック本体１１０内に形成され、第１端面Ｓ１に露出した第１内部電極１２１及び第２端面Ｓ２に露出した第２内部電極１２２を含む第１キャパシタ部Ｃ１と、上記セラミック本体１１０内で一つの誘電体層１１１上に形成され、第１側面Ｓ３に露出した第１リード１２３ａを有する第３内部電極１２３、第２側面Ｓ４に露出した第２リード１２４ａを有する第４内部電極１２４、第１側面Ｓ３に露出した第３リード１２５ａを有する第５内部電極１２５、第２側面Ｓ４に露出した第４リード１２６ａを有する第６内部電極１２６、及び他の誘電体層１１１上に形成された第７内部電極１２７を含む第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４と、を含むことができる。

上記第１端面Ｓ１に露出した第１内部電極１２１及び第２端面Ｓ２に露出した第２内部電極１２２を含む第１キャパシタ部Ｃ１と、上記第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４とは、後述するように並列に連結されることができる。

上記第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４において、上記第３内部電極１２３の第１リード１２３ａ及び上記第４内部電極１２４の第２リード１２４ａは、上記セラミック本体１１０の第１側面Ｓ３及び第２側面Ｓ４に露出して上記第１外部電極１３１と連結されることができる。

また、上記第５内部電極１２５の第３リード１２５ａ及び上記第６内部電極１２６の第４リード１２６ａは、上記セラミック本体１１０の第１側面Ｓ３及び第２側面Ｓ４に露出して上記第２外部電極１３２と連結されることができる。

本発明の第１実施形態において、上記第２キャパシタ部Ｃｃ１は、上記第３内部電極１２３と第７内部電極１２７とが重なる領域に形成されることができる。

本発明の第１実施形態において、上記第３キャパシタ部Ｃｃ２は、上記第４内部電極１２４と第７内部電極１２７とが重なる領域に形成されることができる。

本発明の第１実施形態において、上記第４キャパシタ部Ｃｃ３は、上記第５内部電極１２５と第７内部電極１２７とが重なる領域に形成されることができる。

本発明の第１実施形態において、上記第５キャパシタ部Ｃｃ４は、上記第６内部電極１２６と第７内部電極１２７とが重なる領域に形成されることができる。

図３には、第１及び第２内部電極１２１、１２２がそれぞれ一つずつ図示されているが、実際に適用される形態では、上記内部電極が複数個であっても良い。

上記と同様に、図４には、第３〜第７内部電極１２３、１２４、１２５、１２６、１２７がそれぞれ一つずつ図示されているが、上記第３〜第７内部電極が複数個であっても良い。

本発明の第１実施形態によると、上記のように、第１端面Ｓ１に露出した第１内部電極１２１及び第２端面Ｓ２に露出した第２内部電極１２２を含む第１キャパシタ部Ｃ１と、上記セラミック本体１１０内で一つの誘電体層１１１上に形成され、第１側面Ｓ３に露出した第１リード１２３ａを有する第３内部電極１２３、第２側面Ｓ４に露出した第２リード１２４ａを有する第４内部電極１２４、第１側面Ｓ３に露出した第３リード１２５ａを有する第５内部電極１２５、第２側面Ｓ４に露出した第４リード１２６ａを有する第６内部電極１２６、及び他の誘電体層１１１上に形成された第７内部電極１２７を含む第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４と、が並列連結されることで、より広い周波数領域で低インピーダンスを具現することができる。

すなわち、本発明の第１実施形態による積層セラミックキャパシタは、インピーダンス（Ｉｍｐｅｄａｎｃｅ）特性において、３つの自己共振が現れ、低インピーダンス領域が広くなるため、電源の電圧変動及びノイズを効率的に減少させることができる。

これにより、従来の構造に比べ、より広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）を容易に低減及び調節でき、デカップリングキャパシタの個数を減少させることができるため、部品減少による実装空間及びコストの低減効果が得られる。

一方、本発明の第１実施形態によると、上記第１及び第２内部電極１２１、１２２は上記セラミック本体１１０の中央部に配置され、上記第３〜第７内部電極１２３、１２４、１２５、１２６、１２７は上記第１及び第２内部電極１２１、１２２の上部及び下部に配置されることができる。

上記第１及び第２内部電極１２１、１２２が上記セラミック本体１１０の中央部に配置され、上記第３〜第７内部電極１２３、１２４、１２５、１２６、１２７が上記第１及び第２内部電極１２１、１２２の上部及び下部に配置されるように調節することで、高周波領域で用いる場合、優れたインピーダンス低減効果を得ることができる。

すなわち、高周波領域で優れたインピーダンス低減効果を得るためには、積層セラミックキャパシタを基板に実装する際に、実装基板に近い領域のキャパシタンスが低いことが好ましい。

したがって、キャパシタンスがより低い上記第３〜第７内部電極１２３、１２４、１２５、１２６、１２７を含む第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４が、上記第１及び第２内部電極１２１、１２２を含む第１キャパシタ部Ｃ１の上部及び下部に配置されることで、高周波領域で優れたインピーダンス低減効果が得られる。

図５は図１に図示された積層セラミックキャパシタの等価回路図である。

図５を参照すると、上記第１内部電極１２１及び第２内部電極１２２を含む第１キャパシタ部Ｃ１と、上記第３〜第７内部電極１２３、１２４、１２５、１２６、１２７を含む第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４とは並列に連結されることができる。

また、上記第２キャパシタ部Ｃｃ１と第３キャパシタ部Ｃｃ２、及び第４キャパシタ部Ｃｃ３と第５キャパシタ部Ｃｃ４は、それぞれ直列に連結されることができ、上記第２キャパシタ部Ｃｃ１と第４キャパシタ部Ｃｃ３、及び第３キャパシタ部Ｃｃ２と第５キャパシタ部Ｃｃ４は、それぞれ並列に連結されることができる。

上記のような配置により、本発明の第１実施形態による積層セラミックキャパシタは、インピーダンス（Ｉｍｐｅｄａｎｃｅ）特性において、３つの自己共振が現れ、低インピーダンス領域が広くなるため、電源の電圧変動及びノイズを効率的に減少させることができる。

また、従来の構造に比べ、より広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）を容易に低減及び調節でき、デカップリングキャパシタの個数を減少させることができるため、部品減少による実装空間及びコストの低減効果が得られる。

図６は本発明の第２実施形態による積層セラミックキャパシタの斜視図である。

図７は図６に図示された積層セラミックキャパシタに採用可能な第１及び第２内部電極を示した平面図である。

図８は図６に図示された積層セラミックキャパシタに採用可能な第３〜第７内部電極を示した平面図である。

図６から図８を参照すると、本発明の第２実施形態による積層セラミックキャパシタ２００は、複数の誘電体層２１１を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体２１０と、セラミック本体２１０内に形成され、第１端面Ｓ１に露出した第１内部電極２２１及び第２端面Ｓ２に露出した第２内部電極２２２を含む第１キャパシタ部Ｃ１と、上記セラミック本体２１０内で一つの誘電体層２１１上に形成され、第１側面Ｓ３に露出した第１リード２２３ａを有する第３内部電極２２３、第２側面Ｓ４に露出した第２リード２２４ａを有する第４内部電極２２４、第１側面Ｓ３に露出した第３リード２２５ａを有する第５内部電極２２５、第２側面Ｓ４に露出した第４リード２２６ａを有する第６内部電極２２６、及び他の誘電体層２１１上に形成された第７内部電極２２７を含む第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４と、上記セラミック本体２１０の第１端面Ｓ１に形成され、第１側面Ｓ３、第２側面Ｓ４、第１主面Ｓ５及び第２主面Ｓ６に延長形成される第１外部電極２３１、及び第２端面Ｓ２に形成され、第１側面Ｓ３、第２側面Ｓ４、第１主面Ｓ５及び第２主面Ｓ６に延長形成される第２外部電極２３２と、を含み、上記第１キャパシタ部Ｃ１と上記第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４とは並列に連結される。

本発明の第２実施形態において、上記第７内部電極２２７は、第３〜第６内部電極２２３、２２４、２２５、２２６の間の空間に対応する領域の一部に溝が形成されることができる。

図９は本発明の第３実施形態による積層セラミックキャパシタに採用可能な第３〜第８内部電極を示した平面図である。

図９を参照すると、本発明の第３実施形態において、上記第７内部電極２２７'は、上記セラミック本体２１０の幅方向に離隔して形成された２個の電極パターンからなることができる。

上記のような配置により、本発明の第２及び第３実施形態による積層セラミックキャパシタは、インピーダンス（Ｉｍｐｅｄａｎｃｅ）特性において、３つの自己共振が現れ、低インピーダンス領域が広くなるため、電源の電圧変動及びノイズを効率的に減少させることができる。

また、従来の構造に比べ、より広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）を容易に低減及び調節でき、デカップリングキャパシタの個数を減少させることができるため、部品減少による実装空間及びコストの低減効果が得られる。

本発明の第２及び第３実施形態による積層セラミックキャパシタのその他の特徴は、上述の本発明の第１実施形態による積層セラミックキャパシタの特徴と同様であるため、ここでは省略する。

［積層セラミックキャパシタの実装基板］
図１０は図１の積層セラミックキャパシタが印刷回路基板に実装された状態を図示した斜視図である。

図１０を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板３００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板３１０と、印刷回路基板３１０の上面に互いに離隔して形成された第１及び第２電極パッド３２１、３２２と、を含む。

この際、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド３２１、３２２上に接触するように配置された状態で、半田３３０により印刷回路基板３１０と電気的に連結されることができる。

上記第２〜第５キャパシタ部Ｃｃ１〜Ｃｃ４において、上記第３内部電極１２３の第１リード１２３ａ及び上記第４内部電極１２４の第２リード１２４ａは、上記セラミック本体１１０の第１側面Ｓ３及び第２側面Ｓ４に露出して上記第１外部電極１３１と連結されることができる。

また、上記第５内部電極１２５の第３リード１２５ａ及び上記第６内部電極１２６の第４リード１２６ａは、上記セラミック本体１１０の第１側面Ｓ３及び第２側面Ｓ４に露出して上記第２外部電極１３２と連結されることができる。

上記第２キャパシタ部Ｃｃ１は、上記第３内部電極１２３と第７内部電極１２７とが重なる領域に形成されることができる。

上記第３キャパシタ部Ｃｃ２は、上記第４内部電極１２４と第７内部電極１２７とが重なる領域に形成されることができる。

上記第４キャパシタ部Ｃｃ３は、上記第５内部電極１２５と第７内部電極１２７とが重なる領域に形成されることができる。

上記第５キャパシタ部Ｃｃ４は、上記第６内部電極１２６と第７内部電極１２７とが重なる領域に形成されることができる。

上記第１及び第２内部電極１２１、１２２は上記セラミック本体１１０の中央部に配置され、上記第３〜第７内部電極１２３、１２４、１２５、１２６、１２７は上記第１及び第２内部電極１２１、１２２の上部及び下部に配置されることができる。

上記の説明以外の上述の本発明の第１実施形態による積層セラミックキャパシタの特徴と重複される説明はここで省略する。

図１１は本発明の実施例及び比較例のインピーダンスを比較したグラフである。

図１１を参照すると、本発明の一実施形態による積層セラミックキャパシタは、従来の積層セラミックキャパシタである比較例に比べ、より広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）が平坦な形状を有し、インピーダンス（Ｉｍｐｅｄａｎｃｅ）の低減効果が得られることが分かる。

また、本発明の一実施形態による積層セラミックキャパシタは、インピーダンス（Ｉｍｐｅｄａｎｃｅ）特性において、３つの自己共振が現れ、低インピーダンス領域が広くなるため、電源の電圧変動及びノイズを効率的に減少させることができることが分かる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００、２００ 積層セラミックキャパシタ
１１０、２１０ セラミック本体
１１１、２１１ 誘電体層
１２１、２２１ 第１内部電極
１２２、２２２ 第２内部電極
１２３、２２３ 第３内部電極
１２４、２２４ 第４内部電極
１２５、２２５ 第５内部電極
１２６、２２６ 第６内部電極
１２７、２２７、２２７' 第７内部電極
１２３ａ、１２４ａ、１２５ａ、１２６ａ、２２３ａ、２２４ａ、２２５ａ、２２６ａ 第１〜第４リード
１３１、２３１ 第１外部電極
１３２、２３２ 第２外部電極
３００ 実装基板
３１０ 印刷回路基板
３２１、３２２ 第１及び第２電極パッド
３３０ 半田

Claims (9)

1. 複数の誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体と、
   前記セラミック本体内に形成され、第１端面に露出した第１内部電極及び第２端面に露出した第２内部電極を含む第１キャパシタ部と、
   前記セラミック本体内で一つの誘電体層上に形成され、第１側面に露出した第１リードを有する第３内部電極、第２側面に露出した第２リードを有する第４内部電極、第１側面に露出した第３リードを有する第５内部電極、第２側面に露出した第４リードを有する第６内部電極、及び他の誘電体層上に形成された第７内部電極を含む第２キャパシタ部、第３キャパシタ部、第４キャパシタ部、及び第５キャパシタ部と、
   前記セラミック本体の第１端面に形成され、第１側面、第２側面、第１主面及び第２主面に延長形成される第１外部電極、及び第２端面に形成され、第１側面、第２側面、第１主面及び第２主面に延長形成される第２外部電極と、を含み、
   前記第１キャパシタ部と前記第２〜第５キャパシタ部とは並列に連結され、前記第７内部電極は、第３〜第６内部電極の間の空間に対応する領域の一部に溝が形成される、積層セラミックキャパシタ。
2. 前記第１及び第２内部電極は前記セラミック本体の中央部に配置され、前記第３〜第７内部電極は前記第１及び第２内部電極の上部及び下部に配置される、請求項１に記載の積層セラミックキャパシタ。
3. 前記第３内部電極の第１リード及び前記第４内部電極の第２リードは前記第１外部電極と連結され、前記第５内部電極の第３リード及び前記第６内部電極の第４リードは前記第２外部電極と連結される、請求項１に記載の積層セラミックキャパシタ。
4. 前記第２キャパシタ部は、前記第３内部電極と第７内部電極とが重なる領域に形成される、請求項１に記載の積層セラミックキャパシタ。
5. 前記第３キャパシタ部は、前記第４内部電極と第７内部電極とが重なる領域に形成される、請求項１に記載の積層セラミックキャパシタ。
6. 前記第４キャパシタ部は、前記第５内部電極と第７内部電極とが重なる領域に形成される、請求項１に記載の積層セラミックキャパシタ。
7. 前記第５キャパシタ部は、前記第６内部電極と第７内部電極とが重なる領域に形成される、請求項１に記載の積層セラミックキャパシタ。
8. 前記第７内部電極は、前記セラミック本体の幅方向に離隔して形成された２個の電極パターンからなる、請求項１に記載の積層セラミックキャパシタ。
9. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設けられた、請求項１から８の何れか１項に記載の積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板。

Images