KR102004781B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 제1 내부전극과 제2 측면으로 노출된 제2 내부전극을 포함하는 제1 커패시터부; 상기 세라믹 본체 내에 하나의 유전체층 상에 형성되며, 제1 단면과 제2 단면으로 노출된 제1 및 제2 리드를 갖는 제3 내부전극과 제1 단면과 제2 단면으로 노출된 제3 및 제4 리드를 갖는 제4 내부전극 및 타 유전체층 상에 형성되며, 서로 이격된 제5 내부전극과 제6 내부전극을 포함하는 제2 내지 제5 커패시터부; 및 상기 세라믹 본체의 제1 측면에 형성되며, 제1 단면, 제1 및 제2 주면에 연장 형성되는 제1 외부전극과 제2 측면에 형성되며, 제2 단면, 제1 및 제2 주면에 연장 형성되는 제2 외부전극;을 포함하며, 상기 제1 커패시터부와 상기 제2 내지 제5 커패시터부는 병렬로 연결된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다.
따라서, 이러한 전압 노이즈를 억제하기 위한 디커플링 커패시터 용도로 적층형 커패시터가 전원 공급장치에 널리 사용되고 있다.
디커플링용 적층 세라믹 커패시터는 동작 주파수가 증가됨에 따라 보다 낮은 ESL 값을 가질 것이 요구되며, 이러한 ESL를 감소시키기 위한 많은 연구가 활발히 이루어지고 있다.
또한, 더 안정적인 전원공급을 위해서, 디커플링용 적층 세라믹 커패시터는 조절가능한 ESR 특성이 요구된다.
적층 세라믹 커패시터의 ESR 값이 요구되는 수준보다 낮은 경우에는, 커패시터의 ESL과 마이크로 프로세서 패키지의 플레인 커패시턴스(plane capacitance)로 인하여 발생하는 병렬 공진 주파수에서의 임피던스 피크가 높아지고 커패시터의 직렬 공진 주파수에서의 임피던스는 지나치게 낮아지는 문제가 있다.
따라서, 사용자가 전력 분배망의 평탄한(flat) 임피던스 특성을 구현할 수 있도록 디커플링용 적층 세라믹 커패시터의 ESR 특성을 용이하게 조절하여 제공되는 것이 바람직하다.
한편, CPU의 다기능화 및 복합화에 따라 소비 전력이 증가하고 전원에는 급격하고 큰 과도 전류가 생겨나 PI(Power Integrity)의 중요성이 높아지고 있다.
PI는 전원 임피던스를 보다 작게 설계하여 과도 전류에 따라 발생하는 전압 변동을 억제하여, CPU의 기본 성능을 만족시키는 것을 목적으로 한다.
일반적으로 전원 임피던스를 저감하기 위해 디커플링 커패시터로서 적층 세라믹 커패시터가 사용되며, 전원에 발생하는 과도 전류는 광대역이기 때문에 전원 임피던스도 광대역에서 저감해야 한다.
또한, 최근의 태블릿(Tablet) PC나 울트라북(Ultra Book) 등 모바일(Mobile) 단말기의 급속한 발전과 더불어 마이크로 프로세서(Micro Processor)도 소형 고집적 제품으로 전환되고 있다.
이로 인하여 인쇄회로기판의 면적은 줄어들고, 마찬가지로 디커플링 커패시터의 실장 공간도 제한되어 이를 만족할 수 있는 적층 세라믹 커패시터의 요구가 계속되고 있다.
일본공개특허공보 2012-138415
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
본 발명의 제1 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 제1 내부전극과 제2 측면으로 노출된 제2 내부전극을 포함하는 제1 커패시터부; 상기 세라믹 본체 내에 하나의 유전체층 상에 형성되며, 제1 단면과 제2 단면으로 노출된 제1 및 제2 리드를 갖는 제3 내부전극과 제1 단면과 제2 단면으로 노출된 제3 및 제4 리드를 갖는 제4 내부전극 및 타 유전체층 상에 형성되며, 서로 이격된 제5 내부전극과 제6 내부전극을 포함하는 제2 내지 제5 커패시터부; 및 상기 세라믹 본체의 제1 측면에 형성되며, 제1 단면, 제1 및 제2 주면에 연장 형성되는 제1 외부전극과 제2 측면에 형성되며, 제2 단면, 제1 및 제2 주면에 연장 형성되는 제2 외부전극;을 포함하며, 상기 제1 커패시터부와 상기 제2 내지 제5 커패시터부는 병렬로 연결된 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극은 상기 세라믹 본체의 중앙부에 배치되며, 상기 제3 내지 제6 내부전극은 상기 제1 및 제2 내부전극의 상부 및 하부에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 내부전극의 제1 리드와 상기 제4 내부전극의 제3 리드는 상기 제1 외부전극과 연결되고, 상기 제3 내부전극의 제2 리드와 상기 제4 내부전극의 제4 리드는 상기 제2 외부전극과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 커패시터부는 상기 제3 내부전극과 제5 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 커패시터부는 상기 제4 내부전극과 제5 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제4 커패시터부는 상기 제3 내부전극과 제6 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제5 커패시터부는 상기 제4 내부전극과 제6 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 제2 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 제1 내부전극과 제2 측면으로 노출된 제2 내부전극을 포함하는 제1 커패시터부; 상기 세라믹 본체 내에 하나의 유전체층 상에 형성되며, 제1 단면과 제2 단면으로 노출된 제1 및 제2 리드를 갖는 제3 내부전극과 제1 단면과 제2 단면으로 노출된 제3 및 제4 리드를 갖는 제4 내부전극과 상기 제3 및 제4 내부전극과 이격된 위치에 형성된 제5 내부전극 및 타 유전체층 상에 형성되며, 서로 이격된 제6 내지 제8 내부전극을 포함하는 제2 내지 제7 커패시터부; 및 상기 세라믹 본체의 제1 측면에 형성되며, 제1 단면, 제1 및 제2 주면에 연장 형성되는 제1 외부전극과 제2 측면에 형성되며, 제2 단면, 제1 및 제2 주면에 연장 형성되는 제2 외부전극;을 포함하며, 상기 제1 커패시터부와 상기 제2 내지 제7 커패시터부는 병렬로 연결된 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극은 상기 세라믹 본체의 중앙부에 배치되며, 상기 제3 내지 제8 내부전극은 상기 제1 및 제2 내부전극의 상부 및 하부에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 내부전극의 제1 리드와 상기 제4 내부전극의 제3 리드는 상기 제1 외부전극과 연결되고, 상기 제3 내부전극의 제2 리드와 상기 제4 내부전극의 제4 리드는 상기 제2 외부전극과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 커패시터부는 상기 제3 내부전극과 제6 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 커패시터부는 상기 제4 내부전극과 제6 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제4 커패시터부는 상기 제3 내부전극과 제7 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제5 커패시터부는 상기 제5 내부전극과 제7 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제6 커패시터부는 상기 제5 내부전극과 제8 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제7 커패시터부는 상기 제4 내부전극과 제8 내부전극이 겹치는 영역에서 형성될 수 있다.
본 발명의 또 다른 실시형태는, 상부에 제1 내지 제4 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명에 따른 적층 세라믹 커패시터는 임피던스(Impedance) 특성에서 3개의 자기 공진이 나타나고 저 임피던스 영역이 넓어져 전원의 전압 변동 및 노이즈를 효율적으로 감소시킬 수 있다.
이로 인하여, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 디커플링 커패시터의 개수를 줄일 수 있어 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터의 세라믹 본체를 나타낸 모식도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 전극을 나타내는 평면도이다.
도 4는 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제3 내지 제6 내부 전극을 나타내는 평면도이다.
도 5는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 6은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 7은 도 6에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 전극을 나타내는 평면도이다.
도 8은 도 6에 도시된 적층 세라믹 커패시터에 채용가능한 제3 내지 제8 내부 전극을 나타내는 평면도이다.
도 9는 도 6에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 10은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 11은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터의 세라믹 본체를 나타낸 모식도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 전극을 나타내는 평면도이다.
도 4는 도 1에 도시된 적층 세라믹 커패시터에 채용가능한 제3 내지 제6 내부 전극을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(110)를 포함할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 제1 주면(S5) 및 제 2주면(S6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(S3), 제2 측면(S4), 제1 단면(S1) 및 제2 단면(S2)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 상기 세라믹 본체(110)의 내에는 복수의 내부 전극들(121, 122: 순차적으로 제1 및 제2 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 제1 내부전극과 제2 내부전극(121, 122)은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 측면(S3) 또는 제2 측면(S4)으로 교대로 노출될 수 있다.
상기 제1 내부전극 및 제2 내부전극(121, 122)이 상기 제1 측면(S3) 또는 제2 측면(S4)으로 교대로 노출됨으로써, 후술하는 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
또한, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 제1 및 제2 측면(S3, S4)에 형성되며, 상기 제1, 제2 내부전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 본체(110)의 제1 주면(S5)에 서로 이격하여 배치될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 및 제2 외부 전극(131, 132)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체 상에 인쇄법에 의해 형성할 수 있으며, 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
상기 제1 및 제2 외부 전극(131, 132) 상에는 이후에 도금층이 더 형성될 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 적층 세라믹 커패시터(100)의 실장면은 상기 세라믹 본체(110)의 제1 또는 제2 주면(S5, S6)인 것을 특징으로 한다.
일반적인 적층 세라믹 커패시터는 길이가 폭 보다 길고, 세라믹 본체의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에서, 전류의 경로를 감소시키기 위하여 제1 및 제2 외부전극(131, 132)이 세라믹 본체(110)의 제1 및 제2 측면(S3, S4)에 형성될 수 있다.
상기 제1 외부전극(131)은 상기 세라믹 본체(110)의 제1 측면(S3)에 형성되며, 제1 단면(S1), 제1 및 제2 주면(S5, S6)에 연장 형성될 수 있으며, 상기 제2 외부전극(132)은 제2 측면(S4)에 형성되며, 제2 단면(S2), 제1 및 제2 주면(S5, S6)에 연장 형성될 수 있다.
상기 세라믹 본체(110)의 폭(W)은 상기 제1 외부전극(131)이 형성된 상기 제1 측면(S3)과 상기 제2 외부전극(132)이 형성된 상기 제2 측면(S4) 사이의 거리이고, 상기 세라믹 본체(110)의 길이(L)는 상기 제1 단면(S1)과 상기 제2 단면(S2) 사이의 거리일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)이 각각 형성된 제1 및 제2 외부전극(131, 132) 사이의 폭(W)은 제1 단면(S1)과 상기 제2 단면(S2) 사이의 길이(L)보다 짧거나 동일할 수 있다.
이로 인하여 제1 및 제2 외부전극(131, 132) 간의 거리가 작아지기 때문에 전류 경로가 작아지고, 이로써 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
이처럼 제1 및 제2 외부전극(131, 132)을 세라믹 본체(110)의 제1 및 제2 측면(S3, S4)에 형성하여, 상기 세라믹 본체(110)의 폭(W)(즉, 상기 제1 및 제2 외부전극(131, 132) 사이의 거리)이 상기 세라믹 본체(110)의 길이(L)보다 짧거나 동일한 적층 세라믹 전자 부품을 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)라 할 수 있다.
또한, 상기 세라믹 본체(110)의 길이를 L 및 폭을 W라 하면, 0.5L ≤ W ≤ L을 만족할 수 있으나 이에 제한되는 것은 아니다.
상기와 같이 0.5L ≤ W ≤ L를 만족하도록 상기 세라믹 본체의 길이 및 폭을 조절함으로써, 적층 세라믹 커패시터의 인덕턴스를 감소시킬 수 있다.
따라서, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 저 인덕턴스를 구현할 수 있어, 전기적 성능이 향상될 수 있다.
도 3 및 도 4를 참조하면, 상기 적층 세라믹 커패시터(100)는 세라믹 본체(110) 내에 형성되며, 제1 측면(S3)으로 노출된 제1 내부전극(121)과 제2 측면(S4)으로 노출된 제2 내부전극(122)을 포함하는 제1 커패시터부(C1) 및 상기 세라믹 본체(110) 내에 하나의 유전체층(111) 상에 형성되며, 제1 단면(S1)과 제2 단면(S2)으로 노출된 제1 및 제2 리드(123a, 123b)를 갖는 제3 내부전극(123)과 제1 단면(S1)과 제2 단면(S2)으로 노출된 제3 및 제4 리드(124a, 124b)를 갖는 제4 내부전극(124) 및 타 유전체층(111) 상에 형성되며, 서로 이격된 제5 내부전극(125)과 제6 내부전극(126)을 포함하는 제2 내지 제5 커패시터부(CC1~CC4)를 포함할 수 있다.
상기 제1 측면(S3)으로 노출된 제1 내부전극(121)과 제2 측면(S4)으로 노출된 제2 내부전극(122)을 포함하는 제1 커패시터부(C1)와 상기 제2 내지 제5 커패시터부(CC1~CC4)는 후술하는 바와 같이 병렬로 연결될 수 있다.
상기 제2 내지 제5 커패시터부(CC1~CC4)에 있어서, 상기 제3 내부전극(123)의 제1 리드(123a)와 상기 제4 내부전극(124)의 제3 리드(124a)는 상기 세라믹 본체(110)의 제1 단면(S1)으로 노출되어 상기 제1 외부전극(131)과 연결될 수 있다.
또한, 상기 제3 내부전극(123)의 제2 리드(123b)와 상기 제4 내부전극(124)의 제4 리드(124b)는 상기 세라믹 본체(110)의 제2 단면(S2)으로 노출되어 상기 제2 외부전극(132)과 연결될 수 있다.
본 발명의 제1 실시형태에서, 상기 제2 커패시터부(CC1)는 상기 제3 내부전극(123)과 제5 내부전극(125)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제1 실시형태에서, 상기 제3 커패시터부(CC2)는 상기 제4 내부전극(124)과 제5 내부전극(125)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제1 실시형태에서, 상기 제4 커패시터부(CC3)는 상기 제3 내부전극(123)과 제6 내부전극(126)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제1 실시형태에서, 상기 제5 커패시터부(CC4)는 상기 제4 내부전극(124)과 제6 내부전극(126)이 겹치는 영역에서 형성될 수 있다.
도 3에 도시된 제1 및 제2 내부 전극(121, 122)는 각각 하나씩 도시되어 있으나, 실제 적용되는 형태에서는 내부 전극이 복수 개일 수 있다.
이와 유사하게, 도 4에 도시된 제3 내지 제6 내부 전극(123, 124, 125, 126)은 각각 하나씩 도시되어 있으나, 상기 제3 내지 제6 내부 전극은 복수 개로 제공될 수 있다.
본 발명의 제1 실시형태에 따르면, 상기와 같이 제1 측면(S3)으로 노출된 제1 내부전극(121) 및 제2 측면(S4)으로 노출된 제2 내부전극(122)을 포함하는 제1 커패시터부(C1)와 상기 세라믹 본체(110) 내에 하나의 유전체층(111) 상에 형성되며, 제1 단면(S1)과 제2 단면(S2)으로 노출된 제1 및 제2 리드(123a, 123b)를 갖는 제3 내부전극(123)과 제1 단면(S1)과 제2 단면(S2)으로 노출된 제3 및 제4 리드(124a, 124b)를 갖는 제4 내부전극(124) 및 타 유전체층(111) 상에 형성되며, 서로 이격된 제5 내부전극(125)과 제6 내부전극(126)을 포함하는 제2 내지 제5 커패시터부(CC1~CC4)가 병렬 연결됨으로써, 보다 넓은 주파수 영역에서 저 임피던스가 가능하다.
즉, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 임피던스 (Impedance) 특성에서 3개의 자기 공진이 나타나고 저 임피던스 영역이 넓어져 전원의 전압 변동 및 노이즈를 효율적으로 감소시킬 수 있다.
이로 인하여, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 디커플링 커패시터의 개수를 줄일 수 있어 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
한편, 본 발명의 제1 실시형태에 따르면 상기 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체(110)의 중앙부에 배치되며, 상기 제3 내지 제6 내부전극(123, 124, 125, 126)은 상기 제1 및 제2 내부전극(121, 122)의 상부 및 하부에 배치될 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체(110)의 중앙부에 배치되며, 상기 제3 내지 제6 내부전극(123, 124, 125, 126)은 상기 제1 및 제2 내부전극(121, 122)의 상부 및 하부에 배치되도록 조절함으로써, 고주파 영역에서 사용할 경우 우수한 임피던스 저감 효과를 얻을 수 있다.
즉, 고주파 영역에서 우수한 임피던스 저감 효과를 얻기 위해서는 적층 세라믹 커패시터를 기판에 실장시 실장 기판에 가까운 영역이 커패시턴스가 더 낮은 경우가 고주파 영역에서 우수하게 작용할 수 있다.
따라서, 커패시턴스가 더 낮은 상기 제3 내지 제6 내부전극(123, 124, 125, 126)을 포함하는 제2 내지 제5 커패시터부(CC1~CC4)가 상기 제1 및 제2 내부전극(121, 122)을 포함하는 제1 커패시터부(C1)의 상부 및 하부에 배치됨으로써, 고주파 영역에서 우수한 임피던스 저감 효과를 얻을 수 있다.
도 5는 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 5를 참조하면, 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제1 커패시터부(C1)와 상기 제3 내지 제6 내부전극(123, 124, 125, 126)을 포함하는 제2 내지 제5 커패시터부(CC1~CC4)는 병렬로 연결될 수 있다.
또한, 상기 제2 커패시터부(CC1)와 제3 커패시터부(CC2) 및 제4 커패시터부(CC3)와 제5 커패시터부((CC4)는 각각 직렬로 연결될 수 있다.
상기와 같은 배치에 의해, 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터는 임피던스(Impedance) 특성에서 3개의 자기 공진이 나타나고 저 임피던스 영역이 넓어져 전원의 전압 변동 및 노이즈를 효율적으로 감소시킬 수 있다.
또한, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 디커플링 커패시터의 개수를 줄일 수 있어 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
도 6은 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 7은 도 6에 도시된 적층 세라믹 커패시터에 채용가능한 제1 및 제2 내부 전극을 나타내는 평면도이다.
도 8은 도 6에 도시된 적층 세라믹 커패시터에 채용가능한 제3 내지 제8 내부 전극을 나타내는 평면도이다.
도 6 내지 도 8을 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터(200)는 복수의 유전체층(211)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(210); 상기 세라믹 본체(210) 내에 형성되며, 제1 측면으로 노출된 제1 내부전극(221)과 제2 측면으로 노출된 제2 내부전극(222)을 포함하는 제1 커패시터부(C1); 상기 세라믹 본체(210) 내에 하나의 유전체층(211) 상에 형성되며, 제1 단면과 제2 단면으로 노출된 제1 및 제2 리드(223a, 223b)를 갖는 제3 내부전극(223)과 제1 단면과 제2 단면으로 노출된 제3 및 제4 리드(224a, 224b)를 갖는 제4 내부전극(224)과 상기 제3 및 제4 내부전극(223, 224)과 이격된 위치에 형성된 제5 내부전극(225) 및 타 유전체층(211) 상에 형성되며, 서로 이격된 제6 내지 제8 내부전극(226, 227, 228)을 포함하는 제2 내지 제7 커패시터부(CC1~CC6); 및 상기 세라믹 본체(210)의 제1 측면에 형성되며, 제1 단면, 제1 및 제2 주면에 연장 형성되는 제1 외부전극(231)과 제2 측면에 형성되며, 제2 단면, 제1 및 제2 주면에 연장 형성되는 제2 외부전극(232);을 포함하며, 상기 제1 커패시터부(C1)와 상기 제2 내지 제7 커패시터부(CC1~CC6)는 병렬로 연결된 적층 세라믹 커패시터를 제공한다.
본 발명의 제2 실시형태에서, 상기 제1 및 제2 내부전극(221, 222)은 상기 세라믹 본체(210)의 중앙부에 배치되며, 상기 제3 내지 제8 내부전극(223, 224, 225, 226, 227, 228)은 상기 제1 및 제2 내부전극(221, 222)의 상부 및 하부에 배치될 수 있다.
본 발명의 제2 실시형태에서, 상기 제3 내부전극(223)의 제1 리드(223a)와 상기 제4 내부전극(224)의 제3 리드(224a)는 상기 제1 외부전극(231)과 연결되고, 상기 제3 내부전극(223)의 제2 리드(223b)와 상기 제4 내부전극(224)의 제4 리드(224b)는 상기 제2 외부전극(232)과 연결될 수 있다.
본 발명의 제2 실시형태에서, 상기 제2 커패시터부(CC1)는 상기 제3 내부전극(223)과 제6 내부전극(226)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제2 실시형태에서, 상기 제3 커패시터부(CC2)는 상기 제4 내부전극(224)과 제6 내부전극(226)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제2 실시형태에서, 상기 제4 커패시터부(CC3)는 상기 제3 내부전극(223)과 제7 내부전극(227)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제2 실시형태에서, 상기 제5 커패시터부(CC4)는 상기 제5 내부전극(225)과 제7 내부전극(227)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제2 실시형태에서, 상기 제6 커패시터부(CC5)는 상기 제5 내부전극(225)과 제8 내부전극(228)이 겹치는 영역에서 형성될 수 있다.
본 발명의 제2 실시형태에서, 상기 제7 커패시터부(CC6)는 상기 제4 내부전극(224)과 제8 내부전극(228)이 겹치는 영역에서 형성될 수 있다.
도 9는 도 6에 도시된 적층 세라믹 커패시터의 등가회로도이다.
도 9를 참조하면, 상기 제1 내부전극(221)과 제2 내부전극(222)을 포함하는 제1 커패시터부(C1)와 상기 제3 내지 제8 내부전극(223, 224, 225, 226, 227, 228)을 포함하는 제2 내지 제7 커패시터부(CC1~CC6)는 병렬로 연결될 수 있다.
또한, 상기 제2 커패시터부(CC1)와 제3 커패시터부(CC2) 및 제4 커패시터부(CC3) 내지 제7 커패시터부((CC6)는 각각 직렬로 연결될 수 있다.
상기와 같은 배치에 의해, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터는 임피던스(Impedance) 특성에서 3개의 자기 공진이 나타나고 저 임피던스 영역이 넓어져 전원의 전압 변동 및 노이즈를 효율적으로 감소시킬 수 있다.
또한, 종래 구조에 비하여 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 디커플링 커패시터의 개수를 줄일 수 있어 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
그 외, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로 여기서는 생략하도록 한다.
적층 세라믹 커패시터의 실장 기판
도 10은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 10을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(300)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(310)과, 인쇄회로기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(321, 322)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(321, 322) 위에 접촉되게 위치한 상태에서 솔더링에 의해 인쇄회로기판(310)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
도 11은 본 발명의 실시예와 비교예의 임피던스를 비교한 그래프이다.
도 11을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터인 비교예에 비하여 보다 넓은 주파수 영역에서 임피던스(Impedance)가 평탄한 형상을 가지며, 임피던스(Impedance)의 저감 효과가 있음을 알 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 임피던스(Impedance) 특성에서 3개의 자기 공진이 나타나고 저 임피던스 영역이 넓어져 전원의 전압 변동 및 노이즈를 효율적으로 감소시킬 수 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200; 적층 세라믹 커패시터
110, 210; 세라믹 본체 111, 211; 유전체층
121, 221; 제1 내부전극 122, 222; 제2 내부전극
123, 223; 제3 내부전극 124, 224; 제4 내부전극
125, 126, 225, 226; 제5 및 제6 내부전극
227, 228; 제7 및 제8 내부전극
123a, 123b, 223a, 223b; 제1 및 제2 리드
124a, 124b, 224a, 224b; 제3 및 제4 리드
131, 132, 231, 232; 제1 및 제2 외부전극
300; 실장 기판 310; 인쇄회로기판
321, 322; 제1 및 제2 전극 패드
330; 솔더

Claims (17)

  1. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 제1 내부전극과 제2 측면으로 노출된 제2 내부전극을 포함하는 제1 커패시터부;
    상기 세라믹 본체 내에 하나의 유전체층 상에 형성되며, 제1 단면과 제2 단면으로 노출된 제1 및 제2 리드를 갖는 제3 내부전극과 제1 단면과 제2 단면으로 노출된 제3 및 제4 리드를 갖는 제4 내부전극 및 타 유전체층 상에 형성되며, 서로 이격된 제5 내부전극과 제6 내부전극을 포함하는 제2 내지 제5 커패시터부; 및
    상기 세라믹 본체의 제1 측면에 형성되며, 제1 단면, 제1 및 제2 주면에 연장 형성되는 제1 외부전극과 제2 측면에 형성되며, 제2 단면, 제1 및 제2 주면에 연장 형성되는 제2 외부전극;을 포함하며,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 중앙부에 배치되며, 상기 제3 내지 제6 내부전극은 상기 제1 및 제2 내부전극의 상부 및 하부에 배치되고,
    상기 제1 커패시터부와 상기 제2 내지 제5 커패시터부는 병렬로 연결된 적층 세라믹 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3 내부전극의 제1 리드와 상기 제4 내부전극의 제3 리드는 상기 제1 외부전극과 연결되고, 상기 제3 내부전극의 제2 리드와 상기 제4 내부전극의 제4 리드는 상기 제2 외부전극과 연결되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제2 커패시터부는 상기 제3 내부전극과 제5 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제3 커패시터부는 상기 제4 내부전극과 제5 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제4 커패시터부는 상기 제3 내부전극과 제6 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제5 커패시터부는 상기 제4 내부전극과 제6 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  8. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 형성되며, 제1 측면으로 노출된 제1 내부전극과 제2 측면으로 노출된 제2 내부전극을 포함하는 제1 커패시터부;
    상기 세라믹 본체 내에 하나의 유전체층 상에 형성되며, 제1 단면과 제2 단면으로 노출된 제1 및 제2 리드를 갖는 제3 내부전극과 제1 단면과 제2 단면으로 노출된 제3 및 제4 리드를 갖는 제4 내부전극과 상기 제3 및 제4 내부전극과 이격된 위치에 형성된 제5 내부전극 및 타 유전체층 상에 형성되며, 서로 이격된 제6 내지 제8 내부전극을 포함하는 제2 내지 제7 커패시터부; 및
    상기 세라믹 본체의 제1 측면에 형성되며, 제1 단면, 제1 및 제2 주면에 연장 형성되는 제1 외부전극과 제2 측면에 형성되며, 제2 단면, 제1 및 제2 주면에 연장 형성되는 제2 외부전극;을 포함하며,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 중앙부에 배치되며, 상기 제3 내지 제8 내부전극은 상기 제1 및 제2 내부전극의 상부 및 하부에 배치되고,
    상기 제1 커패시터부와 상기 제2 내지 제7 커패시터부는 병렬로 연결된 적층 세라믹 커패시터.
  9. 삭제
  10. 제8항에 있어서,
    상기 제3 내부전극의 제1 리드와 상기 제4 내부전극의 제3 리드는 상기 제1 외부전극과 연결되고, 상기 제3 내부전극의 제2 리드와 상기 제4 내부전극의 제4 리드는 상기 제2 외부전극과 연결되는 적층 세라믹 커패시터.
  11. 제8항에 있어서,
    상기 제2 커패시터부는 상기 제3 내부전극과 제6 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  12. 제8항에 있어서,
    상기 제3 커패시터부는 상기 제4 내부전극과 제6 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  13. 제8항에 있어서,
    상기 제4 커패시터부는 상기 제3 내부전극과 제7 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  14. 제8항에 있어서,
    상기 제5 커패시터부는 상기 제5 내부전극과 제7 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  15. 제8항에 있어서,
    상기 제6 커패시터부는 상기 제5 내부전극과 제8 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  16. 제8항에 있어서,
    상기 제7 커패시터부는 상기 제4 내부전극과 제8 내부전극이 겹치는 영역에서 형성되는 적층 세라믹 커패시터.
  17. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항 및 제8항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
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