KR101971912B1 - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체의 양 측면으로부터 이격되도록 상기 각각의 유전체층의 일면에 형성된 제1 및 제2 용량부; 및 상기 제1 및 제2 용량부의 양 측면에서 상기 세라믹 소체의 양 측면을 통해 노출되도록 연장하여 형성되며, 상기 유전체층의 길이방향을 따라 서로 이격되도록 배치된 제1 및 제2 인출부; 를 각각 포함하는 제1 및 제2 내부전극; 상기 세라믹 소체의 양 단부 및 코너부를 감싸도록 형성된 씰링부; 및 상기 씰링부를 감싸면서 상기 제1 및 제2 인출부와 각각 전기적으로 연결되도록 상기 세라믹 소체의 양 단부에 형성된 제1 및 제2 외부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 제조방법{Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same}
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 또는 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로기판에 장착되어, 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이다.
최근 영상기기의 대형화 또는 컴퓨터의 중앙처리장치(CPU: Central Processing Unit) 속도 상승 등으로 인해 전자기기의 발열이 심화되고 있다.
따라서, 상기 적층 세라믹 커패시터는 전자기기에 설치된 집적회로(IC: Integrated Circuit)의 안정적인 동작을 위해 높은 온도에서도 안정된 용량과 신뢰성의 확보가 요구되고 있다.
상기 적층 세라믹 커패시터는 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근 전자제품의 추세인 소형 경량화 및 다기능화에 부합하기 위해서, 상기 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화, 초고용량화 및 승압화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부전극층의 두께를 얇게 하고, 초고용량화를 위해 가능한 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
상기 적층 세라믹 커패시터는 세라믹 적층체의 양 단부에 전도성 물질을 도포하여 외부전극을 형성한다.
이때, 상기 외부전극은 적층체의 코너부에 형성된 두께가 적층체의 중앙부에 형성된 두께에 비해 얇게 형성된다.
따라서, 상기 코너부를 통해 도금액이나 수분과 같은 전도성 이물질이 침투하여 절연저항 열화 및 신뢰성 저하 등의 문제를 야기할 수 있다.
특히, 이러한 현상은 커버의 두께와 마진 폭이 좁은 초고용량의 적층 세라믹 커패시터에서 더욱 심화되는데, 이는 제품의 용량을 늘리기 위해서 서로 교차되는 내부전극의 면적을 최대화할 필요가 있기 때문이다.
선행기술문헌 1은 적층체의 양 단부를 감싸도록 형성된 씰링부를 개시하지 않는다.
한국특허공개공보 제10-2007-0002654호
당 기술분야에서는, 적층 세라믹 전자부품의 코너부를 통해 이물질이 침투하는 것을 최소화해 신뢰성을 높이고 한정된 부피 내에서 용량을 최대화시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체의 양 측면으로부터 이격되도록 상기 각각의 유전체층의 일면에 형성된 제1 및 제2 용량부; 및 상기 제1 및 제2 용량부의 양 측면에서 상기 세라믹 소체의 양 측면을 통해 노출되도록 연장하여 형성되며, 상기 유전체층의 길이방향을 따라 서로 이격되도록 배치된 제1 및 제2 인출부; 를 각각 포함하는 제1 및 제2 내부전극; 절연물질로 이루어지며, 상기 세라믹 소체의 양 단부 및 코너부를 감싸도록 형성된 씰링부; 및 상기 씰링부를 감싸면서 상기 제1 및 제2 인출부와 각각 전기적으로 연결되도록 상기 세라믹 소체의 양 단부에 형성된 제1 및 제2 외부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 폭에 대하여, 상기 제1 및 제2 인출부의 노출된 길이는 60 내지 75 %일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 용량부는, 양 단부가 각각 상기 유전체층의 양 단부에 접하도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층은, 코너부에 상기 제1 및 제2 내부전극이 미형성된 마진부가 구비될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극은 상기 세라믹 소체의 상하방향을 따라 번갈아 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은, 상기 세라믹 소체의 일 측면을 덮는 부분의 길이가 상기 제1 및 제2 인출부의 길이 보다 길게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 상하부에 각각 형성된 커버층을 더 포함할 수 있다.
본 발명의 다른 측면은, 제1 세라믹 시트의 일면에 상기 제1 세라믹 시트의 양 측면으로부터 이격되도록 제1 용량부를 형성하고, 상기 제1 용량부의 양 측면에서 상기 제1 세라믹 시트의 양 측면과 연결되도록 제1 인출부를 형성하여, 제1 내부전극막을 형성하는 단계; 제2 세라믹 시트의 일면에 상기 제2 세라믹 시트의 양 측면으로부터 이격되도록 제2 용량부를 형성하고, 상기 제2 용량부의 양 측면에서 상기 제2 세라믹 시트의 양 측면과 연결되도록 제2 인출부를 형성하며, 상기 제2 인출부는 상기 제1 인출부와 어긋나는 위치에 배치하여, 제2 내부전극막을 형성하는 단계; 상기 제1 및 제2 내부전극막이 형성된 상기 제1 및 제2 세라믹 시트를 번갈아 적층하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 소체를 완성하는 단계; 상기 세라믹 소체의 양 단부 및 코너부를 감싸도록 절연물질로 이루어진 씰링막을 형성하는 단계; 및 상기 씰링막을 감싸면서 상기 세라믹 소체의 양 측면을 통해 노출된 상기 제1 및 제2 인출부와 각각 전기적으로 연결되도록, 상기 세라믹 소체의 양 단부에 제1 및 제2 외부전극막을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 폭에 대하여, 상기 제1 및 제2 인출부의 노출된 길이는 60 내지 75 %일 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계 이후에, 상기 적층체의 상하부에 커버층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극막을 형성하는 단계는, 상기 제1 및 제2 용량부의 양 단부가 각각 상기 제1 및 제2 세라믹 시트의 양 단부까지 연장되도록 할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극막을 형성하는 단계는, 상기 제1 및 제2 세라믹 시트의 코너부에 마진부가 구비되도록 할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 형성하는 단계는, 상기 제1 및 제2 내부전극막이 상기 세라믹 소체의 상하방향을 따라 번갈아 형성되도록 할 수 있다.
본 발명의 일 실시 예에 따르면, 세라믹 소체의 양 단부 및 코너부를 감싸도록 씰링부를 형성함으로써, 적층 세라믹 전자부품의 코너부를 통해 습기, 이온 및 전도성 이물질 등이 침투하는 것을 최소화해 신뢰성을 높이면서도, 내부전극을 최대한 크게 제작할 수 있어 한정된 부피 내에서 제품의 용량을 최대화시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 적층 세라믹 커패시터의 유전체층, 제1 및 제2 내부전극 및 커버층의 적층 구조를 나타낸 분해사시도이다.
도 4는 도 1의 B-B'선 단면도이다.
도 5a는 도 4에 도시된 유전체층 및 제1 및 제2 내부전극을 나타낸 평면도이다.
도 5b는 도 4에 도시된 제1 및 제2 내부전극의 다른 형태를 나타낸 평면도이다.
도 6은 도 3의 결합사시도이다.
도 7은 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터의 B-B'선 단면도이다.
도 8a는 도 7에 도시된 유전체층 및 제1 및 제2 내부전극을 나타낸 평면도이다.
도 8b는 도 7에 도시된 제1 및 제2 내부전극의 다른 형태를 나타낸 평면도이다.
도 9는 도 7의 구조를 갖는 적층 세라믹 커패시터의 유전체층, 제1 및 제2 내부전극 및 커버층을 나타낸 결합사시도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 유전체층 및 제1 및 제2 내부전극을 나타낸 평면도이다.
도 11은 도 10의 구조를 갖는 적층 세라믹 커패시터의 유전체층, 제1 및 제2 내부전극 및 커버층을 나타낸 결합사시도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 유전체층 및 제1 및 제2 내부전극을 나타낸 평면도이다.
도 13은 도 12의 구조를 갖는 적층 세라믹 커패시터의 유전체층, 제1 및 제2 내부전극 및 커버층을 나타낸 결합사시도이다.
이하, 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 상세히 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 예에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 배리스터(varistor), 칩 저항 및 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 예에서는 설명의 편의를 위해 제1 및 제2 인출부가 노출되는 면을 측면으로, 세라믹 소체의 제1 및 제2 외부전극이 형성되는 면을 단부로 설정하여 설명하기로 한다.
도 1 내지 도 6을 참조하면, 본 일 실시 예에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와; 세라믹 소체(110) 내에 형성된 복수의 제1 및 제2 내부전극(131, 132)과; 세라믹 소체(110)의 양 단부 및 코너부를 감싸도록 형성된 씰링부(140)와; 씰링부(140)를 외부로 노출되지 않도록 감싸며, 세라믹 소체(110)의 양 측면에서 제1 및 제2 내부전극(131, 132)과 접촉하여 각각 전기적으로 연결되도록, 세라믹 소체의 양 단부에 형성된 제1 및 제2 외부전극(121, 122); 을 포함한다.
세라믹 소체(110)는 세라믹 분말을 포함하는 복수의 유전체층(111)을 적층하여 형성할 수 있다.
이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있으며, 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.
또한, 필요시 세라믹 소체(110)의 상하면에는 소정 두께의 유전체 커버층(112)을 형성할 수 있다.
유전체 커버층(112)은 2 개 이상을 상하 방향으로 적층하여 필요한 두께의 커버부를 구성할 수 있다.
제1 및 제2 내부전극(131, 132)은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 등의 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
제1 및 제2 내부전극(131, 132)은 유전체층(111)을 형성하는 세라믹 시트 상에 스크린 인쇄 또는 그라비아 인쇄 등의 방법을 통하여 상기 도전성 페이스트로 내부전극막을 인쇄하여 형성할 수 있다.
이때, 제1 및 제2 내부전극(131, 132)은 서로 다른 극성을 갖는 것으로, 이 제1 및 제2 내부전극(131, 132)이 형성된 유전체층(111)을 상하방향으로 번갈아 적층한 후 소성하여 세라믹 소체(110)를 형성할 수 있다.
따라서, 세라믹 소체(110)의 상하방향을 따라 좌우 양 단부에서 제1 및 제2 내부전극(131, 132)의 제1 및 제2 인출부(135, 136)가 번갈아 세라믹 소체(110)의 양 측면을 통해 노출된다.
이때, 제1 및 제2 내부전극(131, 132)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명의 범위가 이에 한정되는 것은 아니다.
제1 및 제2 외부전극(121, 122)은 구리(Cu), 은(Ag), 은-팔라듐(Ag-Pd) 및 구리-니켈(Cu-Ni) 등의 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
한편, 유전체층(111)은 그 가장자리부와 제1 및 제2 용량부(133, 134) 사이에 제1 및 제2 내부전극(131, 132)의 도전성 물질이 미형성된 부분으로서 소정의 폭을 갖는 마진부가 형성될 수 있다.
상기 마진부는 세라믹 소체(110) 형성 후, 제1 및 제2 내부전극(131, 132)으로 이물질이 침투하는 것을 방지하며, 제1 및 제2 내부전극(131, 132)을 외부 충격으로부터 보호하여 전기적인 단락을 방지하는 역할 등을 할 수 있다.
이러한 마진부는 적층 세라믹 커패시터(100)의 초소형화 및 초고용량화를 위해서 최대한 작게 형성하는 것이 바람직하다.
또한, 종래의 적층 세라믹 커패시터에 있어서, 세라믹 소체(110)의 양 단부에 전도성 물질을 도포하여 제1 및 제2 외부전극(121, 122)을 형성할 때, 구조적인 이유로 세라믹 소체(110)의 코너부에 도포된 외부전극용 전도성 물질의 두께가 세라믹 소체(110)의 중앙부에 도포된 두께에 비해 얇게 형성될 수 있다.
따라서, 제1 및 제2 외부전극(121, 122)의 두께가 얇은 세라믹 소체(110)의 코너부를 통해 전도성 이물질, 습기, 이온 등의 불순물이 침투하여 적층 세라믹 커패시터(100)의 절연저항 열화 및 신뢰성 저하의 문제를 야기할 수 있다.
이러한 문제를 방지하기 위해, 유전체층(111)의 코너부에 마진부를 구비하여 세라믹 소체(110)를 적층할 수 있는데, 이 경우 세라믹 소체(110)의 코너부를 통한 불순물 침투의 문제는 개선할 수 있으나, 제1 및 제2 내부전극(131, 132)의 크기가 상대적으로 작아져 정전용량이 감소되는 문제가 발생할 수 있다.
특히, 이러한 문제는 커버층의 두께와 마진부의 폭이 좁은 초고용량의 적층 세라믹 커패시터에서 더욱 심화되는데, 이는 제품의 용량을 늘리기 위해서 서로 교차되는 내부전극의 면적을 최대화할 필요가 있기 때문이다.
본 실시 예의 제1 및 제2 내부전극(131, 132)은, 이러한 문제를 감안하여 안출된 것으로, 세라믹 소체(110)의 양 측면으로부터 이격되도록 각각의 유전체층(111)의 일면에 형성되며, 그 중첩되는 영역에 의해 정전용량을 형성하는 제1 및 제2 용량부(133, 134)와; 제1 및 제2 용량부(133, 134)의 양 측면에서 세라믹 소체(110)의 양 측면을 통해 노출되도록 연장하여 형성된 제1 및 제2 인출부(135, 136); 를 포함한다.
이때, 제1 및 제2 인출부(135, 136)는 서로 다른 극성을 갖는 것으로, 쇼트의 발생을 방지하기 위해 상하로 인접한 제1 및 제2 인출부(135, 136)의 위치가 서로 어긋나도록 형성할 수 있다.
이를 위해, 제1 및 제2 인출부(135, 136)는 유전체층(111)의 일면에 유전체층(111)의 길이방향을 따라 서로 이격되도록 배치될 수 있으며, 바람직하게는 제1 인출부(135)는 유전체층(111)의 좌측 단부에, 제2 인출부(136)는 유전체층(111)의 우측 단부에 인접되게 형성할 수 있다.
도 4를 참조하면, 씰링부(140)는 세라믹 소체(110)의 코너부에 대한 이물질 침투 효과를 유지하는 수준에서, 제1 및 제2 인출부(135, 136)와 제1 및 제2 외부전극(121, 122) 간의 접촉성을 높이기 위해 세라믹 소체(110)의 양 측면으로 최소의 길이로 형성되는 것이 바람직하다.
또한, 제1 및 제2 외부전극(121, 122)은, 세라믹 소체(110)의 일 측면을 덮는 부분의 길이(a)가 제1 및 제2 인출부(135, 136)의 길이(b) 보다 길도록 하여, 제1 및 제2 내부전극(131, 132)이 외부로 노출되는 것을 방지함과 동시에 제1 및 제2 인출부(135, 136)와 제1 및 제2 외부전극(121, 122)의 접촉면적을 확보할 수 있다.
이때, 제1 및 제2 인출부(135, 136)는 서로 동일한 길이로 형성할 수 있으나 본 발명은 반드시 이에 한정되는 것은 아니다.
예를 들어, 제1 인출부(135)와 제2 인출부(136)는 서로 노출되는 부분의 길이를 다르게 하거나, 좌우 비대칭으로 형성하는 등 필요에 따라 다양한 형태로 구성할 수 있다.
한편, 제1 및 제2 용량부(133, 134)는 씰링부(140)에 의해 제1 및 제2 외부전극(121, 122)에 대해 절연상태가 유지되므로, 도 5a에서와 같이, 제1 및 제2 외부전극(121, 122)과 대응되는 쪽의 일 단부를 유전체층(111)의 일 단부에 접하도록 연장하여 형성할 수 있다.
또한, 다른 실시 예로서, 제1 및 제2 용량부(133', 134')는, 도 5b에서와 같이, 좌우 단부를 모두 유전체층(111)의 양 단부에 접하도록 연장하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
따라서, 위와 같은 구성에 따라, 본 실시 예의 적층 세라믹 커패시터(100)는 제품의 신뢰성을 유지하면서도 제1 및 제2 용량부(133, 134)의 크기를 최대한 늘려 높은 정전용량을 확보할 수 있는 효과가 있다.
또한, 세라믹 소체(110)의 코너부에 대한 마진부의 폭이 커지면 상기 코너부에 대한 단차 영향성이 커지고, 유전체층(111)의 압착단계에서 단차부로의 물질 이동이 부족해져 밀도가 저하되면서 크랙(crack)이 발생할 수 있는데, 본 실시 예의 경우 상기 코너부에 대한 마진부를 최소화함으로써 이러한 문제를 방지할 수 있다.
한편, 하기 표 1은 본 발명의 세라믹 소체의 폭에 대한 제1 및 제2 인출부의 노출된 길이를 비율을 나타낸 것이다.
Figure 112012017782170-pat00001
<세라믹 소체의 폭에 대한 제1 및 제2 인출부의 노출된 길이>
표 1을 참조하면, 세라믹 소체(110)의 폭에 대한 제1 및 제2 인출부(135, 136)의 노출된 길이는 대체로 적정 값이 확보되면 접촉성 발생 빈도가 급격히 감소하는 것을 확인할 수 있다.
예컨대, 즉, 세라믹 소체(110)의 폭에 대한 제1 및 제2 인출부(135, 136)의 노출된 길이는, 1005 사이즈의 칩의 경우 70 %에서, 1608 사이즈의 칩의 경우 75 %에서, 2012 사이즈의 칩의 경우 65 %에서, 3216 사이즈의 칩의 경우 60 %가 최소 비율임을 알 수 있다.
따라서, 일정 수준의 접촉성 발생 빈도를 확보하기 위한 세라믹 소체(110)의 폭에 대한 제1 및 제2 인출부(135, 136)의 노출된 길이 비율은, 그 비율이 60 내지 75 %에 있을 때 접촉성 불량 및 도금액 침투에 의한 크랙의 발생을 최소화하여 신뢰성을 확보하며, 내부전극의 오버랩(overlap) 면적을 최대화하여 높은 정전용량을 확보한다고 볼 수 있다.
도 7 내지 도 9는 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터를 나타내며, 세라믹 소체(110)의 코너부를 통한 불순물 침투 효과를 극대화하면서도 제품의 정전용량은 최대한 확보하기 위한 구조를 가진다.
도 7, 도 8a 및 도 9를 참조하면, 이 실시 형태의 제1 및 제2 내부전극은, 앞서 도 5a와 같이 일단이 유전체층(111)의 일 단부까지 연장하여 형성된 제1 및 제2 용량부(133, 134)와, 유전체층(111)의 양 측면을 통해 노출되는 제1 및 제2 인출부(135', 136')를 포함하되, 유전체층(111)의 제1 및 제2 외부전극(121, 122)이 형성되는 코너부에 마진부(M)을 형성한 점에서 차이가 있다.
이하, 앞의 일 실시 예와 동일한 특징에 대해서는 중복되는 설명을 피하기 위해 상세한 설명은 생략한다.
도 8b를 참조하면, 이 실시 형태의 제1 및 제2 내부전극은, 앞서 도 5b와 같이 좌우 양단이 유전체층(111)의 양 단부까지 연장하여 형성된 제1 및 제2 용량부(133', 134')와, 유전체층(111)의 양 측면을 통해 노출되는 제1 및 제2 인출부(135', 136')를 포함하되, 유전체층(111)의 제1 및 제2 외부전극(121, 122)이 형성되는 코너부에 마진부(M)을 형성한 점에서 차이가 있다.
이하, 앞의 일 실시 예와 동일한 특징에 대해서는 중복되는 설명을 피하기 위해 상세한 설명은 생략한다.
도 10 내지 도 13은 본 발명의 또 다른 실시 예에 따른 제1 및 제2 내부전극을 나타낸 것이다.
도 10 및 도 11을 참조하면, 이 실시 형태의 제1 및 제2 내부전극은, 앞서 도 8b와 같이 일단이 유전체층(111)의 양 단부까지 연장하여 형성된 제1 및 제2 용량부(133', 134')와, 유전체층(111)의 양 측면을 통해 노출되는 제1 및 제2 인출부(135', 136')를 포함하며, 유전체층(111)의 제1 및 제2 외부전극(121, 122)이 형성되는 코너부에 마진부(M)을 형성한다.
이때, 유전체층(111)의 좌우측 코너부를 통한 불순물 침투 효과를 극대화하기 위해 유전체층(111)의 좌우 단부까지 이어진 연장부(137, 138)를 최소의 면적으로 형성한 점에서 차이가 있다.
이하, 앞의 일 실시 예와 동일한 특징에 대해서는 중복되는 설명을 피하기 위해 상세한 설명은 생략한다.
도 12 및 도 13을 참조하면, 이 실시 형태의 제1 및 제2 내부전극은, 앞서 도 5a와 같이 일단이 제1 및 제2 용량부(133, 134)와, 유전체층(110)의 양 측면을 통해 노출되는 제1 및 제2 인출부(135', 136')를 포함한다.
이때, 유전체층(111)의 제1 및 제2 외부전극(121, 122)이 형성되는 양측의 제1 및 제2 용량부(133, 134)를 생략하여 마진부의 면적을 최대화한 것이다.
이하, 앞의 일 실시 예와 동일한 특징에 대해서는 중복되는 설명을 피하기 위해 상세한 설명은 생략한다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조방법을 설명한다.
복수의 제1 및 제2 세라믹 시트를 준비한다.
상기 제1 및 제2 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 제1 및 제2 세라믹 시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.
상기 도전성 페이스트는 상기 제1 및 제2 세라믹 시트의 양 측면을 따라 그 내부에 제1 및 제2 용량부(133, 134)가 소정의 폭으로 마진부를 갖도록 형성하고, 제1 및 제2 용량부(133, 134)의 양 측면에서 상기 제1 및 제2 세라믹 시트의 양 측면과 연결되도록 제1 및 제2 인출부(135, 136)가 형성되도록 인쇄할 수 있다.
상기 도전성 페이스트의 인쇄방법은 스크린 인쇄 또는 그라비아 인쇄 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 상기 제1 및 제2 세라믹 시트 복수 개를 번갈아 적층하여 적층체를 구성한다.
이때, 상기 적층체는 상기 제1 및 상기 제2 세라믹 시트의 개수를 조절하여 전체 두께를 조절할 수 있다.
또한, 상기 적층체의 상하부에 필요시 적어도 1 개 이상의 유전체 커버층(112)을 더 적층할 수 있다.
이 유전체 커버층(112)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부전극을 포함하지 않는다는 점에서 차이를 갖는다.
다음으로, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 양측 면에 세라믹 소체(110)의 양 단부 및 코너부를 감싸도록 씰링막을 형성한다.
다음으로, 상기 씰링막을 감싸면서 세라믹 소체(110)의 양 측면을 통해 노출된 제1 및 제2 인출부(135, 136)에 접촉하여 전기적으로 각각 연결되도록 제1 및 제2 내부전극막을 형성하여 제1 및 제2 외부전극(121, 122)을 형성한다.
이때, 제1 및 제2 외부전극(121, 122)의 표면에는 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 112 ; 유전체 커버층
121 , 122 ; 제1 및 제2 외부전극 131, 132 ; 제1 및 제2 내부전극
133, 133', 134, 134' ; 제1 및 제2 용량부
135, 135', 136, 136' ; 제1 및 제2 인출부
137, 138 ; 연장부 M ; 마진부

Claims (13)

  1. 복수의 유전체층이 적층된 세라믹 소체;
    상기 세라믹 소체의 양 측면으로부터 이격되도록 상기 각각의 유전체층의 일면에 형성된 제1 및 제2 용량부; 및 상기 제1 및 제2 용량부의 양 측면에서 상기 세라믹 소체의 양 측면을 통해 노출되도록 연장하여 형성되며, 상기 유전체층의 길이방향을 따라 서로 이격되도록 배치된 제1 및 제2 인출부; 를 각각 포함하는 제1 및 제2 내부전극;
    절연물질로 이루어지며, 상기 세라믹 소체의 양 단부 및 코너부를 감싸도록 형성된 씰링부; 및
    상기 씰링부를 감싸면서 상기 제1 및 제2 인출부와 각각 전기적으로 연결되도록 상기 세라믹 소체의 양 단부에 형성된 제1 및 제2 외부전극; 을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 세라믹 소체의 폭에 대하여, 상기 제1 및 제2 인출부의 노출된 길이는60 내지 75 %인 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 용량부는, 양 단부가 각각 상기 유전체층의 양 단부에 접하도록 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 유전체층은, 코너부에 상기 제1 및 제2 내부전극이 미형성된 마진부가 구비된 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 소체의 상하방향을 따라 번갈아 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부전극은, 상기 세라믹 소체의 일 측면을 덮는 부분의 길이가 상기 제1 및 제2 인출부의 길이 보다 길게 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 세라믹 소체의 상하부에 각각 형성된 커버층을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  8. 제1 세라믹 시트의 일면에 상기 제1 세라믹 시트의 양 측면으로부터 이격되도록 제1 용량부를 형성하고, 상기 제1 용량부의 양 측면에서 상기 제1 세라믹 시트의 양 측면과 연결되도록 제1 인출부를 형성하여, 제1 내부전극막을 형성하는 단계;
    제2 세라믹 시트의 일면에 상기 제2 세라믹 시트의 양 측면으로부터 이격되도록 제2 용량부를 형성하고, 상기 제2 용량부의 양 측면에서 상기 제2 세라믹 시트의 양 측면과 연결되도록 제2 인출부를 형성하며, 상기 제2 인출부는 상기 제1 인출부와 어긋나는 위치에 배치하여, 제2 내부전극막을 형성하는 단계;
    상기 제1 및 제2 내부전극막이 형성된 상기 제1 및 제2 세라믹 시트를 번갈아 적층하여 적층체를 형성하는 단계;
    상기 적층체를 소성하여 세라믹 소체를 완성하는 단계;
    상기 세라믹 소체의 양 단부 및 코너부를 감싸도록 절연물질로 이루어진 씰링막을 형성하는 단계; 및
    상기 씰링막을 감싸면서 상기 세라믹 소체의 양 측면을 통해 노출된 상기 제1 및 제2 인출부와 각각 전기적으로 연결되도록, 상기 세라믹 소체의 양 단부에 제1 및 제2 외부전극막을 형성하는 단계; 를 포함하는 적층 세라믹 전자부품 제조방법.
  9. 제8항에 있어서,
    상기 세라믹 소체의 폭에 대하여, 상기 제1 및 제2 인출부의 노출된 길이는60 내지 75 %인 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  10. 제8항에 있어서,
    상기 적층체를 형성하는 단계 이후에, 상기 적층체의 상하부에 커버층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  11. 제8항에 있어서,
    상기 제1 및 제2 내부전극막을 형성하는 단계는, 상기 제1 및 제2 용량부의 양 단부가 각각 상기 제1 및 제2 세라믹 시트의 양 단부까지 연장되도록 하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  12. 제8항에 있어서,
    상기 제1 및 제2 내부전극막을 형성하는 단계는, 상기 제1 및 제2 세라믹 시트의 코너부에 마진부가 구비되도록 하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  13. 제8항에 있어서,
    상기 적층체를 형성하는 단계는, 상기 제1 및 제2 내부전극막이 상기 세라믹 소체의 상하방향을 따라 번갈아 형성되도록 하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
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