KR101376925B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층되는 세라믹 소체; 상기 복수의 유전체층 상에 번갈아 형성되며, 서로 오버랩되는 영역을 가지며 상기 오버랩되는 영역이 상기 세라믹 소체의 일면을 통해 노출되는 제1 및 제2 리드부를 각각 가지는 복수의 제1 및 제2 내부 전극; 상기 세라믹 소체의 일면에 형성되며, 상기 제1 및 제2 리드부와 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 및 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 커버하도록 형성되는 제1 절연층; 을 포함하며, 상기 제1 및 제2 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성되는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고 용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 하나의 유전체층을 사이에 두고 서로 대향되게 배치되는 내부 전극과, 내부 전극과 전기적으로 접속되는 외부 전극 등을 포함할 수 있다.
최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 제품의 초고용량화를 위해서 내부 전극이 형성되는 유전체층의 적층 수를 증가한 세라믹 커패시터가 제조되고 있으나, 이러한 구성만으로 제품의 용량을 증가시키는데 한계가 있었다.
제품의 용량 증가를 위해 내부 전극의 오버랩되는 영역을 증가시키고 내부 전극의 인출부는 예컨대 세라믹 소체의 하면과 같이 세라믹 소체의 어느 하나의 동일한 면으로 통일시켜 하면 실장이 가능하도록 구조의 적층 세라믹 커패시터가 개시되어 있다.
그러나, 상기 하면 실장 타입의 적층 세라믹 커패시터의 경우, 내부 전극이 서로 오버랩되는 노출 구간으로 인해 절단시 밀림 등의 불량이 발생할 수 있고, 이로 인해 층간 내부 전극들이 연결되어 쇼트 발생의 가능성이 높은 문제점이 있었다.
하기 특허문헌 1은 기판의 동일 면으로 내부 전극의 리드부가 인출되는 구조를 가지나, 제1 및 제2 리드부의 오버랩되는 영역에 서로 엇갈리는 배열을 가지는 요철 형상이 형성되는 구조에 대해서는 개시하지 않는다.
하기 특허문헌 2는 제1 및 제2 내부 전극의 가장자리가 굴곡부를 가지며, 내부 전극이 세라믹 본체의 양 단면을 통해 번갈아 인출되는 구조를 개시한다.
일본특허공개공보 제1998-289837호 한국특허등록공보 제1141417호
본 발명은 내부 전극의 중첩 영역을 늘리고 인출되는 방향을 일 방향으로 통일시켜 용량을 증가시키면서 하면 실장이 가능하도록 하고, 내부 전극이 노출되는 구간에서 서로 오버랩되는 부분을 줄여 절단시 밀림 등에 의한 불량을 방지하여 쇼트 발생의 가능성을 감소시킬 수 있는 커패시터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면은, 복수의 유전체층이 적층되는 세라믹 소체; 상기 복수의 유전체층 상에 번갈아 형성되며, 서로 오버랩되는 영역을 가지며 상기 오버랩되는 영역이 상기 세라믹 소체의 일면을 통해 노출되는 제1 및 제2 리드부를 각각 가지는 복수의 제1 및 제2 내부 전극; 상기 세라믹 소체의 일면에 형성되며, 상기 제1 및 제2 리드부와 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 및 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 커버하도록 형성되는 제1 절연층; 을 포함하며, 상기 제1 및 제2 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성되는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부의 오버랩되는 영역의 요철 형상은 삼각형, 사다리꼴 및 반원형 중 하나일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부의 오버랩되는 영역의 길이는 상기 세라믹 소체의 길이에 대하여 5 내지 85 %일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절연층은 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 모두 커버하도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 세라믹 소체의 일면과 대향하는 타면을 통해 노출되는 제3 및 제4 리드부를 각각 가지며, 상기 제3 및 제4 리드부는 서로 오버랩되는 영역을 가지며, 상기 제3 및 제4 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 리드부의 오버랩되는 영역의 요철 형상은 삼각형, 사다리꼴 및 반원형 중 하나일 수 있다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 리드부의 오버랩되는 영역의 길이는 상기 세라믹 소체의 길이에 대하여 5 내지 85 %일 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 타면에는 상기 제3 및 제4 리드부의 노출되는 부분을 모두 커버하도록 제2 절연층이 형성될 수 있다.
본 발명의 다른 측면은, 제1 세라믹 시트 상에 제1 리드부가 상기 제1 세라믹 시트의 일면을 통해 노출되도록 제1 내부 전극을 형성하는 단계; 제2 세라믹 시트 상에 상기 제1 리드부와 서로 오버랩되는 영역을 가지는 제2 리드부가 상기 제2 세라믹 시트의 일면을 통해 노출되도록 제2 리드부를 형성하여 제2 내부 전극을 형성하는 단계; 상기 제1 및 제2 내부 전극이 형성된 상기 제1 및 제2 세라믹 시트를 번갈아 복수 개 적층하고 소성하여 세라믹 소체를 형성하는 단계; 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 및 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 커버하도록 제1 절연층을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 다른 실시 예에서, 상기 제1 절연층은 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 모두 커버하도록 세라믹 슬러리를 도포하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 제1 및 제2 세라믹 시트 상에 상기 세라믹 소체의 일면과 대향하는 타면을 통해 노출되는 제3 및 제4 리드부를 각각 더 형성하며, 상기 제3 및 제4 리드부는 서로 오버랩되는 영역을 가지며, 상기 제3 및 제4 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 타면에는 상기 제3 및 제4 리드부의 노출되는 부분을 모두 커버하도록 제2 절연층이 형성하는 단계를 더 수행할 수 있다.
이때, 상기 제2 절연층은 상기 세라믹 소체의 타면에 상기 제3 및 제4 리드부의 노출되는 부분을 모두 커버하도록 세라믹 슬러리를 도포하여 형성할 수 있다.
본 발명의 일 실시 형태에 따르면, 제1 및 제2 리드부의 서로 오버랩되는 영역을 늘리면서 모두 세라믹 소체의 일면으로 인출되도록 하여 용량을 증가시키고 하면 실장이 가능하도록 하는 효과가 있다.
또한, 내부 전극의 제1 및 제2 리드부가 세라믹 소체의 제1면을 통해 노출되는 구간에서 서로 오버랩되는 부분을 줄여 절단시 밀림 등에 의한 불량을 방지하여 쇼트 발생의 가능성을 감소시킴으로써 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 실장되는 방향으로 나타낸 투명사시도이다.
도 3은 도 1의 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 횡단면도이다.
도 4는 도 3에 제1 및 제2 외부 전극과 제1 절연층이 형성된 구조를 나타낸 횡단면도이다.
도 5는 도 3의 제1 및 제2 내부 전극이 y-방향으로 적층된 구조를 나타낸 횡단면도이다.
도 6은 도 3의 적층 세라믹 커패시터의 제1 및 제2 리드부의 요철 형상의 다른 실시 예를 나타낸 횡단면도이다.
도 7은 도 2의 종단면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이다.
도 9는 도 8의 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 횡단면도이다.
도 10은 도 8에 제1 및 제2 외부 전극과 제1 및 제2 절연층이 형성된 구조를 나타낸 횡단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이고, 도 2는 도 1의 적층 세라믹 커패시터를 실장되는 방향으로 나타낸 투명사시도이고, 도 3은 도 1의 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 횡단면도이고, 도 4는 도 3에 제1 및 제2 외부 전극과 제1 절연층이 형성된 구조를 나타낸 횡단면도이고, 도 5는 도 3의 제1 및 제2 내부 전극이 y-방향으로 적층된 구조를 나타낸 횡단면도이고, 도 6은 도 3의 적층 세라믹 커패시터의 제1 및 제2 리드부의 요철 형상의 다른 실시 예를 나타낸 횡단면도이고, 도 7은 도 2의 종단면도이다.
본 발명의 일 실시 형태에 따르면, x-방향은 제1 및 제2 외부 전극(131, 132)이 소정의 간격을 두고 형성되는 방향이고, y-방향은 제1 및 제2 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 적층되는 방향이며, z-방향은 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 리드부(121a, 122a)가 노출되는 세라믹 소체(110)의 폭 방향일 수 있다.
도 1 내지 도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 소체(110)와, 세라믹 소체(110)의 내부에 형성되는 제1 및 제2 전극(121, 122)과, 세라믹 소체(110)의 일면에 형성되는 제1 및 제2 외부 전극(131, 132)과 절연층(140)을 포함한다.
본 실시 형태에서, 세라믹 소체(110)는 서로 대향하는 제1면(1) 및 제2면(2)과, 제1면(1) 및 제2면(2)을 연결하는 제3면(3), 제4면(4), 제5면 및 제6면(6)을 가질 수 있다. 본 실시 형태에 따르면, 세라믹 소체(110)의 제1면(1)은 회로 기판의 실장 영역에 배치되는 실장 면이 될 수 있다.
세라믹 소체(110)는 그 형상에 특별히 제한은 없지만, 도시된 바와 같이 제1면 내지 제6면(1, 2, 3, 4, 5, 6)을 가지는 육면체 형상일 수 있다. 또한, 세라믹 소체(110)는 그 치수에 특별히 제한이 없으며, 예를 들어 1.0 mm × 0.5 mm의 크기로 구성하여 고용량을 갖는 적층 세라믹 커패시터를 구성할 수 있다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성될 수 있다. 이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린 시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 예컨대 티탄산바륨(BaTiO3)계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 복수의 세라믹 시트 상에 형성되어 번갈아 적층된 다음 하나의 유전체층(111)을 사이에 두고 서로 대향하도록 세라믹 소체(110)의 내부에 y-방향을 따라 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다. 본 실시 형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장 면 즉, 제1면(1)에 대해 수직으로 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적어도 일면에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다. 이때, 상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성의 제1 및 제2 외부 전극(131, 132)과 각각 연결되기 위해 세라믹 소체(110)의 제1면(1)으로 노출되는 제1 및 제2 리드부(121a, 122a)를 가질 수 있다.
본 실시 형태에 따르면, 제1 및 제2 리드부(121a, 122a)는 제1 및 제2 내부 전극(121, 122)을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 소체(110)의 제1면(1)으로 노출되는 영역을 의미할 수 있다.
일반적으로, 적층 세라믹 커패시터의 제1 및 제2 내부 전극(121, 122)은 서로 오버랩되는 영역에 의하여 정전 용량을 형성하며, 서로 다른 극성의 제1 및 제2 외부 전극(131, 132)과 연결되는 제1 및 제2 리드부(121a, 122a)는 오버랩되는 영역을 갖지 않는다.
그러나, 본 실시 형태에 따르면, 제1 및 제2 리드부(121a, 122a)는 서로 오버랩되는 영역을 가질 수 있다. 즉, 제1 및 제2 리드부(121a, 122a)는 제1면(1)으로 노출되며, 이렇게 노출되는 영역 중 일부가 중첩되어 커패시터의 정전 용량을 증가시킬 수 있다.
도 3 및 도 4의 의 오른쪽 도면은 제2 내부전극(122)과 중첩된 제1 내부 전극(121)이 점선으로 표시되어 있고, 왼쪽 도면은 제1 내부전극(121)과 중첩된 제2 내부 전극(122)이 점선으로 표시되어 있다.
이때, 제1 및 제2 리드부(121a, 122a)의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 삼각형, 사다리꼴 또는 반원형 등의 여러 가지 형태 중 하나의 요철 형상으로 형성될 수 있다. 이러한 요철 형상에 의해 노출되는 구간에서의 서로 오버랩되는 면적을 줄여 접합력을 높임으로써 절단시 밀림 등에 의한 불량을 방지할 수 있다.
제1 및 제2 외부 전극(131, 132)은 제1 및 제2 리드부(121a, 122a)와 각각 접촉되어 전기적으로 연결된다. 제1 외부 전극(131)은 제1 리드부(121a) 중 제2 리드부(122a)와 중첩되지 않는 영역과 연결되며, 제2 외부 전극(132)은 제2 리드부(122a) 중 제1 리드부(121a)와 중첩되지 않는 영역과 연결될 수 있다.
절연층(140)은 세라믹 소체(110)의 제1면(1)에서 제1 및 제2 외부 전극(131, 132) 사이에 형성될 수 있다. 절연층(140)은 세라믹 소체(110)의 제1면(1)으로 노출되는 제1 및 제2 리드부(121a, 122a)의 노출 부분을 커버하며, 필요시 제1 및 제2 리드부(121a, 122a)의 오버랩되는 영역을 모두 커버하도록 형성될 수 있다.
또한, 절연층(140)은 제1 및 제2 외부 전극(131, 132) 사이의 세라믹 소체(110)의 제1면(1)을 완전히 메우도록 형성될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 절연층(140)이 제1 및 제2 리드부(121a, 122a)의 오버랩되는 영역만을 커버하도록 형성되고, 제1 및 제2 외부 전극(131, 132)과 소정의 간격을 두도록 형성될 수도 있다.
이렇게 형성되는 절연층(140)은 제1 및 제2 내부 전극(121, 122)과 제1 및 제2 외부 전극(131, 132) 간의 단락을 방지하고, 내습 특성 저하 등의 내부 결함을 방지하는 역할 등을 수행할 수 있다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이고, 도 9는 도 8의 적층 세라믹 커패시터의 제1 및 제2 내부 전극을 나타낸 횡단면도이고, 도 10은 도 8에 제1 및 제2 외부 전극과 제1 및 제2 절연층이 형성된 구조를 나타낸 횡단면도이다. 이하에서는 앞서 설명한 일 실시 형태와 다른 구성 요소를 중심으로 설명하며, 동일한 구성 요소에 대한 자세한 설명은 생략한다.
도 8 내지 도 10을 참조하면, 본 실시 형태의 적층 세라믹 커패시터는 제1 극성의 제1 내부 전극(221)과 제2 극성의 제2 내부 전극(222)을 한 쌍으로 할 수 있으며, 하나의 유전체층(211)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
제1 및 제2 내부 전극(221, 222)은 서로 다른 극성의 제1 및 제2 외부 전극(231, 232)과, 제3 및 제4 외부 전극(233, 234)과 연결되기 위하여 각각 제1 리드부(221a)와 제3 리드부(221b) 및 제2 리드부(222a)와 제4 리드부(222b)를 가질 수 있다.
이때, 제3 및 제4 리드부(221b, 222b)의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 삼각형, 사다리꼴 또는 반원형 등의 여러 가지 형태 중 하나의 요철 형상으로 형성될 수 있다. 이러한 요철 형상에 의해 노출되는 구간에서의 서로 오버랩되는 면적을 줄여 접합력을 높임으로써 절단시 밀림 등에 의한 불량을 방지할 수 있다.
제1 및 제2 내부 전극(221, 222)의 제1 및 제2 리드부(221a, 222a)는 세라믹 소체(210)의 제1면(1)으로 노출되며 노출된 영역 중 일부가 서로 중첩될 수 있으며, 제1 및 제2 내부 전극(221, 222)의 제3 및 제4 리드부(221b, 222b)는 이에 대향하는 세라믹 소체(210)의 제2면(2)으로 노출되며 노출된 영역 중 일부가 서로 중첩될 수 있다.
도 9 및 도 10의 오른쪽 도면은 제2 내부전극(222)과 중첩된 제1 내부 전극(221)이 점선으로 표시되어 있고, 왼쪽 도면은 제1 내부전극(221)과 중첩된 제2 내부 전극(222)이 점선으로 표시되어 있다.
세라믹 소체(210)의 제1면(1)에는 제1 및 제2 리드부(221a, 222a)와 각각 연결되도록 제3 및 제4 외부 전극(233, 234)가 형성될 수 있다.
세라믹 소체(210)의 제1면(1)에는 제1 및 제2 리드부(221a, 222a)와 제1 및 제2 외부 전극(231, 232)를 덮도록 제1 절연층(241)이 형성될 수 있으며, 제1 절연층(241)은 제1 및 제2 리드부(221a, 222a)의 오버랩되는 영역을 모두 덮도록 형성될 수 있다.
또한, 세라믹 소체(210)의 제1면(2)에는 제3 및 제4 리드부(221b, 222b)와 제3 및 제4 외부 전극(233, 234)를 덮도록 제2 절연층(242)이 형성될 수 있으며, 제2 절연층(242)은 제3 및 제4 리드부(221b, 222b)의 오버랩되는 영역을 모두 덮도록 형성될 수 있다.
본 실시 형태에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있으며, 제1 및 제3과 제2 및 제4는 각각 동일한 극성을 의미할 수 있다.
이하, 본 발명의 적층 세라믹 커패시터를 제조하는 방법에 대한 실시 형태를 설명한다.
먼저 복수의 제1 및 제2 세라믹 시트를 준비한다.
상기 제1 및 제2 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
상기 세라믹 분말은 티탄산바륨(BaTiO3)계 물질을 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 상기 세라믹 분말은 티탄산바륨(BaTiO3)에 칼슘(Ca) 및 지르코늄(Zr) 등이 일부 공용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 -xCax)(Ti1-y)Zry)O3 또는 Ba(Ti1 - yZry)O3 등을 포함할 수 있다.
상기 슬러리는 상기 세라믹 분말 물질에 세라믹 첨가제, 유기 용제, 가소제, 결합제 및 분산제를 배합하고 바스킷 밀(basket mill)을 이용하여 제조할 수 있다.
다음으로, 상기 제1 및 제2 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 내부 전극(121)은 제1 세라믹 시트의 일면을 통해 노출되도록 2 개 이상의 제1 리드부를 형성할 수 있으며, 이 경우 후술하는 외부 전극도 이와 부합되게 2 개 이상을 형성하게 된다.
제1 및 제2 내부 전극(121, 122)은 제1 및 제2 리드부(121a, 122a)가 제1 및 제2 세라믹 시트의 일 단면을 통해 각각 노출되도록 형성하며, 제1 및 제2 리드부(121a, 122a)는 서로 중첩된 영역을 갖도록 형성할 수 있다.
이때, 제1 및 제2 리드부(121a, 122a)의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 삼각형, 사다리꼴 또는 반원형 등의 요철 형상으로 형성할 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 상기 복수의 제1 및 제2 세라믹 시트를 번갈아 적층하고, 적층 방향으로부터 가압하여 적층된 제1 및 제2 세라믹 시트와 제1 및 제2 내부 전극(121, 122)을 서로 압착시킨다. 이렇게 하여 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)이 교대로 적층되는 적층체를 구성하게 된다.
다음으로, 상기 적층체를 각각의 적층 세라믹 커패시터에 대응하는 영역마다 절단하여 칩화하고, 절단된 칩을 고온에서 가소 및 소성한 후 연마하여 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 소체(110)를 완성한다.
이때, 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 리드부(121a, 122a)가 요철 형상으로 이루어져 있어서 노출되는 구간에서의 서로 오버랩되는 면적을 줄여 접합력을 높임으로써 절단시 밀림 등에 의한 불량을 방지할 수 있다.
다음으로, 세라믹 소체(110)의 제1면(1)에 제1 및 제2 리드부(121a, 122a)의 노출되는 부분에 각각 접촉되어 전기적으로 연결될 수 있도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
제1 외부 전극(131)은 세라믹 소체(110)의 제1면(1)에서 제1 리드부(121a) 중 제2 리드부(122a)와 중첩되지 않는 영역에 세라믹 소체(110)의 두께 방향을 따라 수직으로 길게 형성할 수 있다. 제2 외부 전극(132)은 세라믹 소체(110)의 제1면(1)에서 제2 리드부(122a) 중 제1 리드부(121a)와 중첩되지 않는 영역에 세라믹 소체(110)의 두께 방향을 따라 수직으로 길게 형성할 수 있다.
이러한 구성에 따라 세라믹 소체(110)의 제1면(1)이 기판 등에 실장하기 위한 실장 면이 될 수 있다.
다음으로, 세라믹 소체(110)의 제1면(1)에 제1 및 제2 리드부(121a, 122a)의 노출되는 부분을 모두 커버하도록 세라믹 슬러리를 도포하여 제1 절연층(140)을 형성한다. 상기 슬러리를 도포하는 방법으로는 예를 들어 스프레이 방식이나 롤러를 이용하는 방법 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
1 ; 제1면 2 ; 제2면
3 ; 제3면 4 ; 제4면
5 ; 제5면 6 ; 제6면
110, 120 ; 세라믹 소체 111, 211 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극 121a, 221a ; 제1 리드부
122a, 222a ; 제2 리드부 221b, 222b ; 제3 및 제4 리드부
131, 231 ; 제1 외부 전극 132, 232 ; 제2 외부 전극
233, 234 ; 제3 및 제4 외부 전극 140, 241 ; 제1 절연층
242 ; 제2 절연층

Claims (15)

  1. 복수의 유전체층이 적층되는 세라믹 소체;
    상기 복수의 유전체층 상에 번갈아 형성되며, 서로 오버랩되는 영역을 가지며 상기 오버랩되는 영역이 상기 세라믹 소체의 일면을 통해 노출되는 제1 및 제2 리드부를 각각 가지는 복수의 제1 및 제2 내부 전극;
    상기 세라믹 소체의 일면에 형성되며, 상기 제1 및 제2 리드부와 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 및
    상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 커버하도록 형성되는 제1 절연층; 을 포함하며,
    상기 제1 및 제2 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 리드부의 오버랩되는 영역의 요철 형상은 삼각형, 사다리꼴 및 반원형 중 하나인 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 리드부의 오버랩되는 영역의 길이는 상기 세라믹 소체의 길이에 대하여 5 내지 85 %인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 절연층은 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 모두 커버하도록 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 소체의 일면과 대향하는 타면을 통해 노출되는 제3 및 제4 리드부를 각각 가지며, 상기 제3 및 제4 리드부는 서로 오버랩되는 영역을 가지며, 상기 제3 및 제4 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 제3 및 제4 리드부의 오버랩되는 영역의 요철 형상은 삼각형, 사다리꼴 및 반원형 중 하나인 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제5항에 있어서,
    상기 제3 및 제4 리드부의 오버랩되는 영역의 길이는 상기 세라믹 소체의 길이에 대하여 5 내지 85 %인 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제5항에 있어서,
    상기 세라믹 소체의 타면에는 상기 제3 및 제4 리드부의 노출되는 부분을 모두 커버하도록 제2 절연층이 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제1 세라믹 시트 상에 제1 리드부가 상기 제1 세라믹 시트의 일면을 통해 노출되도록 제1 내부 전극을 형성하는 단계;
    제2 세라믹 시트 상에 상기 제1 리드부와 서로 오버랩되는 영역을 가지는 제2 리드부가 상기 제2 세라믹 시트의 일면을 통해 노출되도록 제2 리드부를 형성하여 제2 내부 전극을 형성하는 단계;
    상기 제1 및 제2 내부 전극이 형성된 상기 제1 및 제2 세라믹 시트를 번갈아 복수 개 적층하고 소성하여 세라믹 소체를 형성하는 단계;
    상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 및
    상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 커버하도록 제1 절연층을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성하는 적층 세라믹 커패시터의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 내부 전극을 형성하는 단계에서, 상기 제1 및 제2 리드부의 오버랩되는 영역의 요철 형상은 삼각형, 사다리꼴 및 반원형 중 하나로 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 절연층을 형성하는 단계에서, 상기 제1 절연층은 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부의 노출되는 부분을 모두 커버하도록 세라믹 슬러리를 도포하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 및 제2 내부 전극을 형성하는 단계에서, 상기 제1 및 제2 내부 전극은 상기 제1 및 제2 세라믹 시트 상에 상기 세라믹 소체의 일면과 대향하는 타면을 통해 노출되는 제3 및 제4 리드부를 각각 더 형성하며, 상기 제3 및 제4 리드부는 서로 오버랩되는 영역을 가지며, 상기 제3 및 제4 리드부의 오버랩되는 영역은 서로 엇갈리는 배열을 가지는 요철 형상으로 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 제3 및 제4 리드부의 오버랩되는 영역의 요철 형상은 삼각형, 사다리꼴 및 반원형 중 하나로 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  14. 제12항에 있어서,
    상기 세라믹 소체의 타면에 상기 제3 및 제4 리드부의 노출되는 부분을 모두 커버하도록 제2 절연층이 형성하는 단계를 더 수행하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 절연층을 형성하는 단계에서, 상기 제2 절연층은 상기 세라믹 소체의 타면에 상기 제3 및 제4 리드부의 노출되는 부분을 모두 커버하도록 세라믹 슬러리를 도포하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
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