KR102494323B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents
적층형 커패시터 및 그 실장 기판 Download PDFInfo
- Publication number
- KR102494323B1 KR102494323B1 KR1020160092759A KR20160092759A KR102494323B1 KR 102494323 B1 KR102494323 B1 KR 102494323B1 KR 1020160092759 A KR1020160092759 A KR 1020160092759A KR 20160092759 A KR20160092759 A KR 20160092759A KR 102494323 B1 KR102494323 B1 KR 102494323B1
- Authority
- KR
- South Korea
- Prior art keywords
- grooves
- capacitor
- capacitor body
- dielectric layer
- internal electrodes
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 118
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910000679 solder Inorganic materials 0.000 description 13
- 238000000034 method Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
- H01G2/02—Mountings
- H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
- H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
본 발명은, 유전체층, 실장 면을 통해 서로 이격되게 노출되도록 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극 및 실장 면에 상기 유전체층이 적층되는 방향을 따라 형성되고 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접촉되는 제1 및 제2 홈부를 포함하는 커패시터 바디; 및 상기 제1 및 제2 홈부에 각각 형성되고, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 고용량 및 고신뢰성의 방향으로 개발이 진행되고 있다.
고용량의 적층형 커패시터를 구현하기 위해서는 커패시터 바디를 구성하는 재료의 유전율을 높이거나 유전체층 및 내부 전극의 두께를 박막화하여 적층 수를 증가시키는 방법이 있다.
그러나, 고유전율 재료의 조성 개발이 쉽지 않고 현 공법상으로 유전체층의 두께를 낮추는 데 한계가 있기 때문에 이러한 방법으로 제품의 용량을 증가시키는데 한계가 있다.
이에, 커패시터의 초소형화 추세에 부합하면서도 제품의 용량은 높일 수 있는 방법에 대한 연구가 요구된다.
종래의 2단자 적층형 커패시터는 외부 전극이 커패시터 바디의 길이 방향의 양 단부에 형성된다. 이에 외부 전극이 도포된 면적만큼 칩의 길이 방향 사이즈가 커지게 된다.
SMD(표면실장소자: surface mounting device) 방식 중 하나인 하면 실장 구조의 적층형 커패시터는 외부 전극이 커패시터 바디의 실장 면에 형성된다.
이에 종래 2단자 적층형 커패시터 대비 동일한 칩 사이즈에서 외부 전극의 도포 면적을 감소시켜 그만큼 내부 전극의 면적을 증가시킴으로써 커패시터의 용량을 증가시킬 수 있다.
그러나, 하면 실장 구조의 적층형 커패시터는 외부 전극이 커패시터 바디의 실장 면에만 형성된 경우 솔더가 접촉되는 실장 면적을 줄일 수 있지만 줄어든 실장 면적만큼 SMT시 솔더 접합 강도가 저하되는 문제가 있다.
이에 하면 실장 구조에서 솔더 접합 강도를 확보하기 위해 외부 전극을 커패시터 바디의 측면의 일부까지 연장시킨 구조가 개시되어 있지만, 이 경우 연장된 외부 전극의 크기만큼 솔더 필렛이 형성되는 실장 면적이 커패시터 바디의 길이 방향으로 늘어나게 된다.
따라서, 종래 2단자 커패시터 대비 동일한 칩 사이즈에서 외부 전극의 도포 면적을 감소시켜 내부 전극의 면적을 그만큼 증가시키고자 하는 본래의 목적 및 효과를 제대로 이룰 수 없다.
본 발명의 목적은, 하면 실장 구조에서 기판 실장시 솔더와의 접합 강도를 개선시킬 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층, 실장 면을 통해 서로 이격되게 노출되도록 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극 및 실장 면에 상기 유전체층이 적층되는 방향을 따라 형성되고 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접촉되는 제1 및 제2 홈부를 포함하는 커패시터 바디; 및 상기 제1 및 제2 홈부에 각각 형성되고, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 커패시터 바디의 실장 면에 홈부를 형성한 후 이 홈부에 외부 전극을 형성하여 기판에 실장시 솔더가 접합되는 면적을 확장시킴으로써, 하면 실장 구조의 용량 증가 효과를 가지면서도 하면 실장 구조를 가지는 적층형 커패시터의 단점인 SMT시 솔더 접합 강도가 저하되는 문제를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 도 1에 적용되는 유전체층 및 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 3은 도 1에서 제1 및 제2 외부 전극이 제외된 커패시터 바디를 개략적으로 나타낸 사시도이다.
도 4는 도 1의 적층형 커패시터에서 홈부와 외부 전극의 다른 실시 형태를 나타낸 사시도이다.
도 5는 도 1의 적층형 커패시터에서 홈부와 외부 전극의 또 다른 실시 형태를 나타낸 사시도이다.
도 6은 도 5의 적층형 커패시터를 90° 회전시켜 나타낸 사시도이다.
도 7은 도 6의 측면도이다.
도 8은 도 1의 적층형 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
도 2(a) 및 도 2(b)는 도 1에 적용되는 유전체층 및 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 3은 도 1에서 제1 및 제2 외부 전극이 제외된 커패시터 바디를 개략적으로 나타낸 사시도이다.
도 4는 도 1의 적층형 커패시터에서 홈부와 외부 전극의 다른 실시 형태를 나타낸 사시도이다.
도 5는 도 1의 적층형 커패시터에서 홈부와 외부 전극의 또 다른 실시 형태를 나타낸 사시도이다.
도 6은 도 5의 적층형 커패시터를 90° 회전시켜 나타낸 사시도이다.
도 7은 도 6의 측면도이다.
도 8은 도 1의 적층형 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 높이 방향을 나타낸다. 여기서, 폭 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(S1, S2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(S1, S2)의 선단을 연결하는 양면을 제3 및 제4 면(S3, S4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(S1, S2)과 제3 및 제4 면(S3, S4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(S5, S6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(S1)은 실장 면과 동일한 개념으로 사용될 수 있다.
적층형
커패시터
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 도 1에 적용되는 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 홈부(141, 142)를 포함하는 커패시터 바디(110) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 대향하는 최외곽에 각각 배치되는 커버영역을 포함한다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상기 커버 영역은 커패시터 바디(110)의 Y방향의 양측에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버 영역은 단일 유전체층 또는 2개 이상의 유전체층(111)을 상기 액티브 영역의 Y방향의 양측 외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Y방향을 따라 번갈아 배치되며, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예의 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제1 면(S1)을 통해 노출되도록 형성된다.
이때, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분은 X방향으로 서로 이격되게 배치된다.
또한, 제1 및 제2 내부 전극(121, 122)이 Y방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
제1 내부 전극(121)은 제1 바디부(121a)와 제1 바디부(121a)에서 커패시터 바디(210)의 제1 면(S1)을 통해 노출되도록 연장되는 제1 리드부(121b)를 포함한다.
제2 내부 전극(122)은 제1 바디부(121a)와 Y방향으로 오버랩 되는 제2 바디부(122a)와 제2 바디부(122a)에서 커패시터 바디(210)의 제1 면(S1)을 통해 노출되도록 연장되는 제2 리드부(122b)를 포함한다. 이때, 제1 및 제2 리드부(121b, 122b)는 X방향으로 서로 이격된다.
제1 홈부(141)는 커패시터 바디(110)의 제1 면(S1)에 Y방향을 따라 길게 연장되게 형성된다.
이때, 제1 홈부(141)는 양단이 커패시터 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출되도록 형성될 수 있다.
이때, 제1 홈부(141)는 제1 내부 전극(121)에서 제1 리드부(121b)의 엣지(edge)가 함께 제거되도록 형성될 수 있다.
그리고, 제2 홈부(142)는 커패시터 바디(110)의 제1 면(S1)에 Y방향을 따라 길게 연장되게 형성된다.
이때, 제2 홈부(142)는 양단이 커패시터 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출되도록 형성될 수 있고, 더불어 제2 내부 전극(122)에서 제2 리드부(122b)의 엣지가 함께 제거되도록 형성될 수 있다.
제1 외부 전극(131)은 제1 홈부(141)에 도전성 물질을 채워 형성한다.
제1 외부 전극(131)은 제1 홈부(141)와 대응되는 제1 내부 전극(121)의 제1 리드부(121b)의 엣지에 접촉되고, Y방향으로 적층된 복수의 제1 내부 전극(121)을 전기적으로 연결한다.
이때, 제1 외부 전극(131)의 Y방향의 양단은 커패시터 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출될 수 있다.
제2 외부 전극(132)은 제2 홈부(142)에 도전성 물질을 채워 형성한다.
제2 외부 전극(132)은 제2 홈부(142)와 대응되는 제2 내부 전극(122)의 제2 리드부(122b)의 엣지에 접촉되고, Y방향으로 적층된 복수의 제2 내부 전극(122)을 전기적으로 연결한다.
이때, 제2 외부 전극(132)의 Y방향의 양단은 커패시터 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
또한, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132)의 표면은 커패시터 바디(110)의 실장 면인 제1 면(S1)과 하나의 평면을 이루도록 형성될 수 있다. 이에 기판에 설치할 때 실장 기판의 높이를 더 낮출 수 있게 된다.
도 3을 참조하면, 도면 상의 a는 제1 및 제2 홈부(141, 142)의 X방향의 각각의 폭이고, b는 커패시터 바디(110)의 Y방향의 폭이고, c는 제1 및 제2 홈부(141, 142)의 Z방향의 각각의 깊이이고, L은 커패시터 바디(110)의 길이이고, T는 커패시터 바디(110)의 높이이다.
이때, a가 1/6L 이하이면 연결성 저하로 인해 용량 확보가 충분히 되지 않는 문제가 발생할 수 있고, a가 1/3L 이상이면 커패시터의 강도가 저하되는 문제가 발생할 수 있다. 따라서, a의 바람직한 범위는 1/6L < a < 1/3L이다.
또한, c가 1/6T 이상이면 극성이 다른 내부 전극과 접촉되어 쇼트의 문제가 발생할 수 있다. 따라서, c의 바람직한 범위는 c < 1/6T이다.
한편, 본 실시 예에서는 제1 및 제2 홈부(141, 142)의 형상이 대체로 사각 단면 형상을 갖도록 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니다.
예컨대 도 4에 도시된 바와 같이, 제1 및 제2 홈부(143, 144)의 형상은 단면이 반원에 가까운 아크 형상으로 이루어질 수 있으며, 이와 다른 예로서 제1 및 제2 홈부는 필요시 원형 및 삼각형 등 다양하게 변경될 수 있다.
한편, 제1 및 제2 외부 전극(133, 134)도 제1 및 제2 홈부(143, 144)의 형상에 따라 형상이 변경될 수 있다.
본 실시 예에서는, 제1 및 제2 외부 전극(133, 134)이 제1 및 제2 홈부(143, 144)의 형상에 맞게 반원에 가까운 아크 형상으로 이루어질 수 있다.
본 실시 예의 적층형 커패시터는 하면 실장 구조로서, 제1 및 제2 외부 전극(131, 132) 사이의 거리가 짧아 외부 극성이 인가되는 제1 및 제2 내부 전극(121, 122) 간의 거리도 가까워지므로, 이에 전압 인가시 전류 류프(current loop)가 짧아져 등가직렬인덕턴스(ESL: Equvalent Series Inductance)가 더 낮아질 수 있다.
종래의 2단자 적층형 커패시터에서, 외부 전극은 캐리어 플레이트(carrier plate)에 커패시터 바디를 로딩한 후, 상기 커패시터 바디의 양 단부에 도전성 페이스트를 디핑(dipping)하여 형성된다.
상기 외부 전극을 형성하는 방식의 경우, 커패시터의 사이즈가 상기 커패시터 바디의 양 단부에 형성된 외부 전극의 두께만큼 커지게 된다.
또한, 외부 전극을 별도로 소성하는 과정이 추가되므로 제조 공정이 복잡해지는 문제가 있다.
반면에, 하면 실장 구조의 커패시터는, 외부 전극이 음각 또는 양각 지그를 사용하여 형성된다.
이에, 솔더링(soldering)이 커패시터 바디의 실장 면에서 외부로 돌출된 외부 전극 위에만 이루어진다.
따라서, 상기 2단자 적층형 커패시터 대비 용량을 형성할 수 있는 면적이 더 확보될 수 있다.
하지만, 솔더의 접촉 면적은 더 감소되기 때문에, 커패시터와 기판의 접합 강도가 약해지는 문제가 발생할 수 있다.
본 실시 예의 적층형 커패시터는, 커패시터 바디의 실장 면에 제1 및 제2 홈부를 형성하고, 제1 및 제2 홈부에 제1 및 제2 외부 전극을 코팅 방식으로 형성한 후, 한 번에 소성을 진행하게 된다.
이에, 제조 공정이 간소해질 뿐만 아니라, 제1 및 제2 외부 전극이 커패시터 바디의 실장 면에 형성되는 하면 실장 구조이면서, 제1 및 제2 외부 전극이 커패시터 바디의 실장 면에서 외부로 돌출되는 구조는 아니게 된다.
따라서, 제1 및 제2 외부 전극의 노출된 면적이 제1 및 제2 리드부가 서로 접속되지 않는 범위 내에서 최대화되므로, 기존의 하면 실장 구조의 커패시터 대비 솔더의 접촉 면적을 증가시켜 커패시터와 기판의 접합 강도를 향상시킬 수 있다.
변형 예
도 5는 도 1의 적층형 커패시터에서 홈부와 외부 전극의 또 다른 실시 형태를 나타낸 사시도이다.
여기서, 유전체층(111)과, 제1 및 제2 내부 전극(121, 122)의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 5를 참조하면, 본 실시 예의 적층형 커패시터(100”)는 커패시터 바디(110”)의 제1 면에 형성된 제1 및 제2 홈부(145, 146)가 서로 대향되는 X방향으로 각각 연장되어 커패시터 바디(110")의 제3 및 제4 면과 각각 연결된다.
즉, 커패시터 바디(110”)의 코너 중 커패시터 바디(110")의 제1 면과 접하며 X방향으로 서로 대향되는 코너의 일부가 제1 및 제2 홈부에 의해 각각 제거되는 것이다.
도 6은 도 5의 적층형 커패시터를 90° 회전시켜 나타낸 사시도이고, 도 7은 도 6의 측면도이다.
도 6 및 도 7에서, t는 커패시터 바디의 높이이고, W는 커패시터 바디의 폭이고, L은 커패시터 바디의 길이이다. Lb1은 제1 외부 전극의 폭이고 Lb2는 제2 외부 전극의 폭이다. F는 커패시터 바디에 가해지는 힘이며, t0는 커패시터 바디의 제1 면에서 힘이 가해지는 위치까지의 높이이다.
제1 및 제2 외부 전극의 면적과 솔더 접합 강도의 상관 관계는 아래 수학식 1 및 2와 같다. 여기서, Lb=Lb1+Lb2이고, σ는 제1 및 제2 외부 전극 각각의 인장 응력을 나타내며, τ는 제1 및 제2 외부 전극 각각의 전단 응력을 나타낸다.
수학식 1은 힘 평형(Force Equilibrium)이고, 수학식 2는 모멘트 평형(Moment Equilibrium )이다.
[수학식 1]
[수학식 2]
상기 수학식 1 및 2를 참조하면, 기판에 실장된 적층형 커패시터는 일정한 힘 F를 받을 경우 이에 영향을 받지 않기 위해서는 F에 대한 저항을 가지고 있어야 한다.
이때, F는 면적(W×Lb)과 접합부인 각각의 제1 및 제2 외부 전극의 전단응력(τ)에 비례하는 성질을 가지고 있다.
즉, F가 증가하면 이에 견디기 위해서 제1 및 제2 외부 전극의 면적과 전단 응력이 증가되어야 하는 것을 알 수 있다.
또한, F를 받을 경우, 수평 방향의 전단 응력 이외에 수직 방향으로의 인장 응력도 발생하게 되는데, 인장 응력은 힘에 비례하고 제1 및 제 외부 전극의 면적에는 반비례하는 것을 알 수 있다.
즉, 제1 및 제2 외부 전극의 면적이 증가하면 인장 응력과 외력도 감소하게 되므로 접합부에서의 F에 대한 영향을 최소화시킬 수 있다.
상기 수학식 1 및 2의 설명을 근거로, 본 실시 예의 적층형 커패시터에서 홈부의 최적화된 수치에 대해 설명한다.
도 5에서, d는 커패시터 바디(110”)의 제1 면에서 제1 및 제2 홈부(145, 146) 사이의 마진부(110a)의 X방향의 폭이고, a'는 제1 및 제2 홈부의 X방향의 각각의 폭이고, c’는 제1 및 제2 홈부(145. 146)의 Z방향의 각각의 깊이이고, L’는 커패시터 바디(110”)의 길이이다.
이때, a’가 1/6L’ 이하이면 연결성 저하로 인해 용량 확보가 충분히 되지 않는 문제가 발생할 수 있고, a’가 1/3L’ 이상이면 커패시터의 강도가 저하되는 문제가 발생할 수 있다. 따라서, a’의 바람직한 범위는 1/6L’ < a’ < 1/3L’이다.
그리고, d가 1/6L’ 이하이면 커패시터의 강도가 저하되는 문제가 발생할 수 있고, d가 1/2L’ 이상이면 상대적으로 a'가 작아져 연결성 저하로 인해 용량 확보가 충분리 되지 않는 문제가 발생할 수 있다. 따라서, d의 바람직한 범위는 1/6L’ < d < 1/2L’이다.
또한, c’는 커패시터의 사이즈 및 내부 전극의 형상에 따라 커패시터 바디의 Z방향의 최대 마진 폭이 달라지기 때문에, 이에 커패시터 바디의 Z방향의 최대 마진 폭 이하로 설정될 수 있다.
적층형
커패시터의 실장 기판
도 8을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(211)과 기판(211)의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 고정되어 기판(211)과 전기적으로 연결될 수 있다.
위와 같이 구성되는 적층형 커패시터의 실장 기판은, 적층형 커패시터(100)의 제1 및 제2 외부 전극(121, 122)이 커패시터 바디(110)의 실장 면으로만 노출되면서 제1 및 제2 홈부(141, 142) 내에 형성되므로 기판(211)에 실장시 솔더(231, 232)와 접합되는 면적을 최대한 확보할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
121a, 122a: 제1 및 제2 바디부
121b, 122b: 제1 및 제2 리드부
131, 132: 제1 및 제2 외부 전극
141, 142: 제1 및 제2 홈부
211: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
121a, 122a: 제1 및 제2 바디부
121b, 122b: 제1 및 제2 리드부
131, 132: 제1 및 제2 외부 전극
141, 142: 제1 및 제2 홈부
211: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
Claims (11)
- 유전체층, 실장 면을 통해 서로 이격되게 노출되도록 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극 및 실장 면에 상기 유전체층이 적층되는 방향을 따라 형성되고 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접촉되는 제1 및 제2 홈부를 포함하는 커패시터 바디; 및
상기 제1 및 제2 홈부에 각각 형성되고, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고,
상기 제1 및 제2 홈부의 길이를 a로, 상기 커패시터 바디의 길이를 L이라 할 때, 1/6L < a < 1/3L의 식을 만족하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극은, 적층 방향을 따라 서로 오버랩 되는 제1 및 제2 바디부; 및 상기 제1 및 제2 바디부에서 연장되고 상기 제1 및 제2 홈부를 통해 각각 노출되는 제1 및 제2 리드부; 를 각각 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 커패시터 바디의 실장 면과 상기 제1 및 제2 외부 전극이 하나의 평면을 이루는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 홈부가 사각 단면 형상을 가지는 적층형 커패시터
- 제1항에 있어서,
상기 제1 및 제2 홈부의 단면이 아크형인 적층형 커패시터
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 홈부의 깊이를 c로, 상기 커패시터 바디의 높이를 T라 할 때, c < 1/6T의 식을 만족하는 적층형 커패시터.
- 유전체층, 실장 면을 통해 서로 이격되게 노출되도록 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극 및 실장 면에 상기 유전체층이 적층되는 방향을 따라 형성되고 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접촉되는 제1 및 제2 홈부를 포함하는 커패시터 바디; 및
상기 제1 및 제2 홈부에 각각 형성되고, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 홈부는 서로 대향되는 방향으로 연장되어 상기 커패시터 바디의 코너 중 인접한 코너의 일부를 제거하고,
상기 제1 및 제2 홈부의 각각의 길이를 a’로, 상기 커패시터 바디의 길이를 L’라 할 때, 1/6L’ < a’ < 1/3L’의 식을 만족하고,
상기 커패시터 바디의 실장 면에서 상기 제1 및 제2 홈부 사이의 마진부의 폭을 d로, 상기 커패시터 바디의 길이를 L’라 할 때, 1/6L’ < d < 1/2L’의 식을 만족하는 적층형 커패시터.
- 삭제
- 삭제
- 상면에 제1 및 제2 전극 패드를 가지는 기판; 및
상기 기판 상에 실장 되는 제1항 내지 제5항, 제7항, 제8항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160092759A KR102494323B1 (ko) | 2016-07-21 | 2016-07-21 | 적층형 커패시터 및 그 실장 기판 |
| US15/492,447 US10172238B2 (en) | 2016-07-21 | 2017-04-20 | Multilayer capacitor and board having the same |
| JP2017088925A JP7031095B2 (ja) | 2016-07-21 | 2017-04-27 | 積層型キャパシタ及びその実装基板 |
| CN201710463906.0A CN107644736B (zh) | 2016-07-21 | 2017-06-19 | 多层电容器及其制造方法以及具有多层电容器的板 |
| JP2021193580A JP7302927B2 (ja) | 2016-07-21 | 2021-11-29 | 積層型キャパシタ及びその実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160092759A KR102494323B1 (ko) | 2016-07-21 | 2016-07-21 | 적층형 커패시터 및 그 실장 기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180010519A KR20180010519A (ko) | 2018-01-31 |
| KR102494323B1 true KR102494323B1 (ko) | 2023-02-01 |
Family
ID=60990237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160092759A KR102494323B1 (ko) | 2016-07-21 | 2016-07-21 | 적층형 커패시터 및 그 실장 기판 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10172238B2 (ko) |
| JP (2) | JP7031095B2 (ko) |
| KR (1) | KR102494323B1 (ko) |
| CN (1) | CN107644736B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018216452A1 (ja) * | 2017-05-23 | 2018-11-29 | 株式会社村田製作所 | 電子部品、及び、電子部品の製造方法 |
| KR102333086B1 (ko) | 2019-08-19 | 2021-12-01 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| CN112185704B (zh) * | 2019-07-04 | 2023-02-17 | 三星电机株式会社 | 多层陶瓷电容器 |
| KR20190116137A (ko) * | 2019-07-17 | 2019-10-14 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| KR20190116169A (ko) * | 2019-09-09 | 2019-10-14 | 삼성전기주식회사 | 적층형 전자 부품 및 그 실장 기판 |
| JP7363585B2 (ja) * | 2020-03-04 | 2023-10-18 | Tdk株式会社 | 積層コイル部品 |
| CN115050577B (zh) * | 2022-01-22 | 2023-08-04 | 池州昀冢电子科技有限公司 | 多层陶瓷电容器和制备多层陶瓷电容器的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025823A (ja) * | 2000-07-04 | 2002-01-25 | Tdk Corp | チップ部品 |
| JP2013106036A (ja) * | 2011-11-14 | 2013-05-30 | Samsung Electro-Mechanics Co Ltd | 積層セラミック電子部品及びその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289837A (ja) * | 1997-04-15 | 1998-10-27 | Murata Mfg Co Ltd | 積層電子部品 |
| JPH1197283A (ja) * | 1997-09-18 | 1999-04-09 | Matsushita Electric Ind Co Ltd | 多連型積層セラミックコンデンサの製造方法 |
| JPH1197284A (ja) * | 1997-09-19 | 1999-04-09 | Matsushita Electric Ind Co Ltd | 多連型積層セラミックコンデンサの製造方法 |
| JPH11126730A (ja) * | 1997-10-24 | 1999-05-11 | Matsushita Electric Ind Co Ltd | 多連型電子部品の製造方法 |
| US6380619B2 (en) * | 1998-03-31 | 2002-04-30 | Tdk Corporation | Chip-type electronic component having external electrodes that are spaced at predetermined distances from side surfaces of a ceramic substrate |
| US7414857B2 (en) * | 2005-10-31 | 2008-08-19 | Avx Corporation | Multilayer ceramic capacitor with internal current cancellation and bottom terminals |
| KR100835051B1 (ko) | 2006-01-16 | 2008-06-03 | 삼성전기주식회사 | 저ｅｓｌ 적층형 커패시터와 배선기판 |
| JP2012204441A (ja) * | 2011-03-24 | 2012-10-22 | Murata Mfg Co Ltd | 電子部品 |
| CN103703526B (zh) * | 2011-07-11 | 2016-10-26 | 株式会社村田制作所 | 电子零件 |
| KR101558023B1 (ko) | 2011-08-26 | 2015-10-07 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| JP5678919B2 (ja) * | 2012-05-02 | 2015-03-04 | 株式会社村田製作所 | 電子部品 |
| CN103489639B (zh) * | 2012-06-12 | 2016-07-06 | 株式会社村田制作所 | 层叠电容器 |
| KR20140064006A (ko) * | 2012-11-19 | 2014-05-28 | 삼성전기주식회사 | 전자부품이 내장된 인쇄회로기판 |
| KR101376925B1 (ko) | 2012-12-10 | 2014-03-20 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조 방법 |
| JP2014187216A (ja) * | 2013-03-23 | 2014-10-02 | Kyocera Corp | 積層セラミックコンデンサの製造方法 |
| KR20140039016A (ko) * | 2014-02-27 | 2014-03-31 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
| KR102076150B1 (ko) * | 2014-05-02 | 2020-02-11 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
-
2016
- 2016-07-21 KR KR1020160092759A patent/KR102494323B1/ko active IP Right Grant
-
2017
- 2017-04-20 US US15/492,447 patent/US10172238B2/en active Active
- 2017-04-27 JP JP2017088925A patent/JP7031095B2/ja active Active
- 2017-06-19 CN CN201710463906.0A patent/CN107644736B/zh active Active
-
2021
- 2021-11-29 JP JP2021193580A patent/JP7302927B2/ja active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025823A (ja) * | 2000-07-04 | 2002-01-25 | Tdk Corp | チップ部品 |
| JP2013106036A (ja) * | 2011-11-14 | 2013-05-30 | Samsung Electro-Mechanics Co Ltd | 積層セラミック電子部品及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107644736B (zh) | 2020-04-03 |
| JP7031095B2 (ja) | 2022-03-08 |
| CN107644736A (zh) | 2018-01-30 |
| US10172238B2 (en) | 2019-01-01 |
| JP2018014482A (ja) | 2018-01-25 |
| US20180027658A1 (en) | 2018-01-25 |
| JP7302927B2 (ja) | 2023-07-04 |
| KR20180010519A (ko) | 2018-01-31 |
| JP2022020868A (ja) | 2022-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102494323B1 (ko) | 적층형 커패시터 및 그 실장 기판 | |
| KR101867982B1 (ko) | 커패시터 및 그 실장 기판 | |
| US10026558B1 (en) | Multilayer capacitor and board having the same mounted thereon | |
| KR102620535B1 (ko) | 적층형 커패시터 및 그 실장 기판 | |
| US10076036B2 (en) | Multilayer capacitor with via electrodes interconnecting internal electrodes and board having the same | |
| KR20230093188A (ko) | 적층형 커패시터, 그 실장 기판 및 적층형 커패시터의 제조방법 | |
| JP7476280B2 (ja) | 積層型キャパシタ | |
| US9490068B2 (en) | Multilayer ceramic electronic component and board having the same | |
| KR102149791B1 (ko) | 적층 세라믹 전자부품 및 그 실장 기판 | |
| KR20130022825A (ko) | 적층 세라믹 커패시터 | |
| US9633785B2 (en) | Multilayer ceramic electronic component and board having the same | |
| KR102067174B1 (ko) | 3단자 적층형 커패시터 | |
| KR102059443B1 (ko) | 적층형 커패시터 및 그 실장 기판 | |
| US10720278B2 (en) | Multilayer ceramic capacitor with decreased high voltage stress defects and board having the same | |
| US10057988B2 (en) | Multilayer capacitor and board having the same | |
| CN109427481B (zh) | 多层电容器及具有多层电容器的板 | |
| KR102386974B1 (ko) | 커패시터 및 그 실장 기판 | |
| KR102505446B1 (ko) | 적층형 커패시터 및 그 실장 기판 | |
| KR102391585B1 (ko) | 커패시터 부품 | |
| JP2024086932A (ja) | 積層型キャパシタ | |
| KR20230091308A (ko) | 적층형 커패시터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |