KR102620535B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 복수의 제1 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되는 제1 비아 전극; 상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 상기 제1 비아 전극과 이격되게 배치되는 제2 비아 전극; 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제1 면에 형성되는 니켈(Ni)층과 상기 니켈층에 형성되는 금(Au) 도금층을 포함하는 적층형 커패시터를 제공한다.
Description
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
최근의 웨어러블 디바이스(wearable device) 및 모바일 디바이스(mobile device)의 제품 경향을 보면, 소형화 및 고사양의 성능 구현을 위해, 기판 내 소자의 고밀도 실장이 요구되고 있다.
종래의 적층형 커패시터는 칩 양측에 형성된 주석(Sn)도금층과 기판의 솔더가 결합하여 실장이 이루어지는데, 이때 적층형 커패시터의 길이 이외에 주석도금층과 솔더의 결합층인 필렛(fillet)이 추가되어 전체 사이즈가 증가하게 된다.
따라서, 기판 내 고밀도 실장을 위해서는 칩의 전기적 특성에 영향을 미치지 않는 필렛을 형성하지 않는 것이 유리하다.
이에 칩의 하면으로 솔더링을 실시하는 하면 전극 구조의 적층형 커패시터가 개시되어 있다.
그러나, 종래의 하면 전극 구조의 적층형 커패시터를 제조하는 방법은, 적층 공정에서 커버에 니켈 전극을 인쇄한 후 적층을 하여 만드는 방식과, 압착이 완료된 바아(bar)에 니켈 전극을 인쇄하여 만드는 방식이 있다.
이렇게 인쇄된 니켈 전극은 커패시터 바디의 세라믹과 동시에 소성이 이루어지고, 납땜성(soldereability)를 확보하기 위해 도금을 실시하게 된다.
이때, 종래의 니켈, 주석 도금을 사용하는 경우 하면 전극인 니켈과 도금된 니켈과의 결합력이 확보되지 않아 솔더링시 필 오프(peel off) 불량이 발생될 수 있다.
본 발명의 목적은, 기판 내 소자의 고밀도 실장이 가능하면서 기판에 실장시 납땜성을 확보할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 복수의 제1 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되는 제1 비아 전극; 상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 상기 제1 비아 전극과 이격되게 배치되는 제2 비아 전극; 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며,상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제1 면에 형성되는 니켈(Ni)층과 상기 니켈층에 형성되는 금(Au) 도금층을 포함하는 적층형 커패시터를 제공한다.
본 발명의 다른 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 복수의 제1 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되는 제1 비아 전극; 상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 상기 제1 비아 전극과 이격되게 배치되는 제2 비아 전극; 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제1 면에 형성되는 니켈(Ni)층과 상기 니켈층에 형성되는 구리-니켈-주석(Cu-Ni-Sn) 도금층을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터를 하면 전극 구조로 구성하여 기판 내 소자의 고밀도 실장이 가능하도록 하고, 외부 전극의 도금층 구조를 금 도금 또는 구리 도금 후 니켈과 주석 도금으로 하여 기판에 실장시 납땜성을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 투명사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극의 구조를 나타낸 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 II-II'선 단면도이다.
도 7은 본 발명의 적층형 커패시터에서 외부 전극의 다른 실시 예를 나타낸 단면도이다.
도 8은 도 4의 적층형 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
도 2는 도 1의 투명사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극의 구조를 나타낸 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 II-II'선 단면도이다.
도 7은 본 발명의 적층형 커패시터에서 외부 전극의 다른 실시 예를 나타낸 단면도이다.
도 8은 도 4의 적층형 커패시터가 기판에 실장된 상태를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 커패시터 바디의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 본 실시 예에서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(1, 2)과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다.
이하, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.
적층형
커패시터
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 투명사시도이고, 도 3(a) 및 도 3(b)는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극의 구조를 나타낸 평면도이고, 도 4는 도 1의 I-I’선 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 복수의 유전체층(111, 112)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110), 제1 및 제2 비아 전극(141, 142), 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
제1 비아 전극(141)은 복수의 제1 내부 전극(121)을 Z방향으로 관통하여 하단부가 커패시터 바디(110)의 제1 면(1)을 통해 노출된다.
제2 비아 전극(142)은 복수의 제2 내부 전극(122)을 Z방향으로 관통하여 하단부가 커패시터 바디(110)의 제1 면(1)을 통해 노출되고, 제1 비아 전극(141)과는 커패시터 바디(110)의 X방향으로 서로 이격되게 배치된다.
커패시터 바디(110)는 복수의 유전체층(111, 112)을 Z방향으로 적층하여 형성될 수 있으며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111, 112)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111, 112)은 소결된 상태로서, 인접하는 각각의 유전체층(111, 112) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 Z방향의 상하 측에 각각 배치되는 커버 영역을 포함할 수 있다.
상기 액티브 영역은 유전체층(111, 112)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111, 112)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111, 112)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111, 112)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상기 커버 영역은 커패시터 바디(110)의 Z방향의 상하부에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111, 112)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버 영역은 단일 유전체층(111, 112) 또는 2개 이상의 유전체층(111, 112)을 상기 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111, 112)을 사이에 두고 Z방향을 따라 번갈아 배치된다.
제1 및 제2 내부 전극(121, 122)에서 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 내지 제6면(3~6)으로 이격되게 배치될 수 있다.
이에, 커패시터 바디(110)의 엣지(edge) 또는 모서리에서 주로 발생하는 크랙 및 디라미네이션을 방지할 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111, 112) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111, 112)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시 예에 따르면, 커패시터 바디(110)는 제1 및 제2 비아홀(121a, 122a)을 포함한다.
제1 및 제2 비아홀(121a, 122a)은 레이저나 기계 펀칭을 하여 형성할 수 있다.
제1 및 제2 비아홈(121a, 121b)은 유전체층(111, 112)의 적층 방향인 Z방향을 따라 형성되며, 이때 제1 및 제2 내부 전극(121, 122)의 일부가 같이 제거되도록 형성된다.
또한, 본 실시 예에서는 제1 및 제2 비아홀(121a, 122a)의 형상이 원형으로 이루어진 것으로 도시하여 설명하고 있다.
하지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 비아홀(121a, 122a)의 형상은 필요시 반원형, 사각형 및 삼각형 등 다양하게 변경될 수 있다.
이러한 제1 및 제2 비아홈(121a, 122a)에 도전성 물질을 채우거나 캐스틸레이션(castellation)을 하여 Z방향으로 길게 형성되는 제1 및 제2 비아 전극(141, 142)을 각각 형성한다.
제1 내부 전극(121)은 제2 비아홀(122a)과 대응되는 위치에 제2 비아홈(122a)의 크기 보다 크게 제1 비아이격홀(121b)이 형성된다.
이에, 제1 비아 전극(141)은 제1 비아홀(121a)과 접촉되어 Z방향으로 적층된 복수의 제1 내부 전극(121)을 전기적으로 연결한다.
그리고, 제2 비아 전극(142)은 제1 비아이격홀(121b)에 의해 제1 내부 전극(121)과는 이격된 상태가 되어 전기적으로 연결되지 않는다.
제2 내부 전극(122)은 제1 비아홀(121a)과 대응되는 위치에 제1 비아홈(121a)의 크기 보다 크게 제2 비아이격홀(122b)이 형성된다.
이에, 제2 비아 전극(142)은 제2 비아홀(122a)과 접촉되어 Z방향으로 적층된 복수의 제2 내부 전극(122)을 전기적으로 연결한다.
그리고, 제1 비아 전극(141)은 제2 비아이격홀(122b)에 의해 제2 내부 전극(122)과는 이격된 상태가 되어 전기적으로 연결되지 않는다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 면(1)에 X방향으로 서로 이격되게 배치된다.
그리고, 커패시터 바디(110)의 제1 면을 통해 노출되는 제1 및 제2 비아 전극(121)의 일 단부가 커패시터 바디(110)의 제1 면(1)에 배치된 제1 및 제2 외부 전극(131, 132)과 각각 접속된다.
이러한 제1 및 제2 외부 전극(131, 132)은 니켈(Ni)층(131a, 132a)과 금(Au)도금층(131b, 132b)을 포함한다.
니켈층(131a, 132a)은 커패시터 바디(110)의 제1 면(1)에 형성되며, 금 도금층(131b)은 니켈층(132b) 위에 니켈과 금의 치환 방식에 위하여 도금이 이루어져 형성될 수 있다.
이때, 금 도금층(131b, 132b)은 니켈층(131a, 132a)과의 일정 수준의 결합력을 확보할 수 있도록 100nm 이상의 두께로 형성될 수 있다.
이때, 금 도금층은 전해 도금, 무전해 도금 및 스퍼터 증착(sputter) 중 하나를 이용하여 형성될 수 있다.
한편, 제1 및 제2 비아 전극(141, 142)의 타 단부는 커패시터 바디(110)의 제2 면(2)을 통해 노출될 수 있다.
이때, 필요시 제1 및 제2 외부 전극은 커패시터 바디의 제2 면에 서로 이격되게 추가로 배치될 수 있다.
이에 커패시터 바디의 제2 면을 통해 노출되는 제1 및 제2 비아 전극의 타 단부가 커패시터 바디의 제2 면에 배치된 제1 및 제2 외부 전극과 각각 접속될 수 있다.
위와 같이, 내부 전극이 유전체층의 적층 방향을 따라 형성되는 비아 전극을 통해 커패시터 바디의 실장 면에 형성된 외부 전극과 전기적으로 접속되면, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시킴으로써, 유전체층과 내부 전극의 두께를 얇게 하여 적층 수를 증가시키거나 또는 유전율을 증가시키지 않고도 동일한 사이즈에서 제품의 용량을 증가시킬 수 있다.
이러한 본 실시 예의 적층형 커패시터는 커패시터 바디의 두께가 80㎛ 이하인 제품 제작시 용이하게 적용할 수 있다.
또한, 외부 전극이 커패시터 바디의 실장 면에만 배치되므로, 기판에 실장시 전극 패드와의 접촉 면적이 작아 실장에 필요한 면적을 최소화시킬 수 있다.
또한, 외부 전극과 기판 사이에 필렛이 미형성되므로 어코스틱 노이즈를 저감시키는 효과를 기대할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 6은 도 5의 II-II'선 단면도이다.
여기서, 제1 및 제2 내부 전극, 제1 및 제2 외부 전극 및 제1 및 제2 비아 전극의 구조는 앞서 설명한 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 5 및 도 6을 참조하면, 커패시터 바디(110')의 제2 면에 커버(113)가 배치될 수 있다.
커버(113)는 내부 전극을 포함하지 않으며 비아 전극이 관통되지 않는 것을 제외하고는 유전체층(111, 112)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버(113)는 단일 유전체층(111, 112) 또는 2개 이상의 유전체층(111, 112)을 커패시터 바디(110')의 제2 면에 적층하여 마련할 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 비아 전극(141, 142)의 손상을 방지하는 역할을 수행할 수 있다.
도 7을 참조하면, 제1 및 제2 외부 전극(133, 134)은 니켈(Ni)층(133a, 134a)과 도금층을 포함하며, 상기 도금층은 구리(Cu)도금층(133b, 134b)과 니켈-주석(Ni-Sn)도금층(133c, 134c)을 포함한다.
니켈층(133a, 134a)은 커패시터 바디(110)의 제1 면(1)에 형성되며, 구리 도금층(133b, 134b)은 니켈층(133a, 134a) 위에 형성되고, 니켈-주석 도금층(133c, 134c)은 구리 도금층(133b, 134b) 위에 형성된다.
이때, 구리 도금층(133b, 134b)은 니켈층(131a, 132a)과의 일정 수준의 결합력을 확보할 수 있도록 1㎛ 이상의 두께로 형성될 수 있다.
적층형
커패시터의 실장 기판
도 8을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(210)과 기판(210)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 고정되어 기판(311)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110, 110': 커패시터 바디
111, 112: 유전체층
113: 커버
121, 122: 제1 및 제2 내부 전극
121a, 122a: 제1 및 제2 비아홀
121b, 122b: 제1 및 제2 비아이격홀
131, 133: 제1 외부 전극
132, 134: 제2 외부 전극
131a, 132a, 133a, 134a: 니켈층
131b, 132b: 금 도금층
133b, 134b: 구리 도금층
133c, 134c: 니켈-주석 도금층
141, 142: 제1 및 제2 비아 전극
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
110, 110': 커패시터 바디
111, 112: 유전체층
113: 커버
121, 122: 제1 및 제2 내부 전극
121a, 122a: 제1 및 제2 비아홀
121b, 122b: 제1 및 제2 비아이격홀
131, 133: 제1 외부 전극
132, 134: 제2 외부 전극
131a, 132a, 133a, 134a: 니켈층
131b, 132b: 금 도금층
133b, 134b: 구리 도금층
133c, 134c: 니켈-주석 도금층
141, 142: 제1 및 제2 비아 전극
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
Claims (11)
- 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
상기 복수의 제1 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되는 제1 비아 전극;
상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 상기 제1 비아 전극과 이격되게 배치되는 제2 비아 전극;
상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제1 및 제2 외부 전극; 및
상기 커패시터 바디의 제2 면에 상기 제1 및 제2 비아 전극의 단부를 커버하도록 배치되고, 상기 커패시터 바디의 유전체층과 동일한 재질로 이루어지는 커버; 를 포함하며,
상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제1 면에 형성되는 니켈(Ni)층과 상기 니켈층에 형성되는 금(Au) 도금층을 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제1 면과 수직인 방향으로 적층되며, 상기 커패시터 바디의 제3 내지 제6 면으로부터 이격되게 배치되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극은 상기 제1 비아 전극과 접촉되도록 형성되는 제1 비아홀 및 상기 제2 비아 전극으로부터 이격되도록 형성되는 제1 비아이격홀을 가지며,
상기 제2 내부 전극은 상기 제2 비아 전극과 접촉되도록 형성되는 제2 비아홀 및 상기 제1 비아 전극으로부터 이격되도록 형성되는 제2 비아이격홀을 가지는 적층형 커패시터.
- 삭제
- 삭제
- 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
상기 복수의 제1 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되는 제1 비아 전극;
상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 상기 제1 비아 전극과 이격되게 배치되는 제2 비아 전극;
상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제1 및 제2 외부 전극; 및
상기 커패시터 바디의 제2 면에 상기 제1 및 제2 비아 전극의 단부를 커버하도록 배치되고, 상기 커패시터 바디의 유전체층과 동일한 재질로 이루어지는 커버; 를 포함하며,
상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제1 면에 형성되는 니켈(Ni)층과 상기 니켈층에 형성되는 구리-니켈-주석(Cu-Ni-Sn) 도금층을 포함하는 적층형 커패시터.
- 제6항에 있어서,
상기 제1 및 제2 내부 전극은, 상기 커패시터 바디의 제1 면과 수직인 방향으로 적층되며, 상기 커패시터 바디의 제3 내지 제6 면으로부터 이격되게 배치되는 적층형 커패시터.
- 제6항에 있어서,
상기 제1 내부 전극은 상기 제1 비아 전극과 접촉되도록 형성되는 제1 비아홀 및 상기 제2 비아 전극으로부터 이격되도록 형성되는 제1 비아이격홀을 가지며,
상기 제2 내부 전극은 상기 제2 비아 전극과 접촉되도록 형성되는 제2 비아홀 및 상기 제1 비아 전극으로부터 이격되도록 형성되는 제2 비아이격홀을 가지는 적층형 커패시터.
- 삭제
- 삭제
- 서로 이격되게 배치되는 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 및 제2 전극 패드에 제1 및 제2 외부 전극이 각각 접속되어 상기 기판 상에 실장되는 제1항 내지 제3항, 제6항 내지 제8항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |