KR102494324B1

KR102494324B1 - 적층형 커패시터 및 그 실장 기판

Info

Publication number: KR102494324B1
Application number: KR1020160095711A
Authority: KR
Inventors: 이교광; 주진경; 김창수; 이호준
Original assignee: 삼성전기주식회사
Priority date: 2016-07-27
Filing date: 2016-07-27
Publication date: 2023-02-01
Also published as: CN107665770A; JP7114839B2; US10076036B2; CN107665770B; KR20180012629A; US20180035545A1; JP2018019066A

Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 서로 이격되게 배치되는 제1 및 제2 비아 전극; 상기 커패시터 바디의 제3 및 제4 면에 배치되어 상기 제1 내부 전극의 양단과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTI-LAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}

본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.

적층 칩 전자 부품의 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.

이러한 적층형 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.

최근의 제품 경향을 보면, 성능 향상, 고기능화에 따른 사용전류 증가, 배터리 사용시간 증대를 위한 사용전압 감소 및 슬림화가 요구되며, 이러한 경향에 맞춰 커패시터의 임피던스 감소가 중요한 이슈가 되고 있다.

임피던스를 감소하기 위해 다수의 적층형 커패시터를 병렬로 연결하는 방식이 사용되고 있지만, 이 경우 실장 면적이 증가되고 작업량이 증가하는 문제가 있다.

이에 최근에는 적층형 커패시터의 구조를 ESL 특성을 낮추는 형태로 연구가 진행되고 있다.

이러한 저 ESL 특성의 적층형 커패시터로 길이 방향과 폭 방향을 변경하여 전류 패스(current path)를 감소시킨 LICC(Low Inductance Ceramic Capacitor)와, 전류 패스를 증가하여 마그네틱 플럭스(magnetic flux)를 상쇄하여 저 ESL을 구현하는 다단자 형태의 SLIC(Super Low InductanceCapacitor)와, 이 두 가지 원리를 함께 적용한 3단자 구조의 제품 등이 개시되어 있다.

그러나, 상기 LICC 및 3단자 구조의 경우 내부 전극의 패턴 형상 및 외부 전극의 도포 방식에 의해 1005 사이즈까지만 구현이 가능하고, SLIC의 경우 4단자 형성을 위해 사이즈가 1608 사이즈 까지 밖에 구현이 되지 않는다.

국내특허공개공보 제10-2016-0000753호

본 발명의 목적은, ESL을 낮추면서도 1005 미만의 사이즈로 제작이 가능한 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 서로 이격되게 배치되는 제1 및 제2 비아 전극; 상기 커패시터 바디의 제3 및 제4 면에 배치되어 상기 제1 내부 전극의 양단과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층형 커패시터를 제공한다.

본 발명의 다른 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 서로 이격되게 배치되는 제1 및 제2 비아 전극; 상기 복수의 제1 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 서로 이격되게 배치되는 제3 및 제4 비아 전극; 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되어 상기 제3 및 제4 비아 전극의 단부와 각각 접속되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층형 커패시터를 제공한다.

본 발명의 일 실시 예에 따르면, ESL을 낮추면서도 제품의 사이즈를 1005 미만으로 줄일 수 있는 효과가 있다.

도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I’선 단면도이다.
도 4는 도 1의 저면도이다.
도 5(a) 및 도 5(b)는 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 6은 본 발명의 제2 실시 예에 따른 적층형 커패시터의 저면도이다.
도 7은 본 발명의 제3 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 8(a) 및 도 8(b)는 본 발명의 제3 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 9는 도 7의 저면도이다.
도 10은 도 7에서 절연부를 제거하고 커패시터 바디의 길이 방향의 일면을 나타낸 측면도이다.
도 11(a) 및 도 11(b)는 본 발명의 제4 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 12는 본 발명의 제4 실시 예에 따른 적층형 커패시터의 저면도이다.
도 13(a) 및 도 13(b)는 본 발명의 제5 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 14는 본 발명의 제5 실시 예에 따른 적층형 커패시터의 저면도이다.
도 15는 도 1의 적층형 커패시터가 기판에 실장된 상태를 도시한 사시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.

그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.

또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.

또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(1, 2)과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.

적층형 커패시터

도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 I-I’선 단면도이고, 도 4는 도 1의 저면도이다.

도 1 내지 도 4를 참조하면, 본 발명의 제1 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110), 제1 및 제2 비아 전극(141, 142) 및 제1 내지 제4 외부 전극(131-134)을 포함한다.

이때, 제1 및 제2 비아 전극(141, 142)의 하단은 복수의 제2 내부 전극(122)을 Z방향으로 관통하여 커패시터 바디(110)의 제1 면(1)을 통해 노출되고 커패시터 바디(110)의 Y방향으로 서로 이격되게 배치된다.

커패시터 바디(110)는 복수의 유전체층(111)을 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.

이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.

또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 Z방향의 상하 측에 각각 배치되는 커버 영역을 포함할 수 있다.

상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.

이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.

상기 커버 영역은 커패시터 바디(110)의 Z방향의 상하 부에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

이러한 커버 영역은 단일 유전체층(111) 또는 2개 이상의 유전체층(111)을 상기 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.

제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 제1 및 제2 내부 전극(121, 122)에서 Z방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.

또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

본 발명의 제1 실시 에에 따르면, 커패시터 바디(110)는 제1 및 제2 비아홈(122a, 122b)을 포함한다.

제1 및 제2 비아홈(123d, 123e)은 레이저나 기계 펀칭을 하여 형성할 수 있다.

제1 및 제2 비아홈(122a, 122b)은 유전체층(111)의 적층 방향인 Z방향을 따라 형성되며 제2 내부 전극(122)의 Y방향의 양쪽 엣지(edge) 중 일부가 각각 제거되도록 형성된다.

이때, 제1 및 제2 비아홈(122a, 122b)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 통해 노출될 수 있다.

본 실시 예에서는 제1 및 제2 비아홈(122a, 122b)의 형상이 반원형으로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 비아홈(122a, 122b)의 형상은 필요시 원형, 사각형 및 삼각형 등 다양하게 변경될 수 있다.

이러한 제1 및 제2 비아홈(122a, 122b)에 도전성 물질을 채우거나 캐스틸레이션(castellation)을 하여 제1 및 제2 비아 전극(141, 142)을 각각 형성한다.

제2 내부 전극(122)은 커패시터 바디(110)의 엣지로부터 이격되게 배치된다.

제1 내부 전극(121)은 양단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출된다.

또한, 제1 내부 전극(121)은 Y방향의 양쪽 엣지(edge) 중 제1 및 제2 비아홈(122a, 122b)과 대응되는 위치에 제1 및 제2 비아홈(122a, 122b) 보다 크게 제1 및 제2 비아이격홈(121a, 121b)이 형성된다.

따라서, 제1 및 제2 비아 전극(141, 142)은 제1 및 제2 비아홈(122a, 122b)과 접촉되어 Z방향으로 복수의 제2 내부 전극(122)을 전기적으로 연결하고, 제1 및 제2 비아이격홈(121a, 121b)에 의해 제1 내부 전극(121)과는 이격된 상태가 되어 전기적으로 연결되지 않는다.

제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되고, 제1 내부 전극(121)의 양단과 각각 접속된다.

이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)으로부터 제1 면(1)의 일부까지 연장될 수 있다.

또한, 필요시 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제2 면(2)의 일부까지 연장될 수 있으며, 추가로 제5 및 제6 면(5, 6)의 일부까지 각각 연장될 수 있다.

제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제1 면(1)에 Y방향으로 서로 이격되게 배치되고, 제1 및 제2 비아 전극(141, 142)의 노출된 하 단부와 각각 접속된다.

한편, 제1 및 제2 비아 전극(141, 142)이 커패시터 바디(110)의 제2 면(2)을 통해 노출되면, 제3 및 제4 외부 전극(133’, 134’)은 커패시터 바디(110)의 제2 면(2)에 Y방향으로 이격되게 추가로 배치될 수 있고, 제1 및 제2 비아 전극(141, 142)의 노출된 상 단부와 각각 접속될 수 있다.

제3 및 제4 외부 전극(133, 134)은 적층 공정에서 커패시터 바디(110)의 제1 면(1)하여 함께 형성하거나, 압착 바아에 인쇄를 하여 형성할 수 있다.

위와 같이 내부 전극이 유전체층의 적층 방향을 따라 형성되는 비아 전극을 통해 커패시터 바디의 실장 면에 형성된 외부 전극과 전기적으로 접속되면, 서로 다른 극성을 가지는 내부 전극의 겹침 면적을 증가시켜 유전체층과 내부 전극의 두께를 얇게 하여 적층 수를 증가시키거나 유전율을 증가시키지 않고도 동일한 사이즈에서 제품의 용량을 증가시킬 수 있다.

예컨대, 외부 전극이 커패시터 바디의 길이 방향의 양단에 형성된 2단자 구조의 커패시터 대비 제1 및 제2 내부 전극의 오버랩 면적을 최대 137% 증가시킬 수 있다.

따라서, ESL을 낮추면서도 제품의 사이즈를 1005 미만으로 줄일 수 있으며, 이에 기판 실장시 실장 면적을 크게 줄일 수 있다.

도 5(a) 및 도 5(b)는 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 6은 본 발명의 제2 실시 예에 따른 적층형 커패시터의 저면도이다.

여기서, 유전체층(111) 및 제1 내지 제4 외부 전극(131-134)의 구조는 앞서 설명한 제1 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.

도 5(a) 및 도 6을 참조하면, 제1 및 제2 비아홈(123d, 123e)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 유전체층(111)의 적층 방향인 Z방향을 따라 형성되며 제1 및 제2 리드부(123b, 123c)의 엣지 중 일부가 각각 제거되도록 형성된다.

이러한 제1 및 제2 비아홈(123d, 123eb)에 도전성 물질을 채우거나 또는 캐스틸레이션을 하여 제1 및 제2 비아 전극(141’, 142’)을 각각 형성한다.

제2 내부 전극(123)은 바디부(123a)와 제1 및 제2 리드부(123b, 123c)를 포함한다.

바디부(123a)는 커패시터 바디(110)의 엣지로부터 이격되게 배치되는 부분이고 제1 내부 전극(121')과 오버랩 되는 부분이다.

제1 및 제2 리드부(123b, 123c)는 바디부(123a)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 각각 노출되도록 연장되는 부분이다.

제1 내부 전극(121’)은 제1 및 제2 비아홈(123d, 123e)과 Z방향으로 오버랩 되지 않게 배치된다.

이를 위해, 제1 내부 전극(121’)의 폭이 제2 내부 전극(123)의 바디부(123a)의 폭 이하로 형성될 수 있다.

따라서, 제1 및 제2 비아 전극(141’, 142’)은 제1 및 제2 비아홈(123d, 123e)과 접촉되어 Z방향으로 복수의 제1 및 제2 리드부(123b, 123c)를 각각 전기적으로 연결하고, 제1 내부 전극(121)과는 이격된 상태가 되어 전기적으로 연결되지 않는다.

제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되고, 제1 내부 전극(121’)의 양단과 각각 접속된다.

제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제1 면(1)에 Y방향으로 서로 이격되게 배치되고, 제1 및 제2 비아 전극(141’, 142’)의 노출된 하 단부와 각각 접속된다.

그리고, 커패시터 바디(110)의 제5 및 제6 면(5, 6)에는 절연부(151, 152)가 형성될 수 있다.

절연부(151, 152)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 비전도성 물질로 몰드하거나 별도의 세라믹 시트 등을 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 절연부(151, 152)는 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중 선택된 적어도 1종 이상의 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이러한 절연부(151, 152)는 제1 및 제2 리드부(123b, 123c)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출된 부분과 제1 및 제2 비아 전극(141’, 142’)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출된 부분을 커버하여 절연시키는 역할을 한다.

또한, 절연부(151, 152)는 커패시터 바디(110)의 내구성을 높이고 소정 두께의 마진을 더 확보하여 커패시터의 신뢰성을 향상시키는 역할을 할 수 있다.

한편, 절연부(151, 152)는 커패시터 바디(110)를 형성한 이후에 형성되므로, 절연성, 커패시터 바디(110)의 내구성 및 커패시터의 신뢰성이 일정 수준으로 유지되는 한도 내에서 그 두께를 최소화하면 제품의 크기를 최소화할 수 있다.

도 7은 본 발명의 제3 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 8(a) 및 도 8(b)는 본 발명의 제3 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 9는 도 7의 저면도이고, 도 10은 도 7에서 절연부를 제거하고 커패시터 바디의 길이 방향의 일면을 나타낸 측면도이다.

여기서, 유전체층(111)과 제3 및 제4 외부 전극(133, 134)의 구조는 앞서 설명한 제1 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.

도 7 내지 도 10을 참조하면, 제1 및 제2 비아 전극(141, 142)은 복수의 제2 내부 전극(125)을 관통하여 커패시터 바디(110’)의 제1 면(1)을 통해 노출되고, 커패시터 바디(110’)의 Y방향으로 서로 이격되게 배치된다.

본 발명의 제3 실시 예에 따른 적층형 커패시터(100')는 제3 및 제4 비아 전극(143, 144)을 더 포함한다.

제3 및 제4 비아 전극(143, 144)은 복수의 제1 내부 전극(124)을 관통하여 커패시터 바디(110’)의 제1 면(1)을 통해 노출되고, 커패시터 바디(110’)의 X방향으로 서로 이격되게 배치된다.

그리고, 제1 및 제2 외부 전극(131’, 132’)은 커패시터 바디(110’)의 제1 면(1)에 X방향으로 서로 이격되게 배치되고, 제3 및 제4 비아 전극(143, 144)의 하 단부와 각각 접속된다.

제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110’)의 제1 면(1)에 Y방향으로 서로 이격되게 배치되고, 제1 및 제2 비아 전극(141, 142)의 하 단부와 각각 접속된다.

한편, 제1 및 제2 비아 전극(141, 142)이 커패시터 바디(110')의 제2 면(2)을 통해 노출되면, 제3 및 제4 외부 전극(133’, 134’)은 커패시터 바디(110')의 제2 면(2)에 Y방향으로 이격되게 추가로 배치될 수 있고, 제1 및 제2 비아 전극(141, 142)의 노출된 상 단부와 각각 접속될 수 있다.

또한, 제1 및 제2 외부 전극(131", 132")은 커패시터 바디(110')의 제2 면(2)에 X방향으로 이격되게 추가로 배치될 수 있고, 제3 및 제4 비아 전극(143, 144)의 노출된 상 단부와 각각 접속될 수 있다.

제1 및 제2 비아홈(125a, 125b)은 유전체층(111)의 적층 방향인 Z방향을 따라 형성되며 제2 내부 전극(125)의 Y방향의 양쪽 엣지 중 일부가 각각 제거되도록 형성된다.

제3 및 제4 비아홈(124a, 124b은 유전체층(111)의 적층 방향인 Z방향을 따라 형성되며 제1 내부 전극(124)의 X방향의 양쪽 엣지 중 일부가 각각 제거되도록 형성된다.

이러한 제1 내지 제4 비아홈(125a, 125b, 124a, 124b)에 도전성 물질을 채우거나 또는 캐스틸레이션을 하여 제1 내지 제4 비아 전극(141-144)을 각각 형성한다.

제2 내부 전극(125)은 커패시터 바디(110’)의 엣지로부터 이격되게 배치되고, 이때 제2 내부전극(125)은 제3 및 제4 비아홈(124a, 124b)과 Z방향으로 오버랩 되지 않게 배치된다.

이를 위해, 제2 내부 전극(125)의 길이가 제1 내부 전극(124)에서 제3 및 제4 비아홈(124a, 124b)의 크기를 제외한 길이 이하로 형성될 수 있다.

제1 내부 전극(124)은 양단이 커패시터 바디(110’)의 제3 및 제4 면(3, 4)을 통해 각각 노출된다.

또한, 제1 내부 전극(124)은 Y방향의 양쪽 엣지(edge) 중 제1 및 제2 비아홈(125a, 125b)과 대응되는 위치에 제1 및 제2 비아홈(125a, 125b) 보다 크게 제1 및 제2 비아이격홈(124c, 124d)이 형성된다.

따라서, 제1 및 제2 비아 전극(141, 142)은 제1 및 제2 비아홈(125a, 125b)과 접촉되어 Z방향으로 복수의 제2 내부 전극(125)을 전기적으로 연결하고, 제1 내부 전극(124)과는 제1 및 제2 비아이격홈(121a, 121b)에 의해 이격된 상태가 되어 전기적으로 연결되지 않는다.

그리고, 커패시터 바디(110’)의 제3 및 제4 면(3, 4)에는 절연부(153, 154)가 형성될 수 잇다.

이러한 절연부(153, 154)는 제1 내부 전극(124)에서 커패시터 바디(110')의 제3 및 제4 면(3, 4)을 통해 노출된 부분과 제3 및 제4 비아 전극(143, 143)에서 커패시터 바디(110')의 제3 및 제4 면(3, 4)을 통해 노출된 부분을 커버하여 절연시키는 역할을 한다.

본 실시 예의 경우, 외부 전극이 커패시터 바디의 실장 면에만 배치되므로, 기판에 실장시 접촉 면적이 작아 실장 면적을 감소시킬 수 있다.

도 11(a) 및 도 11(b)는 본 발명의 제4 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 12는 본 발명의 제4 실시 예에 따른 적층형 커패시터의 저면도이다.

여기서, 유전체층(111)과 제1 내지 제4 외부 전극(131’, 132’, 133, 134)의 구조는 앞서 설명한 제3 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.

도 11(a) 및 도 12를 참조하면, 제1 및 제2 비아홈(127a, 127b)은 제2 내부 전극(127)의 Y방향의 양쪽 엣지 중 일부가 제거되도록 형성된다.

제3 및 제4 비아홈(126a, 126b)은 복수의 제1 내부 전극(126)을 관통하며 X방향으로 서로 이격되게 배치된다.

본 실시 예에서는 제3 및 제4 비아홈(126a, 126b)이 원형으로 이루어진 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 제3 및 제4 비아홈(126a, 126b)의 형상은 필요시 타원형 및 다각형 등 다양하게 변경될 수 있다.

이러한 제1 내지 제4 비아홈(127a, 127b, 126a, 126b)에 도전성 물질을 채우거나 또는 캐스틸레이션을 하여 제1 내지 제4 비아 전극(141, 142, 145, 146)을 각각 형성한다.

제2 내부 전극(127)은 커패시터 바디(110’)의 엣지로부터 이격되게 배치된다.

또한, 제2 내부 전극(127)은 제3 및 제4 비아홈(126a, 126b)과 대응되는 위치에 제3 및 제4 비아홈(126a, 126b) 보다 크게 제3 및 제4 비아이격홈(127c, 127d)이 형성된다.

제1 내부 전극(126)은 커패시터 바디(110’)의 엣지로부터 이격되게 배치된다.

또한, 제1 내부 전극(126)은 제1 및 제2 비아홈(127a, 127b)과 대응되는 위치에 제1 및 제2 비아홈(127a, 127b) 보다 크게 제1 및 제2 비아이격홈(126c, 126d)이 형성된다.

따라서, 제1 및 제2 비아 전극(141, 142)은 제1 및 제2 비아홈(127a, 127b)과 접촉되어 Z방향으로 복수의 제2 내부 전극(127)를 전기적으로 연결하고, 제1 내부 전극(126)과는 제1 및 제2 비아이격홈(126c, 126d)에 의해 이격된 상태가 되어 전기적으로 연결되지 않는다.

제3 및 제4 비아 전극(145, 146)은 제3 및 제4 비아홈(126a, 126b)과 접촉되어 Z방향으로 복수의 제1 내부 전극(126)을 전기적으로 연결하고, 제2 내부 전극(127)과는 제3 및 제4 비아이격홈(127c, 127d)에 의해 이격된 상태가 되어 전기적으로 연결되지 않는다.

본 실시 예에서는 제1 및 제2 내부 전극(126, 127)이 커패시터 바디(110')의 내측으로 이격된 위치에 배치되어 커패시터 바디(110')의 모서리에 주로 발생하는 크랙 및 디라미네이션을 방지하는 효과를 향상시킬 수 있다.

도 13(a) 및 도 13(b)는 본 발명의 제5 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 14는 본 발명의 제5 실시 예에 따른 적층형 커패시터의 저면도이다.

도 13(a) 및 도 14를 참조하면, 제1 및 제2 비아홈(129a, 129b)은 커패시터 바디(110')의 제5 및 제6 면(5, 6)에 유전체층(111)의 적층 방향인 Z방향을 따라 형성되며 제2 내부 전극(129)의 Y방향의 양쪽 엣지 중 일부가 각각 제거되도록 형성된다.

제3 및 제4 비아홈(128a, 128b)은 커패시터 바디(110')의 제3 및 제4 면(3, 4)에 유전체층(111)의 적층 방향인 Z방향을 따라 형성되며 제1 내부 전극(128)의 X방향의 양쪽 엣지 중 일부가 각각 제거되도록 형성된다.

이러한 제1 내지 제4 비아홈(129a, 129b, 128a, 128b)에 도전성 물질을 채우거나 또는 캐스틸레이션을 하여 제1 내지 제4 비아 전극(141’, 142’, 143, 144)을 각각 형성한다.

제2 내부 전극(129)은 커패시터 바디(110’)의 제3 내지 제6 면(3, 4, 5, 6)을 통해 노출된다.

또한, 제2 내부 전극(129)은 X방향의 양쪽 엣지에 제3 및 제4 비아이격홈(129c, 129d)이 형성된다.

제3 및 제4 비아이격홈(129c, 129d)은 제3 및 제4 비아홀(128a, 128b)과 Z방향으로 오버랩 되는 위치에 배치되고, 제3 및 제4 비아홀(128a, 128b)이 접촉되지 않도록 제3 및 제4 비아홀(128a, 128b) 보다 크게 형성된다.

제1 내부 전극(128)은 커패시터 바디(110’)의 제3 내지 제6 면(3, 4, 5, 6)을 통해 노출된다.

또한, 제1 내부 전극(128)은 Y방향의 양쪽 엣지에 제1 및 제2 비아이격홈(128c, 128d)이 형성된다.

제1 및 제2 비아이격홈(128c, 128d)은 제1 및 제2 비아홈(129a, 129b)과 Z방향으로 오버랩 되는 위치에 배치되고, 제1 및 제2 비아홈(129a, 129b)이 접촉되지 않도록 제1 및 제2 비아홈(129a, 129b) 보다 크게 형성된다.

따라서, 제1 및 제2 비아 전극(141’, 142’)은 제1 및 제2 비아홈(129a, 129b)과 접촉되어 Z방향으로 복수의 제2 내부 전극(129)를 전기적으로 연결하고, 제1 및 제2 비아이격홈(128c, 128d)에 의해 제1 내부 전극(128)과는 이격된 상태가 되어 전기적으로 연결되지 않는다.

제3 및 제4 비아 전극(143, 144)은 제3 및 제4 비아홈(128a, 128b)과 접촉되어 Z방향으로 복수의 제1 내부 전극(128)를 전기적으로 연결하고, 제3 및 제4 비아이격홈(129c, 129d)에 의해 제2 내부 전극(129)과는 이격된 상태가 되어 전기적으로 연결되지 않는다.

제1 및 제2 외부 전극(131’, 132’)은 커패시터 바디(110’)의 제1 면(1)에 X방향으로 이격되게 형성되고, 제3 및 제4 비아 전극(143, 144)의 하단부와 접속된다.

제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110’)의 제1 면(1)에 Y방향으로 이격되게 형성되고, 제1 및 제2 비아 전극(141’, 142’)의 하단부와 접속된다.

그리고, 커패시터 바디(110’)의 제3 내지 제6 면(3, 4, 5, 6)에는 절연부(155)가 형성될 수 있다.

이러한 절연부(155)는 제1 및 제2 내부 전극(128, 129)에서 커패시터 바디(110’)의 제3 내지 제6 면(3, 4, 5, 6)을 통해 노출되는 엣지, 제1 및 제2 비아 전극(141’, 142’)의 커패시터 바디(110’)의 제3 및 제4 면(3, 4)을 통해 노출되는 부분 및 제3 및 제4 비아 전극(143, 144)의 커패시터 바디(110’)의 제5 및 제6 면(5, 6)을 통해 노출되는 부분을 커버하여 절연시키는 역할을 한다.

적층형 커패시터의 실장 기판

도 15를 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(210)과 기판(210)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)와 Y방향으로 서로 이격되게 배치되는 제3 및 제4 전극 패드(223, 224)를 포함한다.

적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 고정되고, 제3 및 제4 외부 전극(133, 134)이 제3 및 제4 전극 패드 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 고정되어 기판(311)과 전기적으로 연결될 수 있다.

한편, 도 15는 도 1의 적층형 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 다른 실시 예의 적층형 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100, 100': 적층형 커패시터
110, 110': 커패시터 바디
111: 유전체층
121: 제1 내부 전극
121a: 제1 비아이격홈
121b: 제2 비아이격홈
122: 제2 내부 전극
122a: 제1 비아홈
122b: 제2 비아홈
141: 제1 비아 전극
142: 제2 비아 전극
143, 145: 제3 비아 전극
144, 146: 제4 비아 전극
131-134: 제1 내지 제4 외부 전극
151-155: 절연부
210: 기판
221-224: 제1 내지 제4 전극 패드
230: 솔더

Claims

유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 서로 이격되게 배치되는 제1 및 제2 비아 전극;
상기 커패시터 바디의 제3 및 제4 면에 배치되어 상기 제1 내부 전극의 양단과 각각 접속되는 제1 및 제2 외부 전극; 및
상기 커패시터 바디의 제1 면에 서로 이격되게 배치되고, 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층형 커패시터.
제1항에 있어서,
상기 커패시터 바디는 상기 유전체층의 적층 방향을 따라 형성되며 상기 제2 내부 전극의 양쪽 엣지(edge) 중 일부가 각각 제거되도록 형성되는 제1 및 제2 비아홈을 포함하고,
상기 제1 및 제2 비아홈에 상기 제1 및 제2 비아 전극이 각각 형성되고,
상기 제2 내부 전극은 상기 커패시터 바디의 엣지로부터 이격되게 배치되고,
상기 제1 내부 전극은 상기 제1 및 제2 비아홈과 대응되는 위치에 상기 제1 및 제2 비아홈 보다 크게 제1 및 제2 비아이격홈이 형성되는 적층형 커패시터.
제1항에 있어서,
상기 제2 내부 전극은 상기 커패시터 바디의 엣지로부터 이격되게 배치되는 바디부와 상기 바디부에서 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되도록 연장되는 제1 및 제2 리드부를 포함하고,
상기 커패시터 바디는 제5 및 제6 면에 상기 유전체층의 적층 방향을 따라 형성되며 상기 제1 및 제2 리드부의 엣지 중 일부가 제거되도록 제1 및 제2 비아홈이 각각 형성되고,
상기 제1 및 제2 비아홈에 상기 제1 및 제2 비아 전극이 각각 형성되고,
상기 제1 내부 전극은 상기 제1 및 제2 비아홈과 오버랩 되지 않게 배치되고,
상기 커패시터 바디의 제5 및 제6 면에 형성되는 절연부를 더 포함하는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 외부 전극이 상기 커패시터 바디의 제1 면의 일부까지 연장되는 적층형 커패시터.
제1항에 있어서,
상기 제1 및 제2 비아 전극이 상기 커패시터 바디의 제2 면을 통해 노출되고, 상기 제3 및 제4 외부 전극이 상기 커패시터 바디의 제2 면에 더 배치되어 상기 제1 및 제2 비아 전극의 타 단부와 각각 접속되는 적층형 커패시터.
유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
상기 복수의 제2 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 서로 이격되게 배치되는 제1 및 제2 비아 전극;
상기 복수의 제1 내부 전극을 관통하여 상기 커패시터 바디의 제1 면을 통해 노출되고, 서로 이격되게 배치되는 제3 및 제4 비아 전극;
상기 커패시터 바디의 제1 면에 서로 이격되게 배치되어 상기 제3 및 제4 비아 전극의 단부와 각각 접속되는 제1 및 제2 외부 전극; 및
상기 커패시터 바디의 제1 면에 서로 이격되게 배치되어 상기 제1 및 제2 비아 전극의 단부와 각각 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층형 커패시터.
제6항에 있어서,
상기 커패시터 바디는, 상기 유전체층의 적층 방향을 따라 형성되며 상기 제2 내부 전극의 양쪽 엣지 중 일부가 각각 제거되도록 형성되는 제1 및 제2 비아홈을 포함하고, 제3 및 제4 면에 상기 유전체층의 적층 방향을 따라 형성되며 상기 제1 내부 전극의 양쪽 엣지 중 일부가 각각 제거되도록 제3 및 제4 비아홈이 형성되고,
상기 제1 내지 제4 비아홈에 상기 제1 내지 제4 비아 전극이 각각 형성되고,
상기 제2 내부 전극은, 상기 커패시터 바디의 엣지로부터 이격되게 배치되고, 상기 제3 및 제4 비아홈과 오버랩 되지 않게 배치되고,
상기 제1 내부 전극은, 양단이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 및 제2 비아홈과 대응되는 위치에 상기 제1 및 제2 비아홈 보다 크게 제1 및 제2 비아이격홈이 형성되고,
상기 커패시터 바디의 제3 및 제4 면에 형성되는 절연부를 더 포함하는 적층형 커패시터.
제6항에 있어서,
상기 커패시터 바디는 상기 유전체층의 적층 방향을 따라 형성되며 상기 제2 내부 전극의 양쪽 엣지 중 일부가 각각 제거되도록 형성되는 제1 및 제2 비아홈과, 상기 복수의 제1 내부 전극을 관통하며 서로 이격되게 배치되는 제3 및 제4 비아홈을 포함하고,
상기 제1 내지 제4 비아홈에 상기 제1 내지 제4 비아 전극이 각각 형성되고,
상기 제2 내부 전극은, 상기 커패시터 바디의 엣지로부터 이격되게 배치되고, 상기 제3 및 제4 비아홈과 대응되는 위치에 상기 제3 및 제4 비아홈 보다 크게 제3 및 제4 비아이격홈이 형성되고,
상기 제1 내부 전극은, 상기 커패시터 바디의 엣지로부터 이격되게 배치되고, 상기 제1 및 제2 비아홈과 대응되는 위치에 상기 제1 및 제2 비아홈 보다 크게 제1 및 제2 비아이격홈이 형성되는 적층형 커패시터.
제6항에 있어서,
상기 커패시터 바디는, 제5 및 제6 면에 상기 유전체층의 적층 방향을 따라 형성되며 상기 제2 내부 전극의 양쪽 엣지 중 일부가 제거되도록 제1 및 제2 비아홈이 각각 형성되고, 제3 및 제4 면에 상기 유전체층의 적층 방향을 따라 형성되며 상기 제1 내부 전극의 양쪽 엣지 중 일부가 제거되도록 제3 및 제4 비아홈이 각각 형성되고,
상기 제1 내지 제4 비아홈에 상기 제1 내지 제4 비아 전극이 각각 형성되고,
상기 제2 내부 전극은, 상기 커패시터 바디의 엣지를 통해 노출되고, 상기 제3 및 제4 비아홈과 대응되는 위치에 상기 제3 및 제4 비아홈 보다 크게 제3 및 제4 비아이격홈이 형성되고,
상기 제1 내부 전극은, 상기 커패시터 바디의 엣지를 통해 노출되고, 상기 제1 및 제2 비아홈과 대응되는 위치에 상기 제1 및 제2 비아홈 보다 크게 제1 및 제2 비아이격홈이 형성되고,
상기 커패시터 바디의 제3 내지 제6 면에 형성되는 절연부를 더 포함하는 적층형 커패시터.
서로 이격되게 배치되는 제1 내지 제4 전극 패드를 가지는 기판; 및
상기 제1 내지 제4 전극 패드에 제1 내지 제4 외부 전극이 각각 접속되어 상기 기판 상에 실장되는 제1항 내지 제9항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.