KR101376839B1 - 적층 세라믹 커패시터 - Google Patents

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KR101376839B1
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김두영
이종호
박민철
박상수
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 복수의 유전체층 상에 번갈아 형성되며, 상기 복수의 유전체층 상에 서로 겹치지 않는 제1 및 제2 마진부가 마련되도록 각각 적어도 하나의 변에 서로 겹치지 않는 적어도 하나의 제1 및 제2 홈부를 가지며, 적어도 하나의 변이 상기 유전체층의 가장자리를 통해 노출되는 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 상하부에 각각 형성된 상부 및 하부 커버층; 상기 하부 커버층의 하면에 서로 이격되게 형성된 제1 및 제2 외부 전극; 상하로 겹치는 복수의 제2 마진부의 외주면에 접하여 상기 복수의 제1 내부 전극의 노출부를 연결하며, 하단부가 상기 제1 외부 전극과 전기적으로 연결된 제1 연결 전극; 상하로 겹치는 복수의 제1 마진부의 외주면에 접하여 상기 복수의 제2 내부 전극의 노출부를 연결하며, 하단부가 상기 제2 외부 전극과 전기적으로 연결된 제2 연결 전극; 및 상기 세라믹 본체와 상기 상부 및 하부 커버층의 상기 제1 및 제2 내부 전극이 노출되는 측면을 덮도록 형성된 절연성 사이드부; 를 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
세라믹 재료를 사용하는 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
이러한 장점에 의해, 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 수행한다.
최근 들어 전자 제품이 점차 소형화됨에 따라 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이러한 적층 세라믹 커패시터의 초고용량화를 위해서는, 유전체층 및 내부 전극의 두께를 얇게 하면서 유전체층의 적층 수를 증가시키거나 유전율을 증가시키는 방법, 또는 서로 다른 극성을 갖는 내부 전극의 겹침 면적을 증가시키는 방법 등이 적용될 수 있다.
그러나, 적층 세라믹 커패시터의 초소형화 위한 다양한 구조 변경에 따라, 상기 방법들 중에서 유전체층 및 내부 전극의 두께를 얇게 하면서 유전체층의 적층 수를 증가시키거나 유전율을 증가시키는 방법은 적용이 곤란할 수 있다.
따라서, 커패시터의 초소형화 추세에 부합하면서도 제품의 용량은 높이기 위해서, 서로 다른 극성을 갖는 내부 전극의 겹침 면적을 증가시키는 방법에 대한 연구가 요구되고 있다.
하기 선행기술문헌 1은 세라믹 적층체의 하면에 형성되며 제1 및 제2 측면 전극 부재와 연결되는 제1 및 제2 연결 전극 부재에 각각 전기적으로 연결된 제1 및 제2 외부 전극을 개시한다.
한국특허공개공보 제10-2010-0122286호
본 발명의 목적은, 서로 다른 극성을 갖는 내부 전극의 겹침 면적을 증가시켜 제품을 소형화하면서 제품의 용량을 증가시킬 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 복수의 유전체층 상에 번갈아 형성되며, 상기 복수의 유전체층 상에 서로 겹치지 않는 제1 및 제2 마진부가 마련되도록 각각 적어도 하나의 변에 서로 겹치지 않는 적어도 하나의 제1 및 제2 홈부를 가지며, 적어도 하나의 변이 상기 유전체층의 가장자리를 통해 노출되는 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 상하부에 각각 형성된 상부 및 하부 커버층; 상기 하부 커버층의 하면에 서로 이격되게 형성된 제1 및 제2 외부 전극; 상하로 겹치는 복수의 제2 마진부의 외주면에 접하여 상기 복수의 제1 내부 전극의 노출부를 연결하며, 하단부가 상기 제1 외부 전극과 전기적으로 연결된 제1 연결 전극; 상하로 겹치는 복수의 제1 마진부의 외주면에 접하여 상기 복수의 제2 내부 전극의 노출부를 연결하며, 하단부가 상기 제2 외부 전극과 전기적으로 연결된 제2 연결 전극; 및 상기 세라믹 본체와 상기 상부 및 하부 커버층의 상기 제1 및 제2 내부 전극이 노출되는 측면을 덮도록 형성된 절연성 사이드부; 를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 복수의 유전체층 상에 번갈아 형성되며, 상기 복수의 유전체층 상에 서로 겹치지 않는 제1 및 제2 마진부가 마련되도록 각각 적어도 하나의 변에 서로 겹치지 않는 적어도 하나의 제1 및 제2 홈부를 가지며, 적어도 하나의 변이 상기 유전체층의 가장자리를 통해 노출되는 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 상하부에 각각 형성되된 상부 및 하부 커버층; 상기 하부 커버층의 하면에 서로 이격되게 형성된 제1 및 제2 외부 전극; 상하로 겹치는 제2 홈부의 내주면과 접하지 않도록 상기 제2 마진부를 수직으로 관통하여 상기 복수의 제1 내부 전극을 상하로 연결하며, 하단부는 상기 하부 커버층을 관통하여 상기 제1 외부 전극과 전기적으로 연결된 제1 비아 전극; 상하로 겹치는 제1 홈부의 내주면과 접하지 않도록 상기 제1 마진부를 수직으로 관통하여 상기 복수의 제2 내부 전극을 상하로 연결하며, 하단부는 상기 하부 커버층을 관통하여 상기 제2 외부 전극과 전기적으로 연결된 제2 비아 전극; 및 상기 세라믹 본체의 상기 제1 및 제2 내부 전극의 노출되는 측면을 덮도록 형성된 절연성 사이드부; 를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 하부 커버층이 상기 상부 커버층 보다 더 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체와 상기 상부 및 하부 커버층을 더한 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로, 상기 세라믹 본체의 두께의 1/2을 C로 규정할 때, 상기 세라믹 본체의 중심부가 상기 세라믹 본체와 상기 상부 및 하부 커버층을 더한 두께의 중심부로부터 벗어난 비율, (B+C)/A는 1.06≤(B+C)/A≤1.8의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층의 두께는 50 내지 400 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 절연성 사이드부는 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중에서 선택된 적어도 1 종 이상의 재료로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 홈부는 상기 제1 내부 전극의 코너부 중 적어도 하나에 형성되고, 상기 제2 홈부는 상기 제2 내부 전극의 코너부 중 상기 제1 홈부와 겹치지 않는 나머지 코너부 중 적어도 하나에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 홈부는 상기 제1 내부 전극의 일 단면 측 2 개의 코너부에 각각 하나씩 형성되고, 상기 제2 홈부는 상기 제2 내부 전극의 타 단면 측 2 개의 코너부에 각각 하나씩 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 홈부는 서로 대각선으로 마주보게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 홈부는 상기 제1 및 제2 내부 전극의 마주보는 양 단변에 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 홈부는 상기 제1 및 제2 내부 전극의 마주보는 양 측변에 각각 형성될 수 있다.
본 발명의 일 실시 형태에 따르면, 제1 및 제2 내부 전극은 유전체층의 적층 방향을 따라 형성된 제1 및 제2 연결 전극을 통해 최하면에 형성된 제1 및 제2 외부 전극과 각각 전기적으로 접속되므로, 서로 다른 극성을 갖는 내부 전극의 겹침 면적을 증가시켜, 유전체층 및 내부 전극의 두께를 얇게 하면서 유전체층의 적층 수를 증가시키거나 유전율을 증가시키지 않고도 제품의 용량을 증가시킬 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 4a 및 도 4b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9a 내지 도 9e는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 10a 내지 도 10d는 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 11a 내지 도 11c는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 12a 및 도 12b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 13a 및 도 13b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 14a 및 도 14b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 15a 및 도 15b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 16a 및 도 16b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
도 1a 내지 도 1e를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122), 상부 및 하부 커버층(112, 113), 제1 및 제2 연결 전극(141, 142), 제1 및 제2 외부 전극(131, 132) 및 절연성 사이드부 (153)를 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층하여 형성되며, 이때 세라믹 본체(110)의 형상 및 치수와, 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이러한 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 복수의 유전체층(111) 상에 소정의 두께로 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 번갈아 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적층 방향을 따라 유전체층(111) 상에 서로 겹치지 않는 위치에서 제1 및 제2 마진부(114, 115)가 마련되도록 각각 적어도 하나의 변에 적어도 하나의 제1 및 제2 홈부(123, 124)를 가질 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)의 겹침(overlap) 면적은 커패시터의 용량 형성에 기여하는 부분이며, 본 실시 형태에서는 제1 및 제2 내부 전극(121, 122)에서 제1 및 제2 홈부(123, 124)를 부분이 유전체층(111)의 가장자리를 통해 노출될 수 있다.
따라서, 유전체층(111) 상에 형성된 제1 및 제2 내부 전극(121, 122)의 형성되는 면적을 최대한 크게 하여 제1 및 제2 내부 전극(121, 122)의 겹침 면적을 증가시킬 수 있다.
즉, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 연결 전극(141, 142)을 통해 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다. 이때, 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 겹침 면적과 비례하므로, 기존의 유전체층과 내부 전극의 두께를 얇게 하면서 유전체층의 적층 수를 증가시키거나 유전율을 증가시키는 방법을 적용하지 않으면서도 커패시터의 정전 용량을 증가시킬 수 있다.
본 실시 형태에서는 제1 및 제2 내부 전극(121, 122)의 전방 측 변이 유전체층(111)의 가장자리를 통해 노출되고 나머지 3 개의 변은 유전체층(111)의 내측으로 마진부를 갖도록 형성된 것으로 도시하여 설명하고 있으며, 이에 따라 절연성 사이드부(153)는 세라믹 본체(110)의 전방 면에만 한 개가 형성될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 도 2a 내지 도 2d에 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)의 전후방 측 변이 유전체층(111)의 가장자리를 통해 노출되도록 하고, 유전체층(111)의 좌우에는 마진부가 마련되도록 할 수 있으며, 이에 따라 절연성 사이드부(153, 154)는 세라믹 본체(110)의 전후방 면에 각각 한 개씩 형성될 수 있다.
또한, 도 3a 내지 도 3c에 도시된 바와 같이, 제1 및 제2 마진부(114, 115)를 제외하고 제1 및 제2 내부 전극(121, 122)의 4 개의 모든 변이 유전체층(111)의 가장자리를 통해 노출되도록 형성될 수 있다.
이 경우 절연성 사이드부(151, 152, 153, 154)는 제1 및 제2 내부 전극(121, 122)의 노출되는 부분을 모두 덮도록 세라믹 본체(110)의 4 개의 모든 측면에 형성될 수 있다.
한편, 본 실시 형태에서는 제1 및 제2 홈부(123, 124)가 제1 및 제2 내부 전극(121, 122)의 전방 변의 양 단의 코너부에 각각 형성되고, 이와 대응하여 제1 및 제2 마진부(114, 115)는 제1 및 제2 내부 전극(121, 122)이 형성된 각각의 유전체층(111)의 전방 변의 양 단의 코너부에 형성된 것으로 도시하고 있다.
그러나, 본 발명의 제1 및 제2 홈부와, 제1 및 제2 마진부의 위치는 필요시 다양하게 변경될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 홈부와, 제1 및 제2 마진부의 다양한 실시 예에 대해서는 아래 본 발명의 다른 실시 예에서 관련된 도면과 함께 구체적으로 설명하기로 한다.
제1 연결 전극(141)은 유전체층(111)의 적층 방향을 따라 배치된 복수의 제2 마진부(115)의 외주면에 상하로 접하여 복수의 제1 내부 전극(121)에서 유전체층(111)의 가장자리를 통해 노출된 부분을 상하로 연결할 수 있다.
제2 연결 전극(142)은 유전체층(111)의 적층 방향을 따라 배치된 복수의 제1 마진부(114)의 외주면에 상하로 접하여 복수의 제2 내부 전극(122)에서 유전체층(111)의 가장자리를 통해 노출된 부분을 상하로 연결할 수 있다.
즉, 제1 및 제2 연결 전극(141, 142)은 최상부에 위치한 제1 및 제2 내부 전극(121, 122)에서 최하부에 위치한 제1 및 제2 내부 전극(121, 122)까지 세라믹 본체(110)에 적층된 복수의 제1 및 제2 내부 전극(121, 122)들을 각각 전기적으로 연결하며, 하단부는 하부 커버층(113)의 하측으로 노출되도록 길게 연장될 수 있다.
제1 및 제2 외부 전극(131, 132)은 하부 커버층(113)의 하면에 서로 이격되게 형성되며, 앞서 제1 및 제2 연결 전극(141, 142)의 하측으로 노출된 하단부에 접하여 각각 전기적으로 연결될 수 있다.
절연성 사이드부(151, 152, 153, 154)는 세라믹 본체(110)와 상부 및 하부 커버층(112, 113)의 적어도 일 측면에 복수의 제1 및 제2 내부 전극(121, 122)에서 유전체층(111)의 가장자리를 통해 노출된 부분과 제1 및 제2 연결 전극(141, 142)을 덮어 절연시키도록 형성된다.
절연성 사이드부(151, 152, 153, 154)는 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중에서 선택된 적어도 1 종 이상의 재료로 이루어질 수 있다.
이러한 절연성 사이드부(151, 152, 153, 154)는 커패시터 본체(105, 세라믹 본체와 상부 및 하부 커버층을 더한 부분을 나타냄)의 내구성을 높이고 소정 두께의 마진을 확보하여 커패시터의 신뢰성을 향상시키는 역할을 수행할 수 있다.
이때, 절연성 사이드부(151, 152, 153, 153)는 세라믹 본체(110)를 형성한 이후에 형성되므로, 제1 및 제2 내부 전극(121, 122)의 절연성 및 커패시터의 신뢰성이 유지되는 한도 내에서 두께를 감소시켜 제품의 크기를 최소화시킬 수 있다.
이러한 절연성 사이드부(151, 152, 153, 154)는 세라믹 본체(110)와 상부 및 하부 커버층(112, 113)의 측면을 비전도성 물질로 몰드하여 형성하거나, 세라믹 본체(110)와 상부 및 하부 커버층(112, 113)을 둘러싸는 측면에 별도의 세라믹 시트를 필요한 개수만큼 부착하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(112, 113)은 세라믹 본체(110)의 상하부에 각각 형성되며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 이 상부 및 하부 커버층(112, 114)은 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
도 4a 및 도 4b를 참조하면, 하부 커버 층(113')은 상부 커버 층(112)에 비해 세라믹 시트의 적층 수를 늘림으로써 더 두꺼운 두께를 가질 수 있다.
적층 칩 커패시터(100)를 솔더(미도시)에 의해 인쇄회로기판(미도시) 상에 실장하고, 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압을 인가하면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 유전체층(111)의 적층 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132) 의 길이 방향의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 본체(105)의 두께 방향의 팽창과 수축과는 반대로, 수축과 팽창을 하게 된다.
여기서, 세라믹 본체(110)의 중심부는 제1 및 제2 외부 전극(131, 132)의 길이 방향의 양 단부에서 가장 최대로 팽창과 수축되는 부분으로 어쿠스틱 노이즈 발생의 원인이 되는 인자가 된다.
본 실시 형태에서는 어쿠스틱 노이즈를 감소시키기 위해, 세라믹 본체(110)의 중심부가 커패시터 본체(105)의 중심부에서 벗어난 비율을 규정하였다.
세라믹 본체(110)와 상하부 커버층(112, 113')을 더한 전체 부분을 커패시터 본체(105)로 규정하고, 이 커패시터 본체(105)의 두께의 1/2을 A로, 하부 커버층(113')의 두께를 B로, 세라믹 본체(110)의 두께의 1/2을 C로, 상부 커버층(112)의 두께를 D로 규정하였다.
본 실시 형태에서는 세라믹 본체(110)의 중심부가 커패시터 본체(105)의 중심부로부터 벗어난 비율, (B+C)/A는 1.06≤(B+C)/A≤1.8의 범위를 만족할 수 있으며, 이러한 범위를 만족하면 적층 세라믹 커패시터(100)의 최대 변위는 세라믹 본체(110)을 중심으로 커패시터 본체(105)의 중심부의 상부가 되므로, 솔더(미도시)를 통해 인쇄회로기판(미도시)으로 전달되는 변위 량이 줄어들게 되어 어쿠스틱 노이즈를 감소시킬 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 5a 및 도 5b를 참조하면, 제1 홈부(123)는 제1 내부 전극(121)의 좌측 2 개의 코너부에 각각 하나씩 형성되고, 제2 홈부(124)는 제2 내부 전극(122)의 우측 2 개의 코너부에 각각 하나씩 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층(111)의 양 단면의 코너부에 서로 마주보게 2 개가 형성될 수 있다.
또한, 제1 및 제2 연결 전극(141, 142)은 각각 세라믹 본체(110)의 전방 측 면에서 제2 및 제1 마진부(115, 114)에 각각 상하로 접하여 상하로 겹치는 복수의 제1 및 제2 내부 전극(121, 122)을 상하로 전기적으로 연결할 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과, 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 6a 및 도 6b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 6a 및 도 6b를 참조하면, 제1 및 제2 홈부(123, 124)는 제1 및 제2 내부 전극(121, 122)의 코너부에 서로 대각선으로 마주보게 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층(111)의 코너부에 서로 대각선으로 마주보게 형성될 수 있다.
또한, 제1 및 제2 연결 전극(141, 142)은 각각 세라믹 본체(110)의 양 측면에서 제2 및 제1 마진부(115, 114)에 각각 상하로 접하여 상하로 겹치는 복수의 제1 및 제2 내부 전극(121, 122)을 상하로 전기적으로 연결할 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 7a 및 도 7b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 홈부(123, 124)는 제1 및 제2 내부 전극(121, 122)의 길이 방향의 양 단변에 서로 마주보게 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층(111)의 길이 방향의 양 단면 부근에 서로 마주보게 형성될 수 있다.
또한, 제1 및 제2 연결 전극(141, 142)은 각각 세라믹 본체(110)의 양 단면에서 제2 및 제1 마진부(115, 114)에 각각 상하로 접하여 상하로 겹치는 복수의 제1 및 제2 내부 전극(121, 122)을 상하로 전기적으로 연결할 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 8a 및 도 8b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 8A 및 도 8B를 참조하면, 제1 및 제2 홈부(123, 124)는 제1 및 제2 내부 전극(121, 122)의 폭 방향의 양 측변에 서로 마주보게 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층(111)의 폭 방향의 양 측면 부근에 서로 마주보게 형성될 수 있다.
또한, 제1 및 제2 연결 전극(141, 142)은 각각 세라믹 본체(110)의 양 측면에서 제2 및 제1 마진부(115, 114)에 각각 상하로 접하여 상하로 겹치는 복수의 제1 및 제2 내부 전극(121, 122)을 상하로 전기적으로 연결할 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 연결 전극(141, 142)에 대응되도록 하부 커버층(113)의 하면에 유전체층(111)의 폭 방향으로 서로 이격되게 나란히 형성될 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 9a 내지 도 9e는 본 발명의 다른 측면에 따른 적층 세라믹 커패시터(100')를 나타낸 것이다.
여기서, 세라믹 본체(110)의 유전체층(111)과, 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략하며, 제1 및 제2 연결 전극과 대응되는 구성요소로서 제1 및 제2 비아 전극(143, 144)의 구조에 대해서만 구체적으로 설명하기로 한다.
도 9a 내지 도 9e를 참조하면, 제1 비아 전극(143)은, 제2 내부 전극(122)에 형성된 제2 홈부(124)의 내주면과 접하지 않도록 상하로 겹치는 제2 마진부(115) 및 하부 커버층(113)을 수직으로 통과하여 복수의 제1 내부 전극(121)을 상하로 연결할 수 있다.
또한, 제2 비아 전극(144)은, 제1 내부 전극(121)에 형성된 제1 홈부(123)의 내주면과 접하지 않도록 상하로 겹치는 제1 마진부(114) 및 하부 커버층(113)을 수직으로 통과하여 복수의 제2 내부 전극(122)을 상하로 연결할 수 있다.
이때, 제1 및 제2 마진부(114, 115)에는 제2 및 제1 비아 전극(144, 143)이 관통하도록 제1 및 제2 관통홀(126, 127)이 각각 형성될 수 있다. 이 관통홀들은 내부 전극에서 마진부와 대향되는 위치와, 상부 커버층(112) 및 하부 커버층(113)의 대응되는 위치에도 수직으로 형성되어 커패시터 본체를 수직으로 관통 연결하도록 구성된다.
따라서, 제1 및 제2 비아 전극(143, 144)은, 최상부에 위치한 제1 및 제2 내부 전극(121, 122)에서 최하부에 위치한 제1 및 제2 내부 전극(121, 122)까지 세라믹 본체(110)에 적층된 복수의 제1 및 제2 내부 전극(121, 122)들을 각각 전기적으로 연결하며, 하단부는 제1 및 제2 외부 전극(131, 132)에 접하여 각각 전기적으로 연결될 수 있다.
본 실시 형태에서는 제1 및 제2 내부 전극(121, 122)의 전방 측 변이 유전체층(111)의 가장자리를 통해 노출되고 나머지 3 개의 변은 유전체층(111)의 내측으로 마진부를 갖도록 형성된 것으로 도시하여 설명하고 있으며, 이에 따라 절연성 사이드부(153)는 세라믹 본체(110)의 전방 면에만 한 개가 형성될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 도 10a 내지 도 10d에 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)의 전후방 측 변이 유전체층(111)의 가장자리를 통해 노출되도록 하고, 유전체층(111)의 좌우에는 마진부가 마련되도록 할 수 있으며, 이에 따라 절연성 사이드부(153, 154)는 세라믹 본체(110)의 전후방 면에 각각 한 개씩 형성될 수 있다.
또한, 도 11a 내지 도 11c에 도시된 바와 같이, 제1 및 제2 마진부(114, 115)를 제외하고 제1 및 제2 내부 전극(121, 122)의 4 개의 모든 변이 유전체층(111)의 가장자리를 통해 노출되도록 형성될 수 있다. 이 경우 절연성 사이드부(151, 152, 153, 154)는 제1 및 제2 내부 전극(121, 122)의 노출되는 부분을 모두 덮도록 세라믹 본체(110)의 4 개의 모든 측면에 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 하부 커버 층(113')은 상부 커버 층(112)에 비해 세라믹 시트의 적층 수를 늘림으로써 더 두꺼운 두께를 가질 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 13a 및 도 13b를 참조하면, 제1 홈부(123)는 제1 내부 전극(121)의 좌측 2 개의 코너부에 각각 하나씩 형성되고, 제2 홈부(124)는 제2 내부 전극(122)의 우측 2 개의 코너부에 각각 하나씩 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층(111)의 양 단면의 코너부에 서로 마주보게 2 개가 형성될 수 있다.
제1 및 제2 마진부(114, 115)에는 제2 및 제1 비아 전극(144, 143)이 관통하도록 제1 및 제2 관통홀(126, 127)이 각각 형성되며, 이 관통홀은 내부 전극에서 마진부와 대응되는 위치와, 상부 커버층(112) 및 하부 커버층(113)의 대응되는 위치에도 수직으로 형성될 수 있으며, 커패시터 본체를 수직으로 관통하여 연결하도록 구성될 수 있다.
따라서, 제1 및 제2 비아 전극(143, 144)은, 최상부에 위치한 제1 및 제2 내부 전극(121, 122)에서 최하부에 위치한 제1 및 제2 내부 전극(121, 122)까지 세라믹 본체(110)에 상하로 적층된 복수의 제1 및 제2 내부 전극(121, 122)들을 각각 상화로 전기적으로 연결하며, 하단부는 제1 및 제2 외부 전극(131, 132)에 접하여 각각 전기적으로 연결될 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과, 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 14a 및 도 14b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 14A 및 도 14B를 참조하면, 제1 및 제2 홈부(123, 124)는 제1 및 제2 내부 전극(121, 122)의 코너부에 서로 대각선으로 마주보게 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층(111)의 코너부에 서로 대각선으로 마주보게 형성될 수 있다.
제1 및 제2 마진부(114, 115)에는 제2 및 제1 비아 전극(144, 143)이 관통하도록 제1 및 제2 관통홀(126, 127)이 각각 형성되며, 이 관통홀은 내부 전극에서 마진부와 대응되는 위치와, 상부 커버층(112) 및 하부 커버층(113)의 대응되는 위치에도 수직으로 형성될 수 있으며, 커패시터 본체를 수직으로 관통하여 연결하도록 구성될 수 있다.
따라서, 제1 및 제2 비아 전극(143, 144)은, 최상부에 위치한 제1 및 제2 내부 전극(121, 122)에서 최하부에 위치한 제1 및 제2 내부 전극(121, 122)까지 세라믹 본체(110)에 상하로 적층된 복수의 제1 및 제2 내부 전극(121, 122)들을 각각 상화로 전기적으로 연결하며, 하단부는 제1 및 제2 외부 전극(131, 132)에 접하여 각각 전기적으로 연결될 수 있다.
또한, 제1 및 제2 연결 전극(141, 142)은 각각 세라믹 본체(110)의 양 측면에서 제2 및 제1 마진부(115, 114)에 각각 상하로 접하여 상하로 겹치는 복수의 제1 및 제2 내부 전극(121, 122)을 상하로 전기적으로 연결할 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 15a 및 도 15b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 15a 및 도 15b를 참조하면, 제1 및 제2 홈부(123, 124)는 제1 및 제2 내부 전극(121, 122)의 길이 방향의 양 단변에 서로 마주보게 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층(111)의 길이 방향의 양 단면 부근에 서로 마주보게 형성될 수 있다.
제1 및 제2 마진부(114, 115)에는 제2 및 제1 비아 전극(144, 143)이 관통하도록 제1 및 제2 관통홀(126, 127)이 각각 형성되며, 이 관통홀은 내부 전극에서 마진부와 대응되는 위치와, 상부 커버층(112) 및 하부 커버층(113)의 대응되는 위치에도 수직으로 형성될 수 있으며, 커패시터 본체를 수직으로 관통하여 연결하도록 구성될 수 있다.
따라서, 제1 및 제2 비아 전극(143, 144)은, 최상부에 위치한 제1 및 제2 내부 전극(121, 122)에서 최하부에 위치한 제1 및 제2 내부 전극(121, 122)까지 세라믹 본체(110)에 상하로 적층된 복수의 제1 및 제2 내부 전극(121, 122)들을 각각 상화로 전기적으로 연결하며, 하단부는 제1 및 제2 외부 전극(131, 132)에 접하여 각각 전기적으로 연결될 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 16a 및 도 16b는 본 발명의 또 다른 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 것이다.
도 16a 및 도 16b를 참조하면, 제1 및 제2 홈부(123, 124)는 제1 및 제2 내부 전극(121, 122)의 폭 방향의 양 측변에 서로 마주보게 형성될 수 있다.
이때, 유전체층(111)의 제1 및 제2 마진부(114, 115)는 제1 및 제2 홈부(123, 124)에 대응되게 유전체층 (111)의 폭 방향의 양 측면 부근에 서로 마주보게 형성될 수 있다.
제1 및 제2 마진부(114, 115)에는 제2 및 제1 비아 전극(144, 143)이 관통하도록 제1 및 제2 관통홀(126, 127)이 각각 형성되며, 이 관통홀은 내부 전극에서 마진부와 대응되는 위치와, 상부 커버층(112) 및 하부 커버층(113)의 대응되는 위치에도 수직으로 형성될 수 있으며, 커패시터 본체를 수직으로 관통하여 연결하도록 구성될 수 있다.
따라서, 제1 및 제2 비아 전극(143, 144)은, 최상부에 위치한 제1 및 제2 내부 전극(121, 122)에서 최하부에 위치한 제1 및 제2 내부 전극(121, 122)까지 세라믹 본체(110)에 상하로 적층된 복수의 제1 및 제2 내부 전극(121, 122)들을 각각 상화로 전기적으로 연결하며, 하단부는 제1 및 제2 외부 전극(131, 132)에 접하여 각각 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 연결 전극(141, 142)에 대응되도록 하부 커버층(113)의 하면에 유전체층(111)의 폭 방향으로 서로 이격되게 나란히 형성될 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)과, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
한편, 하기 표 1은 제1 및 제2 연결 전극(141, 142)을 적용한 적층 세라믹 커패시터(100)에서 상부 커버층(112)과 하부 커버층(113)의 두께에 따른 어코스틱 노이즈(acoustic noise)의 크기를 나타낸 것이고, 하기 표 2는 제1 및 제2 비아 전극(143, 144)을 적용한 적층 세라믹 커패시터(100')에서 상부 커버층(112)과 하부 커버층(113)의 두께에 따른 어코스틱 노이즈(acoustic noise)의 크기를 나타낸 것이다.
상부 커버층의 두께
(㎛)		 하부 커버층의 두께
(㎛)		 어코스틱 노이즈(dB)
20 20 24.8
21 49 19.4
21 98 16.9
20 150 17.1
21 192 17.8
20 297 18.7
21 401 19.5
20 494 22.8
상부 커버층의 두께
(㎛)		 하부 커버층의 두께
(㎛)		 어코스틱 노이즈(dB)
20 20 24.2
20 50 19.2
21 101 16.8
20 154 17.1
21 198 17.9
20 302 18.5
20 400 19.3
21 496 22.4
상기 표 1 및 표 2를 참조하면, 하부 커버층의 두께가 50 내지 400㎛ 범위 내에서 어코스틱 노이즈가 크게 감소함을 확인할 수 있으므로, 진동 저감을 위한 바람직한 하부 커버층의 두께는 50 내지 400 ㎛일 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100'; 적층 세라믹 커패시터
110 ; 세라믹 본체 111 ; 유전체층
112 ; 상부 커버층 113, 113'; 하부 커버층
114, 115 ; 제1 및 제2 마진부 121 , 122 ; 제1 및 제2 내부 전극
123, 124 ; 제1 및 제2 홈부 126, 127 ; 제1 및 제2 관통홀
131, 132 ; 제1 및 제2 외부 전극 141, 142 ; 제1 및 제2 연결 전극
143, 144 ; 제1 및 제2 비아 전극 151, 152, 153, 154 ; 절연성 사이드부

Claims (20)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 복수의 유전체층 상에 번갈아 형성되며, 상기 복수의 유전체층 상에 서로 겹치지 않는 제1 및 제2 마진부가 마련되도록 각각 적어도 하나의 변에 서로 겹치지 않는 적어도 하나의 제1 및 제2 홈부를 가지며, 적어도 하나의 변이 상기 유전체층의 가장자리를 통해 노출되는 복수의 제1 및 제2 내부 전극;
    상기 세라믹 본체의 상하부에 각각 형성된 상부 및 하부 커버층;
    상기 하부 커버층의 하면에 서로 이격되게 형성된 제1 및 제2 외부 전극;
    상하로 겹치는 복수의 제2 마진부의 외주면에 접하여 상기 복수의 제1 내부 전극의 노출부를 연결하며, 하단부가 상기 제1 외부 전극과 전기적으로 연결된 제1 연결 전극;
    상하로 겹치는 복수의 제1 마진부의 외주면에 접하여 상기 복수의 제2 내부 전극의 노출부를 연결하며, 하단부가 상기 제2 외부 전극과 전기적으로 연결된 제2 연결 전극; 및
    상기 세라믹 본체와 상기 상부 및 하부 커버층의 상기 제1 및 제2 내부 전극이 노출되는 측면을 덮도록 형성된 절연성 사이드부; 를 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 하부 커버층이 상기 상부 커버층 보다 더 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 세라믹 본체와 상기 상부 및 하부 커버층을 더한 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로, 상기 세라믹 본체의 두께의 1/2을 C로 규정할 때,
    상기 세라믹 본체의 중심부가 상기 세라믹 본체와 상기 상부 및 하부 커버층을 더한 두께의 중심부로부터 벗어난 비율, (B+C)/A는 1.06≤(B+C)/A≤1.8의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 하부 커버층의 두께가 50 내지 400 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 절연성 사이드부는 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중에서 선택된 적어도 1 종 이상의 재료로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 홈부는 상기 제1 내부 전극의 코너부 중 적어도 하나에 형성되고, 상기 제2 홈부는 상기 제2 내부 전극의 코너부 중 상기 제1 홈부와 겹치지 않는 나머지 코너부 중 적어도 하나에 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 제1 홈부는 상기 제1 내부 전극의 일 단면 측 2 개의 코너부에 각각 하나씩 형성되고, 상기 제2 홈부는 상기 제2 내부 전극의 타 단면 측 2 개의 코너부에 각각 하나씩 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제6항에 있어서,
    상기 제1 및 제2 홈부는 서로 대각선으로 마주보게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 홈부는 상기 제1 및 제2 내부 전극의 마주보는 양 단변에 각각 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 및 제2 홈부는 상기 제1 및 제2 내부 전극의 마주보는 양 측변에 각각 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  11. 복수의 유전체층이 적층된 세라믹 본체;
    상기 복수의 유전체층 상에 번갈아 형성되며, 상기 복수의 유전체층 상에 서로 겹치지 않는 제1 및 제2 마진부가 마련되도록 각각 적어도 하나의 변에 서로 겹치지 않는 적어도 하나의 제1 및 제2 홈부를 가지며, 적어도 하나의 변이 상기 유전체층의 가장자리를 통해 노출되는 복수의 제1 및 제2 내부 전극;
    상기 세라믹 본체의 상하부에 각각 형성되된 상부 및 하부 커버층;
    상기 하부 커버층의 하면에 서로 이격되게 형성된 제1 및 제2 외부 전극;
    상하로 겹치는 제2 홈부의 내주면과 접하지 않도록 상기 제2 마진부를 수직으로 관통하여 상기 복수의 제1 내부 전극을 상하로 연결하며, 하단부는 상기 하부 커버층을 관통하여 상기 제1 외부 전극과 전기적으로 연결된 제1 비아 전극;
    상하로 겹치는 제1 홈부의 내주면과 접하지 않도록 상기 제1 마진부를 수직으로 관통하여 상기 복수의 제2 내부 전극을 상하로 연결하며, 하단부는 상기 하부 커버층을 관통하여 상기 제2 외부 전극과 전기적으로 연결된 제2 비아 전극; 및
    상기 세라믹 본체의 상기 제1 및 제2 내부 전극의 노출되는 측면을 덮도록 형성된 절연성 사이드부; 를 포함하는 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 하부 커버층이 상기 상부 커버층 보다 더 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  13. 제11항에 있어서,
    상기 세라믹 본체와 상기 상부 및 하부 커버층을 더한 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로, 상기 세라믹 본체의 두께의 1/2을 C로 규정할 때,
    상기 세라믹 본체의 중심부가 상기 세라믹 본체와 상기 상부 및 하부 커버층을 더한 두께의 중심부로부터 벗어난 비율, (B+C)/A는 1.06≤(B+C)/A≤1.8의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  14. 제11항에 있어서,
    상기 하부 커버층의 두께가 50 내지 400 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
  15. 제11항에 있어서,
    상기 절연성 사이드부는 절연성 수지, 절연성 세라믹 및 절연성 수지와 필러 중에서 선택된 적어도 1 종 이상의 재료로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
  16. 제11항에 있어서,
    상기 제1 홈부는 상기 제1 내부 전극의 코너부 중 적어도 하나에 형성되고, 상기 제2 홈부는 상기 제2 내부 전극의 코너부 중 상기 제1 홈부와 겹치지 않는 나머지 코너부 중 적어도 하나에 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  17. 제16항에 있어서,
    상기 제1 홈부는 상기 제1 내부 전극의 일 단면 측 2 개의 코너부에 각각 하나씩 형성되고, 상기 제2 홈부는 상기 제2 내부 전극의 타 단면 측 2 개의 코너부에 각각 하나씩 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  18. 제16항에 있어서,
    상기 제1 및 제2 홈부는 서로 대각선으로 마주보게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  19. 제11항에 있어서,
    상기 제1 및 제2 홈부는 상기 제1 및 제2 내부 전극의 마주보는 양 단변에 각각 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  20. 제11항에 있어서,
    상기 제1 및 제2 홈부는 상기 제1 및 제2 내부 전극의 마주보는 양 측변에 각각 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
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