KR20160053380A

KR20160053380A - 적층형 인덕터

Info

Publication number: KR20160053380A
Application number: KR1020140151922A
Authority: KR
Inventors: 임봉섭
Original assignee: 삼성전기주식회사
Priority date: 2014-11-04
Filing date: 2014-11-04
Publication date: 2016-05-13
Also published as: CN105575625A; US20160126003A1

Abstract

본 발명은 적층형 인덕터에 관한 것으로, 본 발명의 실시 예를 따르는 적층형 인덕터는, 본체 및 상기 본체 내부에 배치되고, 도전성 비아를 통해 서로 연결된 내부 전극을 포함하고, 상기 내부 전극의 폭은 35μｍ 이상 및 55μｍ 이하의 범위에서 2 이상의 서로 다른 값을 갖는다.

Description

적층형 인덕터 {MULTILAYER TYPE INDUCTOR}

본 발명은 적층형 인덕터에 관한 것이다.

적층 칩 전자부품 중 하나인 인덕터는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하거나, LC 공진회로를 이루는 부품으로 사용되는 대표적인 수동소자이다.

이러한 인덕터는 구조에 따라 페라이트 코어에 코일을 감거나 인쇄를 한 후 그 양단에 전극을 형성하여 제조되는 권선형, 자성체 또는 유전체에 내부전극을 인쇄한 후 이 자성체나 유전체를 복수개 적층하여 제조되는 적층형 등으로 분류할 수 있다.

한편, 근래에는 적층형 인덕터가 널리 보급되어 가고 있는 추세이며, 상기 적층형 인덕터는 앞서 언급한 바와 같이 내부전극이 형성된 복수의 자성체층 또는 유전체층을 적층한 구조를 가지며, 내부 전극은 각 층에 형성된 비아전극에 의해 순차적으로 접속되어 전체적으로 코일 구조를 형성함으로써 목표하는 인덕턴스 및 임피던스 등의 특성을 구현할 수 있다.

종래에는 목표하는 인덕턴스 및 임피던스 등의 값을 얻기 위해 내부 전극의 회전 수를 조절하거나 내부 전극의 길이를 조절하였다. 그러나 이러한 방법은 자속 로스가 커지는 문제점이 있었다.

일본공개특허공보 2006-148027

본 발명의 목적은 내부 전극의 폭을 조절하여 자속 로스를 방지하고 인덕턴스를 조절할 수 있는 적층형 인덕터를 제공하는 것이다.

본 발명의 실시 예를 따르는 적층형 인덕터는, 내부 전극의 폭은 35μｍ 이상 및 55μｍ 이하의 범위에서 2 이상의 서로 다른 값을 가진다.

본 발명의 실시 예에 의하면, 적층형 인덕터의 내부 전극의 폭을 조절하여 자속 로스를 방지하고 인덕턴스를 조절할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 적층형 인덕터의 사시도이다.
도 2는 도 1의 적층형 인덕터의 분해 사시도이다.
도 3은 도 1의 적층형 인덕터를 A-A' 을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시 예를 따르는 적층형 인덕터의 분해 사시도이다.

본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.

도 1은 본 발명의 일 실시 예에 따른 적층형 인덕터(100)의 사시도, 도 2는 도 1의 적층형 인덕터(100)의 분해 사시도, 도 3은 도 1의 적층형 인덕터(100)를 A-A' 을 따라 절단한 단면도이다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

도 1 내지 도 3을 참조하면, 본 발명의 실시 예를 따르는 적층형 인덕터(100)는, 본체(110) 및 상기 본체(110) 내부에 배치되고, 비아 전극(140)를 통해 서로 연결된 내부 전극(121, 122)을 포함한다. 또한, 상기 내부 전극(121, 122)의 폭은 35μｍ 이상 및 55μｍ 이하의 범위에서 2 이상의 서로 다른 값을 가진다.

상기 본체(110)는 자성체층(111) 및 상기 자성체층(111) 상에 배치된 내부 전극(121, 122)을 포함할 수 있고, 상기 내부 전극(121, 122)의 일단은 상기 본체(110)의 일 측면으로 노출되고 다른 일단은 상기 본체(110)의 다른 측면으로 노출될 수 있다. 또한, 상기 본체(110)는 상기 내부 전극(121, 122)이 상기 본체(110)의 외부로 노출된 부분과 전기적으로 접속하는 외부 전극(131, 132)을 더 포함할 수 있다.

도 2를 참조하면, 상기 본체(110)는 상기 본체(110)는 세라믹층, 자성체층, 비자성체 또는 유전체층인 복수개의 시트가 적층된 적층체로 직육면체 또는 이와 유사한 형상을 가질 수 있다. 상기 본체(110)는 자성체 시트 상에 내부 전극(121, 122)을 인쇄하고, 상기 내부 전극(121, 122)이 형성된 자성체 시트(111a~111j)를 적층한 후 소결하여 제조될 수 있다.

상기 자성체 시트(111a~111j)는 자성체 또는 비자성체 성질을 가질 수 있다. 자성체 시트(111a~111j)를 자성체로 구현하는 경우, 자성체 시트는 페라이트(ferrite)를 포함할 수 있다. 상기 페라이트는 전자 부품으로서 요구되는 자기 특성에 따라 적절하게 선정될 수 있으나, 비저항이 크고 비교적 저손실인 것이 유리할 수 있다. 구체적으로 Ni-Zu-Cu 계열의 페라이트가 사용될 수 있으며, 유전률이 5 내지 100 정도의 유전체가 사용될 수 있다. 자성체 시트(111a~111j)를 비자성체로 구현하는 경우 규산 지르코늄(Zirconium), 지그콘(Zircon)산 칼륨, 지르코늄 등으로 이루어진 세라믹 재료로 이루어질 수 있다.

상기 본체(110)를 구성하는 자성체 시트(111a~111j) 중 일부(111a, 111j)는 내부 전극(121, 122)이 형성되지 않는다. 특히 본체(110)의 최상부층 및 최하부층을 구성하는 자성체 시트(111a, 111j)는 내부 전극(121, 122)을 포함하지 않도록 하여 본체(110)를 보호하도록 할 수 있다.

상기 본체(110)를 구성하는 자성체 시트(111a~111j)의 두께 및 적층 수는 목표로 하는 인덕턴스 또는 임피던스의 크기를 고려하여 다양하게 변경될 수 있다.

내부 전극(121, 122)은 복수의 자성체 시트(111b~111i) 상에 형성될 수 있다. 각 자성체 시트(111b~111i) 상에 형성된 상기 내부 전극(121, 122)은 비아 전극(140)에 서로 전기적으로 연결되어 하나의 코일을 형성할 수 있으며, 이로 인해 인덕턴스 또는 임피던스를 구현한다.

내부 전극(121, 122)이 형성된 자성체 시트(111b~111i) 중 최상부에 배치되는 자성체 시트(111b) 및 최하부에 배치되는 자성체 시트(111i) 상에 형성되는 내부 전극(121, 122)의 일 단은 자성체 시트(111b, 111i)의 외부면까지 형성된다. 따라서, 자성체 시트(111a~111j)를 적층하여 본체(110)를 형성하면 상기 내부 전극(121, 122)의 일단이 본체(110)의 외부로 노출되어 상기 본체(110)의 외부에 배치된 외부 전극(131, 132)과 전기적으로 연결된다. 이 때, 자성체 시트(111b, 111i) 상에서 내부 전극(121, 122)이 외부면에 닿도록 형성되는 부분은 별도의 연결 전극이 배치될 수 있다. 연결 전극은 내부 전극(121, 122)의 다른 부분보다 폭을 두껍게 형성함으로써 외부 전극(131, 132)과의 접촉이 용이하고 인피던스 등의 전기적 특성에 유리하도록 할 수 있다.

상기 내부 전극(121, 122)은 도체 재료로 구성될 수 있으며, Ag, Pt, Pd, Cu, Au 및 Ni 중 하나 이상 또는 이들의 합금으로 이루어질 수 있다.

외부 전극(131, 132)은 내부 전극(121, 122)이 본체(110)의 외부로 노출되는 부분에 배치된다. 이를 통해 상기 외부 전극(131, 132)은 상기 내부 전극(121, 122)과 전기적으로 연결된다. 상기 외부 전극(131, 132)은 도전성 페이스트에 본체(110)를 침지하는 방법, 본체(110)의 외부면에 외부 전극(131, 132)을 도전성 페이스트로 인쇄, 증착 또는 스퍼터링하는 방법 등에 의해 형성될 수 있다. 상기 도전성 페이스트는 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 또는 구리(Cu) 등을 포함할 수 있다. 또한, 외부 전극(131, 132)의 표면에는 필요시 니켈(Ni) 도금층 및 주석(Sn) 도금층을 더 형성할 수 있다.

앞서 설명한 바와 같이, 적층형 인덕터(100)는 내부 전극(121, 122)이 각 층에 형성된 비아전극에 의해 순차적으로 접속되어 전체적으로 코일 구조를 형성함으로써 목표하는 인덕턴스 및 임피던스 등의 특성을 구현하게 된다. 종래에는 목표하는 인덕턴스 및 임피던스 등의 값을 얻기 위해 내부 전극의 회전 수를 조절하거나 내부 전극의 길이를 조절하였다. 그러나 이러한 방법은 자속 로스가 커지는 문제점이 있었다.

본 발명의 실시 예에서는 내부 전극(121, 122)의 폭을 조절함으로써 자속 로스를 방지하면서 인덕턴스를 조절할 수 있다.

표 1은 적층형 인덕터(100)에서 내부 전극(121, 122)의 폭의 변화에 따른 따른 인덕턴스 값의 변화를 나타낸다. 0603 사이즈의 적층형 인덕터(100)를 500MHz 조건에서 내부 전극(121, 122)의 폭 및 회전 수를 조절하여 각각의 인덕턴스 값을 측정하였다.

내부 전극의 회전 수	내부 전극의 폭에 따른 인덕턴스값 (nH)
내부 전극의 회전 수	25 μｍ	35 μｍ	45 μｍ	55 μｍ	65 μｍ
4	7.82	7.69	7.44	7.25	7.11
5	10.55	10.25	9.92	9.63	9.12
6	14.23	13.21	12.65	12.34	10.54
7	18.94	16.24	15.32	14.87	11.46
8	23.43	19.6	18.36	17.65	13.21
9	28.04	22.91	21.53	20.39	15.46

표 1에 의하면 내부 전극(121, 122)의 폭이 일정한 경우 내부 전극(121, 122)의 회전 수가 증가할 수록 인덕턴스 값이 비례적으로 증가함을 알 수 있다. 또한, 동일한 내부 전극(121, 122) 회전 수인 때에는 내부 전극(121, 122)의 폭이 작을 수록 인덕턴스 값이 증가함을 알 수 있다.

표 1에 의하면 적층형 인덕터(100)의 내부 전극(121, 122)의 폭을 다양하게 배치함으로써 인덕턴스 값을 조절할 수 있음을 알 수 있다. 적층형 인덕터(100)에서 적층 수는 설계적으로 변경하기 어렵기 때문에 특정 값으로 고정되어 있다. 따라서, 내부 전극(121, 122)의 회전 수도 변경하기 어렵다. 표 1에 의하면 인덕턴스 값을 높이거나 낮추기 위해 내부 전극(121, 122)의 회전 수를 조절하는 것이 아니라, 내부 전극(121, 122)의 폭을 변경할 수 있다.

또한, 표 1에 의하면, 내부 전극(121, 122)의 회전 수에 비례하여 인덕턴스 값이 변화하므로, 목표로 하는 인덕턴스 값에 도달하기 위해 폭을 변경한 내부 전극(121, 122)의 회전 수를 용이하게 계산할 수 있다.

상기 내부 전극(121, 122) 중 적어도 하나의 폭이 각각 35, 45, 55μｍ인 적층형 인덕터(100)를 예를 들면 다음과 같다.

표 1의 데이터를 이용하여 최소자승법 (least squares method)을 통해 근사식을 구하면, 적층형 인덕터(100)에서 폭이 35μｍ인 내부 전극의 회전 수가 n인 경우, 상기 폭이 35μｍ인 내부 전극이 상기 적층형 인덕터(100)의 인덕턴스에 기여하는 값(nH)은 3.06×n에 해당함을 알 수 있다.

또한, 표 1의 데이터를 이용하여 최소자승법 (least squares method)을 통해 근사식을 구하면, 적층형 인덕터(100)에서 폭이 45μｍ인 내부 전극의 회전 수가 m인 경우, 상기 폭이 45μｍ인 내부 전극이 상기 적층형 인덕터(100)의 인덕턴스에 기여하는 값(nH)은 2.81×m에 해당함을 알 수 있다.

또한, 표 1의 데이터를 이용하여 최소자승법 (least squares method)을 통해 근사식을 구하면, 적층형 인덕터(100)에서 폭이 55μｍ인 내부 전극의 회전 수가 l인 경우, 상기 폭이 55μｍ인 내부 전극이 상기 적층형 인덕터(100)의 인덕턴스에 기여하는 값(nH)은 2.64×l에 해당함을 알 수 있다.

구체적으로 예를 들면, 모든 내부 전극의 폭이 45μｍ인 적층형 인덕터의 인덕턴스 값을 1nH 증가시키기 위해 폭이 45μｍ인 내부 전극의 일부를 폭이 35μｍ인 내부 전극으로 치환하는 경우, 제거되는 45μｍ인 내부 전극이 전체 인덕턴스에 주는 영향은 -2.81×m이고, 치환되는 폭이 35μｍ인 내부 전극이 전체 인덕턴스에 주는 영향은 +3.06×n에 해당한다. 이 때, 제거되는 폭이 45μｍ인 내부 전극과 치환되는 폭이 35μｍ인 내부 전극의 회전 수는 동일하므로 n=m이다. 따라서, 3.06×n-2.81×n=1인 n값을 구하면 n=1로 구할 수 있다. 따라서, 폭이 45μｍ인 내부 전극을 1회전 만큼 폭이 35μｍ인 내부 전극으로 치환하면 인덕턴스를 1nH 증가 시킬 수 있다.

앞서 설명한 바와 같이, 본 발명의 실시 예를 따르는 적층형 인덕터(100)는 내부 전극(121, 122)의 폭을 35, 45, 55μｍ로 형성함으로써, 상기 식을 적용하여 인덕턴스를 조절할 수 있음을 특징으로 한다.

표 2는 표 1을 기초로 하여 적층 수에 따른 인덕턴스 변화를 도시한 것이다.

내부 전극 폭(μm)	25	35	45	55	65
인덕턴스/적층수(nH)	4.127	3.06	2.81	2.64	1.569

표 2에 의하면, 폭이 35 내지 55μｍ인 내부 전극(121, 122)은 내부 전극(121, 122)의 폭과 인덕턴스/적층수 값이 비례적으로 감소함을 알 수 있다. 그러나, 폭이 25μｍ인 내부 전극(121, 122) 및 65μｍ인 내부 전극(121, 122)은 내부 전극(121, 122)의 폭과 인덕턴스/적층수 값의 관계에 있어서, 폭이 35 내지 55μｍ인 내부 전극(121, 122)과 비례적으로 거동하지 않음을 알 수 있다. 따라서, 내부 전극(121, 122)의 폭으로부터 인덕턴스 변화를 조절하기 위해서 폭이 35 내지 55μｍ인 내부 전극(121, 122)으로 한정하는 것이 필요하다.

표 2에서 폭이 35 내지 55μｍ인 내부 전극(121, 122)의 데이터를 이용하여 최소자승법 (least squares method)을 통해 근사식을 구하면, 폭이 35 내지 55μｍ인 내부 전극(121, 122)에서 내부 전극의 폭의 값에 따라 인덕턴스/적층수의 값이 -0.021만큼 변함을 알 수 있다.

이로부터, 적층형 인덕터(100)가 p개의 서로 다른 폭을 가진 내부 전극(121, 122)을 포함하는 경우, 상기 서로 다른 폭을 각각 W1, W2, W3,...Wp로 정의하고, 상기 W1, W2, W3,...Wp의 폭을 갖는 내부 전극(121, 122)의 각각의 회전 수를 S1, S2, S3,...Sp로 정의한다. 또한, 상기 적층형 인덕터(100)가 내부 전극(121, 122)의 폭이 모두 W1로 동일하다고 가정했을 때의 인덕턴스를 Lb라 정의한다. 이 때, 상기 적층형 인덕터(100)의 용량 Ls는 아래의 수학식 1에 의해 계산된다.

예를 들면, 폭이 45μｍ인 내부 전극(121, 122)이 5회 회전하여 구성된 적층형 인덕터(100)의 인덕턴스가 9.92nH인 경우, 상기 내부 전극(121, 122) 중 2회전을 폭이 35μｍ인 내부 전극(121, 122)으로 변경하면 인덕턴스는 9.92+[{45×(-0.021)+3.78}-{35×(-0.021)+3.78}]×2에 의해 9.5nH으로 구해진다.

앞서 설명한 바와 같이, 본 발명의 실시 예를 따르는 적층형 인덕터(100)는 내부 전극(121, 122)의 폭을 35μｍ 내지 및 55μｍ로 형성함으로써, 상기 수학식 1에 의해 인덕턴스를 조절할 수 있음을 특징으로 한다.

도 2를 참조하면, 자성체 시트(111b~111e) 상에 배치된 내부 전극(121)과 자성체 시트(111f~111i) 상에 배치된 내부 전극(122)의 폭이 상이하다. 상기 자성체 시트(111b~111e) 상에 배치된 내부 전극(121)을 제1 내부 전극(121)으로 정의하고, 상기 자성체 시트(111f~111i) 상에 배치된 내부 전극(122)을 제2 내부 전극(122)으로 정의할 수 있다.

본 발명의 실시 예를 따르는 적층형 인덕터(100)의 제1 및 제2 내부 전극(121, 122)은 폭이 35 내지 55μｍ 범위에서 형성된다.

제1 및 제2 내부 전극(121, 122)의 폭이 35, 45, 55μｍ인 경우 표 1로부터 도출된 식에 의해 용이하게 인덕턴스를 조절할 수 있으므로, 제1 및 제2 내부 전극(121, 122) 의 폭은 35, 45, 55μｍ 중 하나의 값을 가질 수 있다. 즉, 제1 및 제2 내부 전극 (121, 122)의 폭은 각각 35 및 45μｍ, 35 및 55μｍ, 또는 45 및 55μｍ 일 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)의 폭이 35μｍ 이상 및 55μｍ 이하의 범위인 경우 상기 수학식 1에 의해 인덕턴스를 조절할 수 있으므로, 제1 및 제2 내부 전극(121, 122)의 폭은 35μｍ 이상 및 55μｍ 이하일 수 있다.

도 4는 도 4는 본 발명의 다른 실시 예를 따르는 적층형 인덕터(100)의 분해 사시도이다.

도 4를 참조하면, 내부 전극(121, 122, 123)은 제1 내부 전극(121), 상기 제1 내부 전극(121)과 상이한 폭을 가지는 제2 내부 전극 (122) 및 상기 제1 및 제2 내부 전극(121, 122) 과 상이한 폭을 가지는 제3 내부 전극(123)으로 구분된다.

제1 내지 제3 내부 전극(121, 122, 123)의 폭은 35μｍ 이상 및 55μｍ 이하의 범위이다. 또한, 제1, 제2 및 제3 내부 전극(121, 122, 123)의 폭은 각각 35, 45 및 55μｍ일 수 있다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

100: 적층형 인덕터
110: 본체
121: 제1 내부 전극
122: 제2 내부 전극
123: 제3 내부 전극
111: 자성체층
111a - 111j: 자성체 시트
131, 132: 외부 전극
140: 비아 전극

Claims

본체; 및
상기 본체 내부에 배치되고, 비아 전극을 통해 서로 연결된 내부 전극;을 포함하고,
상기 내부 전극의 폭은 35μｍ 이상 및 55μｍ 이하의 범위에서 2 이상의 서로 다른 값을 가지는 적층형 인덕터.
제1항에 있어서,
상기 내부 전극은 제1 내부 전극 및 상기 제1 내부 전극과 상이한 폭을 가지는 제2 내부 전극으로 구분되는 적층형 인덕터.
제2항에 있어서,
상기 제1 및 제2 내부 전극의 폭은 35μｍ 이상 및 55μｍ 이하의 범위인 적층형 인덕터.
제2항에 있어서,
상기 제1 내부 전극의 폭은 35μｍ, 상기 제2 내부 전극의 폭은 45μｍ인 적층형 인덕터.
제2항에 있어서,
상기 제1 내부 전극의 폭은 35μｍ, 상기 제2 내부 전극의 폭은 55μｍ인 적층형 인덕터.
제2항에 있어서,
상기 제1 내부 전극의 폭은 45μｍ, 상기 제2 내부 전극의 폭은 55μｍ인 적층형 인덕터.
제1항에 있어서,
상기 내부 전극은 제1 내부 전극, 상기 제1 내부 전극과 상이한 폭을 가지는 제2 내부 전극 및 상기 제1 및 제2 내부 전극과 상이한 폭을 가지는 제3 내부 전극으로 구분되고, 상기 제1 내지 제3 내부 전극의 폭은 35μｍ 이상 및 55μｍ 이하의 범위인 적층형 인덕터.
제7항에 있어서,
상기 제1 내부 전극의 폭은 35μｍ, 상기 제2 내부 전극의 폭은 45μｍ, 상기 제3 내부 전극의 폭은 55μｍ인 적층형 인덕터.
제1항에 있어서,
상기 내부 전극 중 적어도 하나의 폭이 35μｍ이고, 상기 폭이 35μｍ인 내부 전극의 회전 수가 n인 경우, 상기 폭이 35μｍ인 내부 전극이 상기 적층형 인덕터의 인덕턴스에 기여하는 값(nH)은 3.06×n에 의해 계산되는 적층형 인덕터.
제1항에 있어서,
상기 내부 전극 중 적어도 하나의 폭이 45μｍ이고, 상기 폭이 45μｍ인 내부 전극의 회전 수가 m인 경우, 상기 폭이 45μｍ인 내부 전극이 상기 적층형 인덕터의 인덕턴스에 기여하는 값(nH)은 2.81×m에 의해 계산되는 적층형 인덕터.
제1항에 있어서,
상기 내부 전극 중 적어도 하나의 폭이 55μｍ이고, 상기 폭이 55μｍ인 내부 전극의 회전 수가 l인 경우, 상기 폭이 55μｍ인 내부 전극이 상기 적층형 인덕터의 인덕턴스에 기여하는 값(nH)은 2.64×l에 의해 계산되는 적층형 인덕터.
본체; 및
상기 본체 내부에 배치되고, 비아 전극을 통해 서로 연결된 적층되어 배치된 내부 전극;을 포함하고,
상기 내부 전극의 폭은 35μｍ 이상 및 55μｍ 이하의 범위에서 2 이상의 서로 다른 값을 가지고, 상기 내부 전극의 서로 다른 폭을 각각 W1, W2, W3,...Wp로 정의하고, 상기 W1, W2, W3,...Wp의 폭을 갖는 내부 전극의 각각의 회전 수를 S1, S2, S3,...Sp로 정의하고, 내부 전극의 폭이 모두 W1인 적층형 인덕터의 인덕턴스를 Lb라 할 때, 적층형 인덕터의 인덕턴스 Ls는,

로 계산되는 적층형 인덕터.