KR20130134869A - 적층형 인덕터 - Google Patents

Abstract

본 발명은 적층형 인덕터에 관한 것으로, 적층 본체; 상기 적층 본체 내부에 형성되며, 두께 방향으로 적층된 자성체층과 상기 자성체층을 사이에 두고 형성되는 내부전극; 및 상기 적층 본체 내부에 형성되며, 적어도 일부가 상기 적층 본체 일 측면의 표면으로 노출된 비아 전극;을 포함하는 적층형 인덕터를 제공한다.

Description

적층형 인덕터 {MULTILAYER TYPE INDUCTOR}

본 발명은 적층형 인덕터에 관한 것이다.

적층 칩 전자부품 중 하나인 인덕터는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하거나, LC 공진회로를 이루는 부품으로 사용되는 대표적인 수동소자이다.

이러한 인덕터는 구조에 따라 페라이트 코어에 코일을 감거나 인쇄를 한 후 그 양단에 전극을 형성하여 제조되는 권선형, 자성체 또는 유전체에 내부전극을 인쇄한 후 이 자성체나 유전체를 복수개 적층하여 제조되는 적층형 등으로 분류할 수 있다.

한편, 근래에는 적층형 인덕터가 널리 보급되어 가고 있는 추세이며, 상기 적층형 인덕터는 앞서 언급한 바와 같이 내부전극이 형성된 복수의 자성체층 또는 유전체층을 적층한 구조를 가지며, 내부전극은 각 층에 형성된 비아전극에 의해 순차적으로 접속되어 전체적으로 코일 구조를 형성함으로써 목표하는 인덕턴스 및 임피던스 등의 특성을 구현할 수 있다.

여기서, 적층형 인덕터가 목표하는 인덕턴스 및 임피던스 등의 특성을 구현하기 위해서는 내부전극과 외부전극이 전기적으로 접속이 되어야 하며, 상기 접속의 안정성 여부가 적층형 인덕터의 성능을 좌우하는 중요한 인자이다.

그러나, 종래에는 적층형 인덕터의 소형화 및 박형화를 추구함에 따라 설계한 대로 적층형 인덕터를 제조하더라도 내부전극과 외부전극간의 접속이 취약해지는 문제가 발생되었으며, 이로 인해 디라미네이션(Delamination) 현상 또는 접속 불량 등이 발생되었다.

적층형 인덕터가 소형화 됨에 따라, 내부전극과 외부전극이 쇼트(short)되어 불량이 발생하며, 내부 코일의 길이가 짧아져 용량이 저하되는 문제점이 발생한다. 또한, 외부전극이 인덕터의 양 외주면에 형성될 경우 외부전극이 자기장의 흐름을 방해하여 용량이 저하될 수 있다.

일본공개특허공보 2010-165973

본 발명의 목적은 비방향성 구조 및 제조 공정이 단순한 고용량의 적층형 인덕터를 구현하는 것이다.

본 발명의 일 실시예에 따른 적층형 인덕터는 적층 본체; 상기 적층 본체 내부에 형성되며, 두께 방향으로 적층된 자성체층과 상기 자성체층을 사이에 두고 형성되는 내부전극; 및 상기 적층 본체 내부에 형성되며, 적어도 일부가 상기 적층 본체 일면의 표면으로 노출된 비아 전극;을 포함할 수 있다.

또한, 상기 비아 전극은 서로 다른 제1 전극 및 제2 전극이 인가되도록 서로 이격되어 형성될 수 있다.

또한, 상기 비아 전극의 개수는 복수 개일 수 있다.

또한, 상기 복수 개의 비아 전극은 상기 적층 본체의 적층 방향을 따라 평행하게 형성될 수 있다.

또한, 상기 복수 개의 자성체층에 형성된 내부전극은 서로 연결되어 하나의 코일을 형성하며, 상기 내부 전극은 적층 방향을 따라 비아홀에 의해 전기적으로 연결될 수 있다.

또한, 상기 코일의 일측 단부를 형성하는 내부전극은 상기 본체의 일측 모서리를 따라 연장 형성되는 연결전극을 구비하며, 상기 연결전극과 상기 비아전극은 서로 전기적으로 연결될 수 있다.

또한, 상기 적층 본체의 상면 및 하면 중 적어도 일면에 형성된 보호층을 포함할 수 있다.

또한, 상기 비아전극의 노출된 일부는 상기 적층 본체 일면의 적층 방향을 따라 연장되어 형성될 수 있다.

또한, 상기 비아 전극은 상기 복수 개의 자성체층에 형성된 비아홀에 도전성 물질을 충전하여 형성될 수 있다.

또한, 상기 비아전극이 형성된 자성체층은 연속하여 2 층 이상일 수 있다.

본 발명에 의하면, 제조 공정이 단순한 적층형 인덕터를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 적층형 인덕터를 도시한 사시도이다.
도 2는 도 1의 적층형 인덕터를 다른 방향에서 바라본 사시도이다.
도 3은 본 발명의 일 실시예에 따른 적층형 인덕터를 도시한 분해 사시도이다.
도 4는 본 발명의 다른 실시예에 따른 적층형 인덕터를 도시한 분해 사시도이다.

본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.

도 1은 본 발명의 일 실시예에 따른 적층형 인덕터를 개략적으로 나타낸 절개 사시도이며, 도 2는 도 1의 적층형 인덕터를 다른 방향에서 본 사시도이다. 도 3은 본 발명의 일 실시예에 따른 적층형 인덕터를 도시한 개략 분해 사시도이다.

본 발명의 실시예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층형 인덕터(10)는 적층 본체(15)를 포함할 수 있다.

상기 적층 본체(15)는 자성체 그린시트(60) 상에 내부 도전 패턴(40)을 인쇄하고, 상기 내부 도전 패턴(40)이 형성된 자성체 그린시트(60)를 적층한 후 소결하여 제조될 수 있다.

여기서, 상기 복수개의 자성체 시트(15a~15j)에 형성되는 내부 도체 패턴(40)은 모두 동일한 도면부호를 사용하여 설명하기로 한다.

상기 적층 본체(15)는 세라믹층, 자성체층, 비자성체 또는 유전체층인 복수개의 시트가 적층된 적층체로 직육면체 또는 이와 유사한 형상을 가질 수 있으며, 내부에 내부 도체 패턴(40)을 구비할 수 있다.

상기 시트(15a~15j)가 자성체로 구현되는 경우에는 페라이트(ferrite)가 사용될 수 있으며, 상기 페라이트는 전자 부품으로서 요구되는 자기 특성에 따라 적절하게 선정될 수 있으나, 비저항이 크고 비교적 저손실인 것이 유리할 수 있다.

구체적으로, 상기 시트(15a~15j)는 Ni-Zu-Cu 계열의 페라이트가 사용될 수 있으며, 유전률이 5 내지 100 정도의 유전체가 사용될 수 있다.

또한, 비자성체인 유전체로 상기 시트(15a~15j)가 구현되는 경우 규산 지르코늄(Zirconium), 지르콘(Zircon)산 칼륨, 지르코늄 등으로 이루어진 세라믹 재료로 이루어질 수 있다.

또한, 자성체나 비자성체로 형성되는 세라믹층으로 적층형 인덕터(100)를 구성하는 경우에는 재료의 선택에 따라서 선팽창 계수의 차이를 작게 할 수도 있다.

한편, 상기 본체(15)를 구성하는 시트(15a~15j)는 내부 도체 패턴(40)이 형성되지 않은 시트(15a, 15j)도 포함될 수 있으며, 내부 도체 패턴(40)이 형성되는 시트(15b~15i)는 최상측에 배치되는 제1 시트(15b), 최하측에 배치되는 제2 시트(15i) 및 상기 제1 시트(15b) 및 상기 제2 시트(15i) 사이에 배치되는 적어도 하나의 내부시트(15c~15h)를 포함할 수 있다.

여기서, 상기 내부시트(15c~15h)는 일정하게 정해지는 것은 아니며 구현하고자 하는 인덕턴스 또는 임피던스의 크기를 고려하여 다양하게 변경될 수 있다.

추가로, 상기 제1 시트(15b)의 상측 및 상기 제2 시트(15i)의 하측에는 커버시트(15a, 15j)가 적층될 수 있으며, 상기 커버시트(15a, 15j)는 본 발명의 일 실시예에 따른 적층형 인덕터(100)의 내부를 보호하는 기능을 할 수 있다.

여기서, 상기 커버시트(15a, 15j) 및 보호층의 구성요소는 특별히 한정되는 것은 아니며, 내부 도체 패턴(40)이 형성되는 시트(15b~15i)와 동일한 재질로 형성될 수 있다.

내부 도체 패턴(40)은 복수개의 시트(15a~15j)에 형성될 수 있으며, 시트(15a~15j)가 적층되어 형성되는 본체(15) 내에서 코일을 형성할 수 있다.

즉, 각 시트(15a~15j) 상에 형성된 상기 내부 도체 패턴(40)은 비아홀(150)에 의해 서로 전기적으로 연결되어 하나의 코일을 형성할 수 있으며, 이로 인해 인덕턴스 또는 임피던스를 구현할 수 있다.

여기서, 상기 내부 도체 패턴(40)은 도체 재료로 구성될 수 있으며, Ag, Pt, Pd, Cu, Au 및 Ni 중 하나 이상 또는 이들의 합금으로 이루어질 수 있다.

복수 개의 시트(15a~15j) 중 적어도 하나에 비아홀(21)이 형성될 수 있으며, 상기 비아홀(21)은 도전성 물질로 충전하여 비아전극(20)을 형성할 수 있다. 상기 비아홀(21)은 복수 개의 시트(15a~15j) 각각 동일한 위치에 형성될 수 있다. 따라서, 복수 개의 시트(15a~15j)를 적층 시, 상기 비아홀(21)은 적층 방향에 따라 연결될 수 있다.

이때, 도전성 물질은 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 또는 구리(Cu) 등을 포함할 수 있다.

상기 비아홀이 형성된 시트는 연속하여 2층이상 적층될 수 있다. 또한, 상기 비아홀이 형성된 시트의 적층 수에 따라 비아전극의 길이를 조절할 수 있다.

또한, 상기 커버시트(15a, 15j)의 상면 및 하면에 비아홀이 형성되지 않은 보호층이 적층될 수 있다.

상기 비아홀(21)은 복수 개의 시트(15a~15j) 중 일 측면에 형성될 수 있으며, 상기 비아홀(21)이 외부로 노출되도록 형성될 수 있다. 즉, 비아홀(21)에 도전성 물질 충전 시 비아전극(20)이 적층 본체(15)의 표면으로 일부 노출되도록 형성될 수 있다. 비아전극(20)은 적층 본체(15)의 외부로 일부 노출되므로 적층형 인덕터(10)의 외부전극 역할을 할 수 있다.

비아전극(21)은 서로 다른 제1 및 제2 전극이 인가되도록 서로 일정 간격 이격되어 형성될 수 있다.

상기 코일의 일측 단부를 형성하는 상기 내부전극(40)은 적층 본체(15)의 일측 모서리를 따라 연장 형성되는 연결전극(16a, 16b)을 구비할 수 있으며, 상기 연결전극(16a, 16b)은 비아전극(20)과 연결될 수 있다.

구체적으로, 내부 도체 패턴(40)이 형성된 시트(15b~15i) 중 최상측에 배치되는 제1 시트(15b) 및 최하측에 배치되는 제2 시트(15i)에 형성되는 내부 도체 패턴(40)은 비아전극(20)과 연결될 수 있으며, 이를 위해 연결전극(16a,16b)을 구비할 수 있다.

즉, 상기 연결전극은 상기 제1 시트(15b) 및 상기 제2 시트(15i)에 형성된 내부 도체 패턴(40)의 일 구성일 수 있으며, 본체(15)의 일측 모서리를 따라 연장 형성될 수 있다.

본 발명에 의하면 적층 본체 제조 후 외부전극용 페이스트 도포 및 도금을 형성하는 단계를 생략할 수 있어 제조 공정이 간소화되고 제조 원가를 절감할 수 있다.

또한, 적층 본체의 양 측면에 외부전극을 형성하는 종래 구조에서 외부전극이 차지한 부피만큼 실제적인 칩 크기를 확대할 수 있어 적층형 인덕터의 용량을 향상시킬 수 있다.

도 4는 본 발명의 다른 실시예에 따른 적층형 인덕터의 분해 사시도이다.

본 발명의 다른 일 실시예에 따른 적층형 인덕터는 비아전극을 제외하고는 도 1 내지 도 3을 참조로 설명한 본 발명의 일 실시예에 따른 적층형 인덕터와 구성 및 효과가 동일하므로, 상기 비아전극 이외의 설명은 생략하기로 한다.

도 4를 참조하면, 비아홀(21)은 복수 개 일 수 있으며, 상기 비아홀(21)을 도전성 물질로 충전하여 비아전극(20)을 형성할 수 있다.

상기 복수 개의 비아홀(21)은 복수 개의 시트(15a~15j) 각각에 같은 위치에 형성될 수 있으며, 상기 복수 개의 시트(15a~15j)를 적층할 경우, 적층 본체(15)의 적층 방향에 따라 상기 비아홀(21)이 연결되어 형성될 수 있다.

상기 복수 개의 비아전극(20)은 적층 방향에 따라 평행하게 형성될 수 있다.

상기 코일의 일측 단부를 형성하는 상기 내부전극(40)은 적층 본체(15)의 일측 모서리를 따라 연장 형성되는 연결전극(16a, 16b)을 구비할 수 있으며, 상기 연결전극(16a, 16b)은 비아전극(20)과 연결될 수 있다.

구체적으로, 내부 도체 패턴(40)이 형성된 시트(15b~15i) 중 최상측에 배치되는 제1 시트(15b) 및 최하측에 배치되는 제2 시트(15i)에 형성되는 내부 도체 패턴(40)은 비아전극(20)과 연결될 수 있으며, 이를 위해 연결전극(16a, 16b)을 구비할 수 있다.

즉, 상기 연결전극(16a, 16b)은 상기 제1 시트(15b) 및 상기 제2 시트(15i)에 형성된 내부 도체 패턴(40)의 일 구성일 수 있으며, 본체(15)의 일측 모서리를 따라 연장 형성될 수 있다.

상기 비아전극(20)은 적층형 인덕터의 외부전극의 역할을 하므로, 복수 개의 비아전극(20)을 형성하여 전기적 연결성을 높일 수 있다.

본 발명의 따른 적층형 인덕터는 적층 본체와 외부전극이 동시에 제조되기 때문에, 적층 본체의 표면에 내부 코일의 방향을 나타내는 표시과정을 생략할 수 있다.

또한, 적층 본체의 양 외주면에 형성되는 외부 전극을 형성하지 않으므로, 외부전극과 내부전극 간 코일의 길이를 크게 하여 고용량의 적층형 인덕터를 구현할 수 있다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

10: 적층형 인덕터 15: 적층 본체
40: 내부전극 20: 비아전극
60: 자성체층 16a, 16b: 연결전극

Claims (10)

1. 적층 본체;
   상기 적층 본체 내부에 형성되며, 두께 방향으로 적층된 복수 개의 자성체층과 상기 자성체층을 사이에 두고 형성되는 내부전극; 및
   상기 적층 본체 내부에 형성되며, 적어도 일부가 상기 적층 본체 일 측면의 표면으로 노출된 비아 전극;을 포함하는 적층형 인덕터.
   
2. 제1항에 있어서,
   상기 비아 전극은 서로 다른 제1 전극 및 제2 전극이 인가되도록 서로 이격되어 형성된 적층형 인덕터.
   
3. 제1항에 있어서,
   상기 비아 전극의 개수는 복수 개인 적층형 인덕터.
   
4. 제3항에 있어서,
   상기 복수 개의 비아 전극은 상기 적층 본체의 적층 방향을 따라 평행하게 형성된 적층형 인덕터.
   
5. 제1항에 있어서,
   상기 복수 개의 자성체층에 형성된 내부전극은 서로 연결되어 하나의 코일을 형성하며, 상기 내부 전극은 적층 방향을 따라 비아홀에 의해 전기적으로 연결되는 적층형 인덕터.
   
6. 제5항에 있어서,
   상기 코일의 일측 단부를 형성하는 내부전극은 상기 본체의 일측 모서리를 따라 연장 형성되는 연결전극을 구비하며, 상기 연결전극과 상기 비아전극은 서로 전기적으로 연결된 적층형 인덕터.
   
7. 제1항에 있어서,
   상기 적층 본체의 상면 및 하면 중 적어도 일면에 형성된 보호층을 포함하는 적층형 인덕터.
   
8. 제1항에 있어서,
   상기 비아전극의 노출된 일부는 상기 적층 본체 일면의 적층 방향을 따라 연장되어 형성된 적층형 인덕터.
   
9. 제1항에 있어서,
   상기 비아 전극은 상기 복수 개의 자성체층에 형성된 비아홀에 도전성 물질을 충전하여 형성되는 적층형 인덕터.
   
10. 제9항에 있어서,
    상기 비아 전극이 형성된 자성체층은 연속하여 2 층 이상인 적층형 인덕터.

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