KR101153496B1 - 적층형 인덕터 및 적층형 인덕터 제조 방법 - Google Patents

적층형 인덕터 및 적층형 인덕터 제조 방법 Download PDF

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Abstract

본 발명은 적층형 인덕터 및 적층형 인덕터의 제조 방법에 관한 것으로 본 발명의 일 실시예에 따른 적층형 인덕터는 복수의 유전체층이 적층된 본체; 상기 복수의 유전체층에 형성된 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극에 의해 형성된 제1 코일부; 복수의 유전체층에 형성된 복수개의 제2 내부 전극 패턴과 복수개의 제2 비아 전극에 의해 형성되며, 제1 코일부와 전기적으로 연결되어 이중 권취 구조를 가지며, 상기 제1 코일부와 동일한 방향으로 권취되어 자기장의 방향이 동일한 제2 코일부; 및 본체의 일면에 형성되며, 상기 제1 코일부와 상기 제2 코일부에 각각 전기적으로 연결된 제1 외부 전극 및 제2 외부 전극;을 포함 한다.

Description

적층형 인덕터 및 적층형 인덕터 제조 방법 {A LAYERED INDUCTOR AND A MANUFACTURING METHOD THEREOF}
본 발명은 적층형 인덕터 및 적층형 인덕터의 제조 방법에 관한 것으로, 보다 상세하게는 적층형 인덕터 본체 내부 면적을 최적화하여 인덕터의 전기적 특성을 향상시킨 적층형 인덕터 및 적층형 인덕터의 제조 방법에 관한 것이다.
인덕터는 저항, 캐패시터와 더불어 전자 회로를 이루는 중요한 수동 소자로서, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 이러한 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있으며, 자성체 또는 유전체에 내부 전극을 인쇄한 후 적층하여 제조될 수도 있다.
인덕터는 구조에 따라 적층형, 권선형, 박막형 등 여러가지로 분류할 수 있는데, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다. 종래의 적층형 인덕터는, 다수의 (페라이트 또는 저유전율의 유전체로 이루어진) 자성체 시트를 포함하고 있다.
이 자성체 시트 상에는 코일 형태의 도체 패턴이 형성되어 있는데, 각각의 자성체 시트 상에 형성된 이러한 코일 형태의 도체 패턴은 내부 전극층을 이룬다. 자성체 시트 상에 형성되는 금속 패턴의 내부 전극층은 스크린 프린팅이라고 하는 인쇄 기법을 사용하여 형성될 수 있다. 이 경우 금속 패턴을 형성하기 위해 인쇄되는 도전성 물질은 통상적으로 유기 용제 등이 포함된 도전성 페이스트 상태를 이룬다. 또한 이 내부 전극층들은 페라이트 시트에 형성되어 있는 비아 전극을 통해 서로 직렬 연결되어 있다.
이러한 적층형 인덕터는 칩 형태의 별개 부품으로 제조될 수도 있고, 기판에 내장된 상태로 다른 모듈과 함께 형성될 수도 있다.
최근 전자 제품의 소형화, 다기능화 추세에 따라 칩 부품의 경우도 소형화가 요구되고 있는데, 적층형 인덕터의 경우에도 전기적 특성을 유지하거나 향상시키면서 두께가 작은 적층형 인덕터를 만들려는 다양한 시도가 이루어지고 있다.
본 발명은 전기적 특성을 유지하면서 적층형 인덕터의 내부 면적을 최적화하여 소형화, 슬림화한 적층형 인덕터 및 그러한 적층형 인덕터 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층형 인덕터는 복수의 유전체층이 적층된 본체; 상기 복수의 유전체층에 형성된 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극에 의해 형성된 제1 코일부; 복수의 유전체층에 형성된 복수개의 제2 내부 전극 패턴과 복수개의 제2 비아 전극에 의해 형성되며, 제1 코일부와 전기적으로 연결되어 이중 권취 구조를 가지며, 상기 제1 코일부와 동일한 방향으로 권취되어 자기장의 방향이 동일한 제2 코일부; 및 본체의 일면에 형성되며, 상기 제1 코일부와 상기 제2 코일부에 각각 전기적으로 연결된 제1 외부 전극 및 제2 외부 전극;을 포함 한다.
상기 복수개의 제1 비아 전극 및 복수개의 제2 비아 전극 중 하나 이상은 복수개의 도전성 비아로 구성될 수 있다.
상기 복수개의 제1 내부 전극 패턴의 시작 패턴 및 상기 복수개의 제2 내부 전극 패턴의 시작 패턴의 턴(turn)수를 조절하여 전체 코일의 턴수를 소수점 단위로 조절할 수 있다.
상기 복수개의 제1 내부 전극 패턴의 시작 패턴과 상기 복수개의 제2 내부 전극 패턴의 시작 패턴은 0.25 턴(turn) 패턴 또는 0.75 턴(turn) 패턴일 수 있다.
상기 복수개의 제1 내부 전극 패턴 중 어느 하나와 상기 복수개의 제2 내부 전극 패턴 중 어느 하나는 동일한 유전체층에 함께 배치될 수 있다.
상기 유전체층은 페라이트 또는 세라믹으로 이루어질 수 있다.
상기 제1 코일부 및 제2 코일부와 상기 본체의 일면에 형성된 제1 외부 전극 및 제2 외부 전극은 각각 유전체층을 관통하는 제1 인출 비아 및 제2 인출 비아에 의해 연결될 수 있다.
본 발명의 다른 실시예에 따른 적층형 인덕터 제조 방법은 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극이 각각 형성된 복수개의 유전체층을 마련하는 단계; 복수개의 제2 내부 전극 패턴과 복수개의 제2 비아 전극이 형성된 복수개의 유전체층을 마련하는 단계; 복수개의 유전체층을 적층하여 상기 제1 내부 전극 패턴과 상기 제1 비아 전극을 연결하여 제1 코일부가 형성되고, 상기 제2 내부 전극 패턴과 상기 제2 비아 전극이 연결되어, 상기 제1 코일부와 전기적으로 연결되고 상기 제1 코일부와 같은 방향으로 권취되어 자기장의 방향이 동일한 제2 코일부가 형성되도록 본체를 형성하는 단계; 및 상기 본체의 일면에 형성되며, 상기 제1 코일부 및 상기 제2 코일부에 전기적으로 연결된 제1 외부 전극 및 제2 외부 전극을 형성하는 단계;를 포함한다.
상기 복수개의 제1 내부 전극 패턴 중 어느 하나와 상기 복수개의 제2 내부 전극 패턴 중 어느 하나는 동일한 유전체층에 형성될 수 있다.
상기 복수개의 제1 비아 전극 및 상기 복수개의 제2 비아 전극 중에서 하나 이상은 복수개의 도전성 비아로 이루어지게 할 수 있다.
상기 유전체층은 페라이트 또는 세라믹으로 이루어질 수 있다.
상기 유전체층에 상기 제1 코일부 및 제2 코일부와 상기 본체의 일면에 형성된 제1 외부 전극 및 제2 외부 전극을 전기적으로 연결하는 제1 인출 비아 및 제2 인출 비아를 형성할 수 있다.
본 발명의 일 실시예에 따르면 적층형 인덕터의 내부 면적을 최적화하여 전기적 특성을 유지, 향상시키면서도 소형화, 슬림화한 적층형 인덕터 및 그러한 적층형 인덕터 제조 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 적층형 인덕터를 나타내는 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 적층형 인턱터를 나타내는 투시도이다.
도 2b는 도 2a에 따른 적층형 인덕터를 나타내는 분해 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 적층형 인덕터의 분해 사시도이다.
도 4는 본 발명의 일 실시예에 따른 적층형 인덕터의 세로 방향 단면도이다.
도 5는 본 발명의 일 실시예에 따른 적층형 인덕터의 가로 방향 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 적층형 인덕터를 나타내는 사시도이고 도 2a는 본 발명의 일 실시예에 따른 적층형 인턱터를 나타내는 투시도이며, 도 2b는 도 2a에 따른 적층형 인덕터를 나타내는 분해 사시도이다. 또한, 도 3은 본 발명의 다른 실시예에 따른 적층형 인덕터의 분해 사시도이며, 도 4는 본 발명의 일 실시예에 따른 적층형 인덕터의 세로 방향 단면도이고, 도 5는 본 발명의 일 실시예에 따른 적층형 인덕터의 가로방향 단면도이다.
도 1을 참조하면 본 발명의 일 실시예에 따른 적층형 인덕터는 복수의 유전체층이 적층된 본체(30)와 상기 본체의 일면에 형성되어 상기 본체 내부에 형성된 코일부에 연결되는 제1 외부 전극(10) 및 제2 외부 전극(20)을 포함한다.
본 발명의 일 실시예에 따른 본체(30)는 복수의 유전체층이 적층된 구조를 가지며, 내부 도체 패턴이 상기 유전체층에 형성되어 비아 전극에 의해 순차적으로 접속되어 코일부를 형성한다.
상기 본체(30)는 이에 제한되는 것은 아니나 페라이트(ferrite) 또는 세라믹으로 이루어질 수 있으며, 저유전율의 유전체로 이루어질 수 있다.
본 발명의 일 실시예에 따른 제1 외부 전극(10) 및 제2 외부 전극(20)은 Ag, Pt, Pd, Au, Cu 및 Ni 중 어느 하나 이상 또는 이들의 합금으로 이루어질 수 있으며, 전기 전도성이 우수한 전도성 물질로 이루어질 수 있고, 저항률이 작고 저렴한 것이 바람직하다.
상기 제1 외부 전극(10) 및 상기 제2 외부 전극(20)은 상기 본체(30)의 일면에 형성되어, 내부 전극 또는 비아 전극과 외부 소자를 연결하는 역할을 한다.
본 발명의 일 실시예에 따르면 일면에 형성된 제1 외부 전극(10) 및 제2 외부 전극(20)은 기판에 실장되는 부분에 직접 접하게 된다.
완성된 적층형 인덕터는 표면 실장 기술(SMT; Surface Mount Technology)에 의하여 기판에 실장되는 데, 본 발명의 일 실시예에 따르면 실장하는 데에 반드시 필요한 일면 부분에만 외부 전극이 형성되기 때문에, 적층형 인덕터 본체의 불필요한 부분에 외부 전극이 형성되어 외부 전극의 재료가 소모된다거나, 상기 적층형 인덕터의 부피가 커지는 것을 방지할 수 있다.
즉, 본 발명의 일 실시예에 따르면 일면에 제1 외부 전극(10) 및 제2 외부 전극(20)이 형성되기 때문에 적층형 인덕터의 부피 및 구조를 최적화할 수 있다.
본 발명의 일 실시예에 따른 적층형 인덕터의 투시도를 나타내는 도 2a와 분해 사시도인 도 2b를 참조하면, 본 발명의 일 실시예에 따른 적층형 인덕터는 복수의 유전체층이 적층된 본체(30), 복수의 유전체층에 형성된 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극에 의해 형성된 제1 코일부(51, 52, 53, 54, 55), 복수의 유전체층에 형성된 복수개의 제2 내부 전극 패턴과 복수개의 제 비아 전극에 의해 형성되며, 제1 코일부와 전기적으로 연결되어 이중 나선 구조를 가지며, 상기 제1 코일부와 동일한 방향으로 권취되어 있어 상기 제1 코일부와 자기장의 방향이 동일한 제2 코일부(71, 72, 73, 74, 75) 및 본체의 일면에 형성되며, 상기 제1 코일부와 상기 제2 코일부에 각각 전기적으로 연결된 제1 외부 전극(100a) 및 제2 외부 전극(100b)을 포함한다.
상기 제1 코일부는 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극이 전기적으로 연결되어 코일 구조를 이룬다. 그리고, 상기 제2 코일부는 복수개의 제2 내부 전극 패턴과 복수개의 제2 비아 전극이 전기적으로 연결되어 코일 구조를 이룬다. 상기 2개의 제1 코일부 및 제2 코일부는 연결 패턴(90)에 의하여 전기적으로 연결될 수 있다.
또한, 상기 제1 코일부 및 상기 제2 코일부는 하단에 형성된 인출 비아(60a, 60b)에 연결되고 본체의 일면에 형성되며, 제1 외부 전극(100a) 및 제2 외부 전극(100b)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 제1 코일부 및 제2 코일부는 연결부에 의하여 연결되며, 상기 연결부는 별도의 연결 단자로 구성되거나 제1 코일부 및 제2 코일부의 일부를 구성하면서 연결되어 있는 구조를 가질 수 있다.
즉 연결부는 연결 패턴 또는 비아 전극으로 이루어질 수 있으며, 상기 연결 패턴은 제1 내부 전극 패턴의 일부로서 제1 코일부의 코일 구조를 형성할 수도 있고, 제2 내부 전극 패턴의 일부로서 제2 코일부의 코일 구조를 형성할 수 있다.
본 발명의 일 실시예에 따른 적층형 인덕터의 구조를 제1 외부 전극(100a)으로 전기가 인가되어 제2 외부 전극(100b)으로 전기가 인출된다고 상정하여 설명하여 볼 수 있다.
본 발명의 일 실시예에 따르면, 제1 외부 전극(100a)으로 인가된 전류는 제1 인출 비아(60a)를 통하여 제1 내부 전극 패턴의 시작 패턴(51)에 연결된다. 이후, 두 번째 제1 내부 전극 패턴(52), 세 번째 제1 내부 전극 패턴(53), 네 번째 제1 내부 전극 패턴(54) 및 다섯 번째 제1 내부 전극 패턴(55)과 연결되고, 제1 내부 전극 패턴의 일부를 구성하면서 상기 제1 내부 전극 패턴과 제2 코일부의 제2 내부 전극 패턴을 연결하는 연결 패턴(90)에 연결된다.
상기 제1 내부 전극 패턴(51, 52, 53, 54, 55)과 연결 패턴(90)은 복수개의 제1 비아 전극에 의해 연결되어 상기 제1 내부 전극 패턴의 시작 패턴(51)에서 시작하여 복수개의 제1 내부 전극 패턴(52, 53, 54, 55)를 지나 연결 패턴(90)까지 연결되어 반시계 방향으로 권취된 코일 구조인 제1 코일부를 형성한다.
상기 제1 코일부는 반시계 방향으로 권취되어 본 발명의 일 실시예에 따르면 상기 적층형 인덕터의 상부 방향으로 자기장의 방향이 형성된다.
제1 코일부에 의하여 전달된 전류는 상기 연결 패턴(90)에 전달되어 제2 내부 전극 패턴(75, 74, 73, 72, 71)과 인출 비아(60b)로 인출되어 제1 외부 전극에 연결된다. 상기 연결 패턴(90)과 제2 내부 전극 패턴(75, 74, 73, 72, 71) 권취된 코일 구조를 형성하여 제2 코일부를 구성하며, 상기 제2 코일부는 제1 코일부와 마찬가지로 반시계 방향으로 귄취되어 제1 코일부와 동일한 자기장의 방향이 형성된다.
즉, 제1 코일부와 제2 코일부는 자계를 공유하는 구조를 가지며 이에 따라 적층형 인덕터의 임피던스 특성이 더욱 강화되게 된다.
본 발명의 일 실시예에 따른 적층형 인덕터의 경우, 일면에 외부 전극(110a, 100b)이 형성되어 있기 때문에 외부 전극에 의하여 소모되었던 공간을 활용할 수 있고, 또한 적층형 인덕터의 두께가 얇아질 수 있다.
또한, 본체 내부에 제1 코일부와 제2 코일부가 자계를 공유하는 구조로 형성되어 있기 때문에 적층형 인덕터의 임피던스 특성이 향상되면서 부피가 감소된 적층형 인덕터를 제공할 수 있다.
본 발명의 다른 실시예에 따른 적층형 인덕터를 나타내는 도 3을 참조하면, 상기 적층형 인덕터의 내부에 복수개의 제1 내부 전극 패턴(51, 52, 53, 54, 55, 56) 및 연결 패턴(90)과 복수개의 제1 비아 전극이 형성된 제1 코일부가 형성되는 것을 알 수 있고, 연결 패턴(90)과 복수개의 제2 내부 전극 패턴(76, 75, 74, 73, 72, 71)이 복수개의 제2 비아 전극에 의하여 연결되어 형성된 제2 코일부가 형성되는 것을 알 수 있다. 그리고 상기 제1 코일부와 제2 코일부는 연결 패턴(90)을 공유함으로서 서로 전기적으로 연결됨을 알 수 있다.
본 발명의 일 실시예에 따라 제2 외부 전극(100b)으로 전류가 인가되어 제1 외부 전극(100a)으로 전류가 인출된다고 상정하여 설명하여 보자.
본 발명의 일 실시예에 따르면, 상기 제2 외부 전극(100b)으로 제2 코일부에 인가된 전류는 제2 인출 비아(60b)를 거쳐서 제2 내부 전극 패턴의 시작 패턴(71)을 지나, 두 번째 제2 내부 전극 패턴(72), 세 번째 제2 내부 전극 패턴(73), 네 번째 제2 내부 전극 패턴(74), 다섯 번째 제2 내부 전극 패턴(75) 및 여섯 번째 제2 내부 전극 패턴(76)을 거쳐 연결 패턴(90)에 도달한다.
이에 따라 상기 제2 코일부는 상기 제2 내부 전극 패턴(71, 72, 73, 74, 75, 76)과 연결 패턴(90)이 시계 방향으로 권취되어 상기 적층형 인덕터의 하부 방향으로 자기장이 유도되도록 형성된다.
또한, 상기 연결 패턴(90)으로 상기 제1 코일부에 인가된 전류는 복수개의 제1 내부 전극 패턴(56, 55, 54, 53, 52, 51)과 복수개의 비아 전극을 거쳐 제1 인출 비아(60a)로 인출되어 제1 외부 전극(100a)으로 전달된다.
이에 따라 상기 제1 코일부는 상기 제1 코일부와 마찬가지로 연결 패턴(90)과 상기 제2 내부 전극 패턴(56, 55, 54, 53, 52, 51)이 시계 방향으로 권취되어 상기 적층형 인덕터의 하부 방향으로 자기장이 유도되도록 형성된다.
상기 제1 코일부와 상기 제2 코일부는 동일하게 적층형 인덕터의 하부 방향으로 자기장이 유도되도록 형성되며, 이에 따라 한 개의 칩으로 두 개의 칩이 직렬 연결된 것과 동일한 효과를 발휘할 수 있다.
즉 본 발명의 일 실시예에 따르면, 상기 제1 코일부와 제2 코일부는 이중 권취 구조로 권취되어 있어, 즉, 자계 공유 구조를 가짐으로써 적층형 인덕터의 임피던스 특성을 향상시킬 수 있다.
한편, 적층형 인덕터의 입력/출력에 따라서 전류의 진행 방향이 변경되더라도 제1 코일부 및 제2 코일부는 자계를 공유하는 구조를 가지게 되어 적층형 인덕터가 직렬로 연결된 것과 동일한 효과를 가질 수 있다.
또한, 본 발명의 일 실시예에 따르면 상기 적층형 인덕터의 전기적 특성을 미세 조절하기 위하여 상기 제1 내부 전극 패턴 및 상기 제2 내부 전극 패턴을 조절할 수 있다.
상기 내부 전극 패턴이 유전체층을 전부 감싸는 구조가 1턴(turn)된 구조라 하면, 상기 내부 전극 패턴의 턴수에 따라 적층형 인덕터 내부에 형성된 코일의 턴수를 조절할 수 있다.
다시 말해, 적층형 인덕터에 있어서 이러한 내부 전극 패턴의 턴(turn)수는 코일의 턴(turn) 수와 연결되어 이에 따라 코일의 턴수를 조절하여 적층형 인덕터의 특성을 변화시킬 수 있다.
본 발명의 일 실시예에 따르면 이러한 코일의 턴수를 조절하기 위하여 적층된 내부 전극 패턴의 갯수를 홀수 또는 짝수로 조절할 수도 있고, 시작 패턴을 조절함으로써 코일의 턴수를 소수점 단위로 조절할 수 있다.
도 2b를 참조하면, 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴은 홀수개의 패턴을 가지고, 제1 내부 전극 패턴의 시작 패턴(51)과 제2 내부 전극 패턴의 시작 패턴(71)은 상기 유전체층의 3/4에 해당하는 영역을 감싸고 있으므로 0.75턴(turn) 구조를 갖는다.
도 3를 참조하면, 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴은 짝수개의 패턴을 가지며, 제1 내부 전극 패턴의 시작 패턴(51')과 제2 내부 전극 패턴의 시작 패턴(71')은 상기 유전체층의 1/4에 해당하는 영역을 감싸고 있으므로 0.25턴(turn) 구조를 갖는다.
즉 본 발명의 일 실시예에 따르면, 상기 내부 전극 패턴의 개수를 조절하여 연결 패턴(90)의 형태를 조절할 수 있다. 또한, 코일의 턴수를 변경할 수 있다. 도 2b의 홀수개의 내부 전극 패턴을 갖는 연결 패턴(90)과 도 3의 짝수개의 내부 전극 패턴을 갖는 연결 패턴(90)의 경우 연결부 패턴이 달라짐을 알 수 있다.
또한, 도 2b를 참조하면 제1 내부 전극 패턴 및 제2 내부 전극 패턴의 시작 패턴이 0.75턴을 갖는 반면, 도 3을 참조하면 제1 내부 전극 패턴과 제2 내부 전극 패턴의 시작 패턴이 0.25턴을 갖는 것을 알 수 있다.
다시 말해, 본 발명의 일 실시예에 따르면 소수점 단위로 코일의 턴수를 조절할 수 있게 된다. 이에 따라 적층형 인덕터의 미세 패턴의 조절이 가능해진다.
또한 도 2b 의 경우 제1 비아 전극 및 제2 비아 전극은 1개의 도전성 비아로 구성되는 반면, 도 3의 경우 제1 비아 전극 및 제2 비아 전극이 각각 4개의 도전성 비아로 구성되는 것을 알 수 있다.
비아 전극이 복수개의 도전성 비아로 구성되는 경우, 작은 여러 개의 도전성 비아는 서로 병렬 연결되어 있기 때문에 비아 전극에 의한 저항을 낮출 수 있어 적층형 인덕터 내부에 형성된 내부 전극의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 적층형 인덕터의 세로 방향 단면도를 나타내는 도 4를 참조하면, 적층형 인덕터 본체(30) 내부에 복수개의 내부 전극 패턴(80)이 형성됨을 알 수 있다. 상기 내부 전극 패턴(80)은 인출 비아에 의해 연결되어 상기 본체의 일면에 형성된 외부 전극(100)에 연결될 수 있다.
즉, 본 발명의 일 실시예에 따르면 외부 전극 패턴이 적층체의 일면에만 형성되기 때문에 불필요한 부분에 외부 전극이 형성됨으로써 발생하였던 공간적 제약이나, 부피의 증가를 방지할 수 있다.
이에 따라 적층형 인덕터의 설계의 자유도가 향상될 수 있고, 특히 상부면에 외부 전극이 형성되지 않기 때문에 적층형 인덕터의 두께가 얇아질 수 있게 된다.
본 발명의 일 실시예에 따른 적층형 인덕터의 가로 방향 단면도를 나타내는 도 5를 참조하면, 적층형 인덕터 본체(30) 내부에 복수개의 내부 전극 패턴(80)이 형성되는 것을 알 수 있고, 상기 내부 전극 패턴(80)은 본체의 일면에 형성된 제1 외부 전극(100a) 및 제2 외부 전극(100b)에 연결되는 것을 알 수 있다.
이에 따라, 적층형 인덕터의 일면에만 외부 전극이 형성되기 때문에 적층형 인덕터의 본체 내부의 면적이 증가할 수 있다. 특히, 상부 방향에 외부 전극이 형성되지 않기 때문에 상부 방향에 형성되는 유전체층이 증가할 수 있게 되므로 그에 따른 적층형 인덕터의 직류 중첩 특성이 향상되게 된다.
본 발명의 일 실시예에 따르면 본체의 일면에 외부 전극이 형성되기 때문에 적층형 인덕터 본체의 내부 면적이 증가하게 되어 공간을 확보할 수 있고, 이에 따라 동일한 전기적 특성을 가지면서도 소형화된 적층형 인덕터를 제공할 수 있다.
이하 본 발명의 일 실시예에 따른 적층형 인덕터의 제조 방법에 대하여 알아 보자.
본 발명의 일 실시예에 적층형 인덕터는 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극이 각각 형성된 복수개의 유전체층을 마련한다. 그리고 복수개의 제2 내부 전극 패턴과 복수개의 제2 비아 전극이 형성된 복수개의 유전체층을 마련한다.
이후 상기 복수개의 유전체층을 적층하여 상기 제1 내부 전극 패턴과 상기 제1 비아 전극을 연결하여 제1 코일부를 형성하고, 상기 제2 내부 전극 패턴과 상기 제2 비아 전극이 연결하여, 상기 제1 코일부와 전기적으로 연결되고 자기장의 방향이 동일한 제2 코일부를 형성한다.
이에 따라 제1 코일부와 제2 코일부는 자계가 공유된 구조를 가지게 되어 적층형 내부 면적을 최대한 활용하여 코일의 턴수가 낮은 인덕터의 경우에도 높은 용량을 갖는 적층형 인덕터의 제조가 가능하다.
이후, 상기 적층된 유전체층, 즉 본체의 일면에 제1 외부 전극 및 제2 외부 전극을 형성하는 데, 상기 제1 코일부 및 상기 제2 코일부에 전기적으로 연결된다.
상기 제1 코일부 및 제2 코일부와 상기 본체의 일면에 형성된 제1 외부 전극 및 제2 외부 전극은 상기 제1 코일부 및 제2 코일부에 연결되어 유전체층을 관통하는 제1 인출 비아 및 제2 인출 비아에 의해 연결된다.
상기 복수개의 제1 내부 전극 패턴 중 어느 하나와 상기 복수개의 제2 내부 전극 패턴 중 어느 하나는 동일한 유전체층에 형성되어, 적층형 인덕터의 적층수를 최소화할 수 있다. 이에 따라 적층형 인덕터의 크기를 최소화할 수 있다.
상기 복수개의 제1 비아 전극 및 상기 복수개의 제2 비아 전극 중에서 하나 이상은 복수개의 도전성 비아로 이루어지게 할 수 있다. 복수개의 도전성 비아로 이루어진 비아 전극은 동일한 전류를 인가하더라도 저항값을 낮출 수 있기 때문에 적층형 인덕터의 전기적 특성을 향상시킬 수 있다.
상기 복수개의 제1 내부 전극 패턴 및 상기 복수개의 제2 내부 전극 패턴 중 제1 외부 전극 및 제2 외부 전극의 비아 전극에 연결되는 시작 패턴은 0.25 턴(turn) 패턴 또는 0.75 턴(turn) 패턴을 갖는 것을 특징으로 한다.
이와 같은 방법으로 시작 패턴을 조절하여 적층형 인덕터의 턴수를 소수점 단위로 조절하여 적층형 인덕터의 전기적 특성을 미세하게 조절할 수 있다.
또한, 본 발명의 일 실시예에 따르면 본체의 일면에 외부 전극이 형성됨에 따라 적층형 인덕터 본체의 커버 층이 두꺼워 질 수 있고 이에 따라 직류 중첩 특성이 향상된다.
본 발명의 일 실시예에 따르면 외부 전극의 두께가 감소함에 따라 소형화된 얇은 두께의 적층형 인덕터를 제공할 수 있고, 일면 외부 전극을 형성함으로써 적층형 인덕터 본체의 내부 면적이 확대되어 내부 면적을 최대한 활용할 수 있고, 이에 따라 기존의 적층형 인덕터에 비하여 낮은 적층 수를 갖는 적층형 인덕터의 경우에도 동일한 전기적 특성을 나타낼 수도 있고, 필요 없는 외부 전극에 형성되었던 재료를 절감할 수 있어 불필요한 재료 소모를 방지할 수 있고, 이에 따라 제조 비용이 절감할 수 있다.

Claims (12)

  1. 복수의 유전체층이 적층된 본체;
    상기 복수의 유전체층에 형성된 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극에 의해 형성된 제1 코일부;
    상기 복수의 유전체층에 형성된 복수개의 제2 내부 전극 패턴과 복수개의 제2 비아 전극에 의해 형성되며, 상기 제1 코일부와 전기적으로 연결되어 이중 권취 구조를 가지며, 상기 제1 코일부와 동일한 방향으로 권취되어 자기장의 방향이 동일한 제2 코일부; 및
    상기 본체의 일면에 형성되며, 상기 제1 코일부와 상기 제2 코일부에 각각 전기적으로 연결된 제1 외부 전극 및 제2 외부 전극;을 포함하고,
    상기 제1 코일부 및 상기 제2 코일부와 상기 본체의 일면에 형성된 제1 외부 전극 및 제2 외부 전극은 각각 유전체층을 관통하는 제1 인출 비아 및 제2 인출 비아에 의해 연결된 적층형 인덕터.
  2. 제1항에 있어서,
    상기 복수개의 제1 비아 전극 및 상기 복수개의 제2 비아 전극 중 하나 이상은 복수개의 도전성 비아로 구성된 적층형 인덕터.
  3. 제1항에 있어서,
    상기 복수개의 제1 내부 전극 패턴의 시작 패턴 및 상기 복수개의 제2 내부 전극 패턴의 시작 패턴의 턴(turn)수를 조절하여 전체 코일 구조의 턴수를 소수점 단위로 조절하는 적층형 인덕터
  4. 제1항에 있어서,
    상기 복수개의 제1 내부 전극 패턴의 시작 패턴과 상기 복수개의 제2 내부 전극 패턴의 시작 패턴은 0.25 턴(turn) 패턴 또는 0.75 턴(turn) 패턴을 갖는 적층형 인덕터.
  5. 제1항에 있어서,
    상기 복수개의 제1 내부 전극 패턴 중 어느 하나와 상기 복수개의 제2 내부 전극 패턴 중 어느 하나는 동일한 유전체층에 함께 배치되는 적층형 인덕터.
  6. 제1항에 있어서,
    상기 유전체층은 페라이트 또는 세라믹으로 이루어진 적층형 인덕터.
  7. 삭제
  8. 복수개의 제1 내부 전극 패턴과 복수개의 제1 비아 전극이 각각 형성된 복수개의 유전체층을 마련하는 단계;
    복수개의 제2 내부 전극 패턴과 복수개의 제2 비아 전극이 형성된 복수개의 유전체층을 마련하는 단계;
    상기 복수개의 유전체층을 적층하여 상기 제1 내부 전극 패턴과 상기 제1 비아 전극을 연결하여 제1 코일부가 형성되고, 상기 제2 내부 전극 패턴과 상기 제2 비아 전극을 연결하여, 상기 제1 코일부와 전기적으로 연결되고, 상기 제1 코일부와 같은 방향으로 권취되어 자기장의 방향이 동일한 제2 코일부가 형성되도록 본체를 형성하는 단계; 및
    상기 본체의 일면에 형성되며, 상기 제1 코일부 및 상기 제2 코일부에 전기적으로 연결된 제1 외부 전극 및 제2 외부 전극을 형성하는 단계;를 포함하고,
    상기 제1 코일부 및 상기 제2 코일부와 상기 제1 외부 전극 및 상기 제2 외부 전극은 각각 제1 인출 비아 및 제2 인출 비아에 의해 전기적으로 연결되는 적층형 인덕터 제조 방법.
  9. 제8항에 있어서,
    상기 복수개의 제1 내부 전극 패턴 중 어느 하나와 상기 복수개의 제2 내부 전극 패턴 중 어느 하나는 동일한 유전체층에 형성되는 적층형 인덕터 제조 방법.
  10. 제8항에 있어서,
    상기 복수개의 제1 비아 전극 및 상기 복수개의 제2 비아 중에서 하나 이상은 복수개의 도전성 비아로 이루어지는 적층형 인덕터 제조 방법.
  11. 제8항에 있어서,
    상기 유전체층은 페라이트 또는 세라믹으로 이루어진 적층형 인덕터 제조 방법.
  12. 삭제
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