KR100843422B1 - 적층형 인덕터 - Google Patents

적층형 인덕터 Download PDF

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KR100843422B1
KR100843422B1 KR1020070060700A KR20070060700A KR100843422B1 KR 100843422 B1 KR100843422 B1 KR 100843422B1 KR 1020070060700 A KR1020070060700 A KR 1020070060700A KR 20070060700 A KR20070060700 A KR 20070060700A KR 100843422 B1 KR100843422 B1 KR 100843422B1
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신혁수
최재길
박민규
이한
최경옥
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삼성전기주식회사
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Abstract

본 발명은 적층형 인덕터에 관한 것으로서, 복수의 자성층이 적층된 본체와, 상기 복수의 자성층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부와, 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극 및 상기 복수의 자성층 사이에 외부로 노출되지 않도록 형성된 하나 이상의 전기 절연성 비자성층을 포함하는 적층형 인덕터를 제공한다.
본 발명에 따르면, DC 바이어스 특성이 향상되며, 나아가, 외부로 누설되는 자속이 최소화된 적층형 인덕터를 제공할 수 있다.
적층형 인덕터, 자성층, 비자성층, 자기포화, 누설자속

Description

적층형 인덕터{LAMINATED INDUCTOR}
도 1은 본 발명의 일 실시형태에 따른 적층형 인덕터의 일 예를 나타내는 외부 사시도이다.
도 2는 도 1에 도시된 적층형 인덕터 구조를 설명하기 위한 분해사시도이다.
도 3a 및 도 3b는 도 1에 도시된 적층형 인덕터를 나타내는 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 인덕터를 구성하는 비자성층을 도시한 것이다.
도 5a 및 도 5b는 본 발명의 다른 실시 형태에 따른 적층형 인덕터를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
11 : 본체 12 : 코일부
13 : 비자성층 15a,15b : 제1 및 제2 외부전극
본 발명은 적층형 인덕터에 관한 것으로, 보다 상세하게는 DC 바이어스 특성이 향상되며, 나아가, 외부로 누설되는 자속이 최소화된 적층형 인덕터에 관한 것이다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자중의 하나로, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 이러한 인덕터는, 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있으며, 자성체 또는 유전체에 내부 전극을 인쇄한 후 적층하여 제조될 수도 있다.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있는데, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다. 종래의 적층형 인덕터는, 다수의 (페라이트 또는 저율전율의 유전체로 이루어진) 세라믹 시이트들을 포함하고 있다. 이 세라믹 시이트 상에는 코일 형태의 금속 패턴이 형성되어 있는데, 각각의 세라믹 시이트 상에 형성된 이러한 코일 형태의 금속 패턴은 내부 전극층을 이룬다. 세라믹 시이트 상에 형성되는 금속 패턴의 내부 전극층은 스크린 프린팅이라고 하는 인쇄 기법을 사용하여 형성될 수 있다. 이 경우 금속 패턴을 형성하기 위해 인쇄되는 도전성 물질은 통상적으로 유기 용제 등이 포함된 도전성 페이스트 상태를 이룬다. 또한, 이 내부 전극층들은 세라믹 시이트에 형성되어 있는 도전성 비아를 통해 서로 직렬로 전기적으로 연결되어 있다. 이러한 적층형 인덕터는 칩 형태의 별개 부품으로 제조될 수도 있고, 기판에 내장된 상태로 다른 모듈과 함께 형성될 수도 있다.
일반적인 적층형 인덕터는 도체패턴이 형성된 복수의 자성층을 적층한 구조를가지며, 상기 도체패턴은 각 자성층에 형성된 도전성 비아에 의해 순차적으로 접속되어 적층방향에 따라 중첩되면서 나선구조를 갖는 코일을 이룬다. 또한, 상기 코일의 양단은 적층체의 외부면에 인출어 외부단자와 접속된 구조를 갖는다.
이와 같이, 적층형 인덕터는 코일이 자성체로 둘러싸여 있으므로, 자기 누설이 적게 발생되며, 적층형 칩 구조를 가지므로 소형화와 박형화에 유리한 장점을 갖고 있다.
하지만, 이러한 장점에도 불구하고, DC-DC 컨버터의 등의 전원회로에 사용되는 적층형 인덕터는 자성체의 자기포화에 의하여 급격한 인덕턴스 저하(DC 중첩 특성 저하)가 발생하는 단점이 있다. 따라서, 이러한 급격한 인덕턴스 저하를 방지하고자 하는 연구가 이루어지고 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 본체를 구성하는 자성층 사이에 실드형(sealed) 비자성체를 채용함으로써 DC 바이어스 특성이 향상되며, 나아가, 외부로 누설되는 자속이 최소화된 적층형 인덕터를 제공하는 데 에 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 실시 형태는,
복수의 자성층이 적층된 본체와, 상기 복수의 자성층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부와, 상기 본체의 외부면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극 및 상기 복수의 자성층 사이에 외부로 노출되지 않도록 형성된 하나 이상의 전기 절연성 비자성층을 포함하는 적층형 인덕터를 제공한다.
추가적으로, 상기 코일부는 상기 비자성층에 형성된 도체 패턴과 도전성 비아를 더 갖는 것일 수 있다.
바람직하게는 상기 비자성층에서, 상기 코일부의 내부 영역 중 적어도 일부는 내부자성체로 이루어진 것일 수 있으며, 나아가, 내부자성체로만 이루어질 수도 있다.
또한, 더욱 바람직하게는 상기 비자성층에서, 상기 내부자성체는 상기 코일부와 접촉하지 않도록 비자성물질로 둘러싸인 것일 수 있다.
또한, 상기 비자성층의 측면은 외부자성체와 상기 제1 및 제2 외부전극으로 둘러싸이는 것이 누설되는 자속을 최소화하는데 있어서 바람직하다.
이 경우, 상기 외부자성체를 이루는 물질과 상기 자성층을 이루는 물질은 서 로 동일한 것일 수 있다.
DC 중첩 특성을 최소화하기 위한 측면에서, 상기 비자성층에서, 상기 코일부의 내부 영역 중 비자성 물질로 이루어진 영역과 상기 외부자성체는 자속이 통과하는 서로 면적이 동일한 것이 바람직하다.
한편, 상기 비자성층에 포함된 비자성 물질은 ZnO-Bi2O3-CuO계 세라믹일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 인덕터의 일 예를 나타내는 외부 사시도이며, 도 2는 도 1에 도시된 적층형 인덕터 구조를 설명하기 위한 분해사시도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층형 인덕터(10)는 복수의 자성층 으로 이루어진 본체(11)와 상기 본체(11)의 서로 반대되는 양면에 형성된 제1 및 제2 외부전극(15a, 15b)을 갖추어 구성된다.
상기 적층형 인덕터의 본체(11)는 도 2에 도시된 바와 같이, 복수의 자성층(11a, 11b, 11d, 11f, 11g)이 적층 되어 이루어진다. 이 경우, 상기 적층 구조에서 최상 및 최하층이 되는 커버층(11a, 11g)은 필요한 두께에 따라 각각 복수의 층으로 구성될 수 있다.
본 실시형태에서, 상기 복수의 자성층 중 커버층으로 기능하는 층(11a, 11g)을 제외한 자성층(11b, 11d, 11f)과 비자성층(13a, 13b)에는 각각 도체 패턴(12a-12e)과 도전성 비아(v)가 형성된다. 상기 각 도체 패턴(12a-12e)은 도전성 비아(v)에 의해 접속되어 중첩된 위치에서 주회하는 코일부를 형성한다. 여기서, 상기 코일부의 양단(I, O)은 각각 제1 및 제2 외부전극(15a, 15b)에 연결될 수 있도록 인출된 형태를 갖는다.
한편, 도 3a 및 도 3b는 도 1에 도시된 적층형 인덕터를 나타내는 단면도이다. 이 경우, 도 3a 및 도 3b는 A-A` 단면 및 B-B` 단면을 각각 나타낸다.
도 3a 및 도 3b에 도시된 바와 같이, 상기 적층형 인덕터에서는 DC 전류인가 시에 중첩된 DC 전류에 의해 코일부(12) 주위에 자속이 발생 된다. 이로 인해, 자성체의 자기포화가 현상이 발생 되며, 이에 따라, 상기 적층형 인덕터(10)의 인덕턴스는 급격히 저하되는 문제가 생길 수 있다.
이러한 문제를 해결하기 위해서, 본 실시형태에서는, 상기 복수의 자성층 사 이에 비자성층(13a, 13b)을 추가적으로 배치한다. 상기 비자성층(13a, 13b)은 상기 적층형 인덕터(10)에서 자기 갭으로 작용할 수 있는 낮은 투자율을 가지는 물질이 채용될 수 있으며, 구체적인 물질로는 ZnO-Bi2O3-CuO계 세라믹을 예로 들 수 있다.
한편, 상기 비자성층(13a, 13b)은 상기 코일부(12)의 내부 영역에 형성된 내부자성체(11c`, 11e`)를 포함한다. 이 경우, 도 2에 도시된 바와 같이, 상기 내부자성체(11c`, 11e`)는 상기 코일부(12)의 도체 패턴과 접촉하지 않도록 상기 비자성층(13a, 13b)를 구성하는 비자성 물질에 둘러싸인 형태이다.
이와 같이, 본 실시 형태에서는, 자성체의 자기 포화를 방지하기 위한 측면에서, 자성층 사이에 형성된 비자성층을 채용함과 아울러 상기 코일부(12)의 내부 중 일정 영역(11c`, 11e`)은 자성 물질로 이루어지게 하여, 비자성 물질에 의해 자속이 과도하게 차단되지 않도록 할 수 있다.
이 경우, 공정의 단순화를 위해 상기 내부자성체(11c`, 11e`)와 자성체(11)는 서로 동일한 물질을 사용할 수 있다.
나아가, 본 실시 형태에서, 상기 비자성층(13a, 13b)은 외부로 노출되지 않는 것을 특징으로 한다. 도 3b에 도시된 바와 같이, 상기 비자성층(13a, 13b)의 측면 중 일부는 상기 제1 및 제2 외부전극(15a, 15b)에 의해 둘러싸인다. 또한, 도 2 및 도 3a을 참조하면, 상기 비자성층(13a, 13b)의 나머지 측면은 외부자성체(11c, 11e)에 의해 둘러싸여 외부에 노출되지 않는다. 즉, 상기 비자성층(13a, 13b)은 상기 제1 및 제2 외부전극(15a, 15b)가 형성되지 않은 측면이 외부로부터 소정 거리(g) 이격 되어 형성되어 있다. 이를 위해, 상기 비자성층(13a, 13b)을 둘러싸는 상기 외부자성체(11c, 11e)는 상기 소정거리(g)에 해당하는 만큼의 길이를 가지고 형성된다.
상술한 바와 같이, 상기 비자성층(13a, 13b)을 외부로 노출시키지 않는 것은 상기 비자성층(13a, 13b)에 의해 외부로 자속이 누설되는 것을 최소화하기 위한 것이다. 즉, 상기 비자성층(13a, 13b)의 측면 중 상기 제1 및 제2 외부 전극(15a, 15b)이 형성되지 않은 면이 외부로 노출되는 경우에는 인덕터가 동작하는 중에, 자속이 외부로 누설되기 쉽다. 따라서, 본 실시 형태에 따른 적층형 인덕터(10)는 외부 전극이 형성되지 않은 비자성층(13a, 13b)의 측면이 외부자성체(11c, 11e)로 둘러싸인 구조이며, 이에 따라, 외부로 누설되는 자속이 최소화되어 인덕턴스의 저하를 줄일 수 있다.
상술한 실시 형태에서는 도체 패턴이 비자성층 상에 형성되는 형태를 설명하였으나, 실시 형태에 따라서는, 도체 패턴은 비자성층 상에 형성되지 않으며, 자성층에만 형성될 수도 있다. 이러한 경우에도, 코일부의 내부 영역에 해당하는 비자성층 상의 영역이 상술한 실시 형태와 같은 구조를 갖는다면, 자기 포화 억제 및 외부 자속 누설의 최소화 효과를 보일 수 있다.
한편, 본 실시 형태와 같이, 상기 비자성층(13a, 13b)의 측면을 외부자성체(11c, 11e)가 둘러싸는 구조에서는 비자성층(13a, 13b)의 면적 감소에 의해 자기포화 완화 효과가 저하될 수 있다. 즉, 본 실시 형태의 경우, 상기 비자성층(13a, 13b)의 일부가 자성체로 대체된 것으로 이해될 수 있으므로, 상기 비자성층(13a, 13b)의 면적이 감소 되는 효과가 생기는 것이다.
이러한 면적 감소 효과 고려하여, 상기 비자성층(13a, 13b)의 코일부(12) 내부 영역 중, 내부자성체(11c`, 11e`)를 둘러싸고 있는 비자성층 영역의 면적을 상기 외부자성체(11c, 11e)의 면적과 동일하게 하여 상술한 비자성층(13a, 13b)의 면적 감소 효과를 상쇄할 수 있다.
즉, 본 실시 형태에서, 상기 비자성층(13a, 13b)의 외측부 중 일부를 자성체로 대체하더라도, 비자성층의 측면이 외부로 노출되는 경우와 비교하여 전체적인 비자성층의 면적은 줄어들지 않는 것이다.
이 경우, 상술한 비자성층(13a, 13b) 또는 외부자성체(11c, 11e)의 면적은 상기 층들의 적층방향 수직인 단면의 면적을 말하며, 이는 다시 말해, 적층형 인덕터(10)의 동작 시 자속이 통과하는 면적이라 할 수 있다.
다만, 본 발명에서 상기 내부자성체(11c`, 11e`)를 둘러싸는 비자성층 영역의 면적과 상기 외부자성체(11c, 11e)의 면적은 서로 동일한 것으로만 제한되지 않으며, 필요에 따라, 상기 면적 들은 적절히 조절될 수 있다.
나아가, 다른 실시 형태에서는, 비자성층에서 코일부의 내부가 자성 물질로 만 이루어질 수도 있다. 도 4는 본 발명의 다른 실시 형태에 따른 적층형 인덕터를 구성하는 비자성층을 도시한 것이다. 도 4를 참조하면, 상기 비자성층(43b)은 앞선 실시 형태와 같이, 도체 패턴(42d)이 형성되며, 외부자성체(41e)와 제1 및 제2 외부전극(미도시)에 의해 외부에 노출되지 않는 구조이다. 다만, 이전의 실시 형태와 달리 코일부를 구성하는 상기 도체 패턴(42d)의 내부 영역은 자성물질로만 이루어진다.
이와 같이, 비자성층의 코일부 내부 영역 중 자성체가 차지하는 면적은 자기포화 완화 및 자속이 차단되는 정도를 필요에 따라 조절할 수 있으며, 도 2 및 도 4의 실시 형태는 그 두 가지 예에 해당한다.
한편, 도 2 및 도 4의 실시 형태에서는 비자성층이 2개의 층인 경우를 설명하였으나, 외부로 노출되지 않는 한, 적층형 인덕터 본체를 구성하는 비자성층의 수는 하나 또는 3개 이상이 될 수 있다. 이와 같이, 비자성층의 수를 적절히 조절함으로써 필요한 인덕터의 성능을 얻을 수 있다. 나아가, 상기 비자성층의 위치 또한, 자성층 내에서 코일부의 형상이나 권수 등에 따라 적절히 배치될 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시 형태에 따른 적층형 인덕터를 나타내는 단면도이다.
본 실시 형태에 따른 적층형 인덕터는, 도 3a 및 도 3b의 경우와 달리, 비자성층(53a, 53b)의 내부에 도체 패턴이 형성된 구조이다. 즉, 도 5a 및 도 5b를 참 조하면, 상기 적층형 인덕터는 앞선 실시 형태와 같이, 복수의 자성층으로 이루어진 본체(51)와 상기 본체(51)의 서로 반대되는 양면에 형성된 제1 및 제2 외부전극(55a, 55b), 복수의 도체 패턴이 직렬연결된 코일부(52) 및 자성층 사이에 형성된 비자성층(53)을 갖추어 구성되며, 이 경우, 상기 복수의 도체 패턴 중 일부가 비자성층(53a, 53b)의 내부에 형성된 구조이다. 또한, 상기 코일부의 양단(I, O)은 각각 제1 및 제2 외부전극(55a, 55b)에 연결될 수 있도록 인출된 형태를 갖는다.
본 실시 형태와 같이 비자성층(53a, 53b) 내부에 도체 패턴이 형성된 구조는 상기 비자성층(53a, 53b) 상에 스크린 인쇄 방법 등을 사용하여 도체 패턴을 형성한 후, 비자성 물질을 재차 형성함으로써 얻어질 수 있다.
이러한 구조적 차이 외에, 본 실시 형태에 따른 적층형 인덕터는 누설 자속을 방지하기 위해 상기 비자성층(53a, 53b)의 측면이 외부로부터 소정거리 이격 되어 형성되며, 코일부(52)의 내부 영역이 자성물질 및 이를 둘러싸는 비자성 물질로 구성되어 있는 점 등은 앞선 실시 형태와 같다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능 하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
이상 설명한 바와 같이 본 발명에 따르면, DC 바이어스 특성이 향상되며, 나아가, 외부로 누설되는 자속이 최소화된 적층형 인덕터를 제공할 수 있다.

Claims (9)

  1. 복수의 자성층이 적층된 본체;
    상기 복수의 자성층에 형성된 복수의 도체 패턴과 복수의 도전성 비아를 갖는 코일부;
    상기 본체의 외측면에 형성되어 상기 코일부의 양단에 각각 연결된 제1 및 제2 외부전극; 및
    상기 복수의 자성층 사이에 형성된 하나 이상의 전기 절연성 비자성층;을 포함하며,
    상기 비자성층은 비자성 물질이 외부로 노출되지 않도록 상기 본체의 외측면 중 상기 제1 및 제2 외부전극이 형성되지 않은 면에 형성된 외부자성체 및 상기 코일부 내측에 형성된 내부자성체를 구비하며, 상기 외부자성체 및 내부자성체를 제외한 영역은 비자성 물질로 이루어진 것을 특징으로 하는 적층형 인덕터.
  2. 제1항에 있어서,
    상기 코일부는 상기 비자성층에 형성된 도체 패턴과 도전성 비아를 더 갖는 것을 특징으로 하는 적층형 인덕터.
  3. 삭제
  4. 제1항에 있어서,
    상기 비자성층에서, 상기 코일부의 내부 영역은 내부자성체로만 이루어진 것을 특징으로 하는 적층형 인덕터.
  5. 제1항에 있어서,
    상기 비자성층에서, 상기 내부자성체는 상기 코일부와 접촉하지 않도록 비자성물질로 둘러싸인 것을 특징으로 하는 적층형 인덕터.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
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