KR100466976B1 - 적층형 인덕터 - Google Patents

적층형 인덕터 Download PDF

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KR100466976B1
KR100466976B1 KR10-2002-0033329A KR20020033329A KR100466976B1 KR 100466976 B1 KR100466976 B1 KR 100466976B1 KR 20020033329 A KR20020033329 A KR 20020033329A KR 100466976 B1 KR100466976 B1 KR 100466976B1
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타나카타다시
토쿠다히로미치
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

적층형 인덕터는, 적층체의 상부에 2층으로 형성되어 적층체시트에 형성된 비아홀을 통해 적층체의 하부에 형성된 제3 및 제4 코일용 도체패턴에 연속하여 전기적으로 직렬접속됨에 따라 나선형 코일을 형성하는 제1 및 제2 코일용 도체패턴을 포함한다. 제1 코일용 도체패턴 및 제2 코일용 도체패턴 각각은 그 가장자리에서 오버랩한다. 제4 코일용 도체패턴 및 제3 코일용 도체패턴 각각은 그 가장자리에서 오버랩한다.

Description

적층형 인덕터{MULTILAYER INDUCTOR}
본 발명은 적층형 인덕터, 특히 EMI(Electromagnetic interference) 필터 또는 기타 적합한 필터로서 사용되는 적층형 인덕터에 관한 것이다.
도 10에 나타낸 적층형 인덕터(1) 등의 적층형 인덕터가 공지되어 있다. 적층형 인덕터(1)는, 코일용 도체패턴(3a∼3e)이 그 표면에 형성된 절연체시트(2b)와, 코일용 도체패턴(4a∼4f)이 그 표면에 설치된 절연체시트(2d)와, 복수의 비아홀(8)이 형성된 절연체시트(2c)가 서로 적층되고, 상호 일체적으로 소결되어 적층체를 구성하도록 구성된다. 도 10에 나타낸 적층형 인덕터(1)에는 리드전극(5,6)이 설치되어 있다.
적층체의 상부에 배치된 코일용 도체패턴(3a∼3e) 및 적층체의 하부에 배치된 코일용 도체패턴(4a∼4f)은 각각 하나의 층으로 형성된다. 코일용 도체패턴(3a~3e, 4a~4f)은, 절연체시트(2b,2c)에 형성된 복수의 비아홀(8)을 통해 전기적으로 직렬로 접속되어, 나선형 코일(L)을 형성한다. 나선형 코일(L)의 축선은 절연체시트(2a, 2b∼2d)의 적층방향과 외부 입출력 전극(10,11)(도 11 참조)의 연장방향에 대하여 수직이다. 즉, 나선형 코일(L)의 축선은 적층형 인덕터(1)의 장착면에 대하여 평행하다.
이와 같은 공지된 적층형 인덕터에 있어서, 적층체(9)의 상부에 배치된 코일용 도체패턴(3a∼3e)과, 적층체(9)의 하부에 배치된 코일용 도체패턴(4a∼4f)은 동일층에 독립하여 형성되기 때문에, 인접한 코일용 도체패턴의 사이(예컨대 코일용 도체패턴(3a,3b)의 사이)에 간극이 형성되고, 이에 따라 나선형 코일(L)에 의해 발생한 자속(Φ)이 간극을 통해 누설된다.
상술한 문제점을 해결하기 위해, 본 발명의 실시예에서는 자속의 누설이 방지되고, 고인덕턴스가 얻어지는 적층형 인덕터를 제공한다.
도 1은 본 발명의 제1 실시예에 따른 적층형 인덕터의 분해사시도;
도 2는 도 1에 나타낸 적층형 인덕터의 사시도;
도 3은 도 2에 나타낸 적층형 인덕터의 개략 단면도.
도 4는 제1 및 제2 코일용 도체패턴의 위치를 나타내는 내부 평면도;
도 5는 제3 및 제4 코일용 도체패턴의 위치를 나타내는 내부평면도;
도 6은 본 발명에 제 2 실시예에 따른 적층형 인덕터의 일부를 나타내는 분해사시도;
도 7은 도 6에 나타낸 적층형 인덕터의 개략 단면도;
도 8은 본 발명의 다른 실시예에 따른 적층형 인덕터의 일부를 나타내는 분해사시도;
도 9는 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 일부를 나타내는 분해 사시도;
도 10은 종래의 적층형 인덕터의 분해사시도; 및
도 11은 도 10에 나타낸 적층형 인덕터의 개략 단면도이다.
본 발명의 실시예에 의하면, 적층형 인덕터는, 서로 중첩되어 적층된 복수의 절연체층을 구비한 적층체, 적층체의 상부에 배치된 복수의 코일용 도체패턴, 적층체의 하부에 배치된 복수의 코일용 도체패턴, 및 적층체에 형성된 복수의 비아홀을 포함한다. 적층체의 상부와 하부에 배치된 코일용 도체패턴은 코일을 형성하도록 비아홀을 통해 서로 전기적으로 직렬로 접속된다. 코일의 축선은 절연층의 중첩방향에 대해 대략 수직이다. 적층체의 상부 및 하부에 배치된 각각의 복수의 코일용 도체패턴, 또는 적층체의 상부나 하부에 배치된 복수의 코일용 도체패턴은 서로 다른 층에 형성되어 배치된다.
본 발명의 다른 실시예에 의하면, 적층형 인덕터는, 복수의 제1 코일용 도체가 그 위에 형성된 제1 절연층, 복수의 제2 코일용 도체가 그 위에 형성된 제2 절연층, 복수의 제2 코일용 도체가 그 위에 형성된 제3 절연층, 복수의 제4 코일용 도체가 그 위에 형성된 제4 절연층, 및 코일을 형성하도록 제1, 제2, 제3 및 제4 코일용 도체를 상호 전기적으로 직렬로 접속하는 복수의 비아홀을 포함한다. 적층체는, 제1 및 제2 코일용 도체가 적층체의 상부에 배치되고 또한 제3 및 제4 코일용 도체가 그 하부에 배치되도록 서로 중첩되는 제1, 제2, 제3, 및 제4 절연층에 의해 형성된다. 적층체의 상부와 하부에 배치되고, 상호 교대로 전기적으로 직렬로 접속되어 있는 코일용 도체에 의해 형성되어 있는 코일의 축선은 절연층의 적층방향에 대하여 대략 수직이고, 제2 코일용 도체는 각 제1 코일용 도체 사이에 형성된 간극과 오버랩하고, 제3 코일용 도체는 각 제4 코일용 도체 사이에 형성된 간극과 오버랩한다.
본 발명의 실시예에 따른 적층형 인덕터에 있어서, 적층체의 상부와 하부에 배치된 각각의 복수의 코일용 도체패턴, 또는 적층체의 상부나 하부에 배치된 복수의 코일용 도체패턴은 2층 이상으로 형성되고 배치된다. 이러한 배치에 의하면, 하나의 층에 배치된 각 코일용 도체패턴 사이에 형성된 간극은 다른층에 배치된 코일용 도체패턴에 의해 커버될 수 있고, 따라서 자속의 누설이 상당히 감소된다. 이 경우, 2층 이상의 외층에 배치된 코일용 도체패턴의 폭은 내층에 배치된 코일용 도체패턴의 폭보다 큰 것이 바람직하다.
하나 이상의 비자성층이 코일용 도체패턴이 형성된 다른 층 사이에 배치될 경우, 비자성층에 자성경로가 제공되기 않기 때문에, 자속의 누설이 더욱 감소한다.
본 발명의 각종 실시예에 의하면, 자속의 누설이 최소화되고, 높은 인덕턴스를 얻을 수 있는 적층형 인덕터가 제공된다.
본 발명의 다른 요점, 구성요소, 특징, 및 잇점을 도면을 참조하여 이하 실시예의 설명을 통해 보다 자세하게 설명한다.
이하, 본 발명에 관한 적층형 인덕터의 실시예에 대해 첨부한 도면을 참조하여 설명한다.
도 1에 있어서, 적층형 인덕터(21)는, 제1 코일용 도체패턴(23a∼23c)과 리드단자패턴(25,26)이 그 위에 형성된 제1 절연체시트(22b), 제2코일용 도체패턴(23d,23e)이 그 위에 형성된 제2절연체시트(22c), 복수의 비아홀(28)이 형성된 절연체시트(22d), 제3 코일용 도체패턴(24d∼24f)이 그 위에 형성된 제3 절연체시트(22e), 및 제4코일용 도체패턴(24a∼24c)이 그 위에 형성된 제4 절연체시트(22f)를 포함한다.
도체패턴(23a∼23c, 25 및 26, 23d 및 23e, 24d~24f, 24a∼24c)은, 인쇄, 스퍼터링, 증착, 또는 사진석판술 등의 적한 방법에 의해 절연체시트(22b, 22c, 22e, 22f)의 표면에 각각 형성된다. 도체패턴(23a∼23e, 24a∼24f, 25 및 26)의 재료로서는, 은, 은-팔라듐 합금, 팔라듐, 쿠리, 니켈 등의 적절한 재료가 사용된다. 절연체시트(22a) 및 절연체시트(22b∼22f)는, 페라이트 등의 자성체 재료, 또는 접합제와 함께 혼련되어 있는 세라믹 등의 유전체 또는 절연체 재료의 시트로 형성된다.
비아홀(28)은, 레이저가공이나 펀칭가공 등에 의해 절연체시트(22b∼22e)에 미리 비아홀(28)용 구멍을 형성한 후, 비아홀용 구멍에 도전성 페이스트를 충전하여 형성된다. 제1 코일용 도체패턴(23a∼23c)과 제2 코일용 도체패턴(23d,23e)은, 이하에 설명하는 적층체(30)의 상부에 배치된다. 제3 코일용 도체패턴(24d∼24f)과 제4 코일용 도체패턴(24a∼24c)은 적층체(30)의 하부에 배치된다.
상부에 배치된 제1 및 제2 코일용 도체패턴(23a∼23e)과, 하부에 배치된 제3 및 제4 코일용 도체패턴(24a~24f)는 절연체시트(22b∼22e)에 형성된 비아홀(28)을 통하여 상호 전기적으로 직렬로 접속되어 나선형 코일(L)을 형성한다. 즉, 도체패턴은 리드-터미널용 도체패턴(25), 코일용 도체패턴(24d, 23a, 24a, 23d, 24e, 23b, 24b, 23e, 24f, 23c, 24c), 및 리드-터미널용 도체패턴(26) 순으로 차례대로 접속된다. 나선형 코일(L)의 축선은 이하에 설명하는 입출력 전극(31,32)의 연장방향과 절연체시트(22a∼22f)의 적층방향에 대하여 대략 수직이다. 즉, 나선형 코일(L)의 축선은 적층형 인덕터(21)의 장착면에 대하여 평행하다.
서로 적층된 절연체시트(22a∼22f)는 일체적으로 소결되어 도 2에 나타낸 바와 같은 적층체(30)를 형성한다. 적층체(30)는 그 양단에 입출력 전극(31,32)이 설치된다. 입출력전극(31,32)은 각각 리드터미널용 도체패턴(25,26)에 전기적으로 접속된다. 은, 은-팔라듐 합금, 또는 구리 등의 적절한 재료로 만들어진 도전성 페이스트가 소성 또는 건식도금 등의 적절한 처리를 받아 입출력 전극(31,32)이 형성된다.
도 3은, 적층형 인덕터(21)의 개략적인 단면도이다. 적층체(30)의 상부에 배치된 제1 코일용 도체패턴(23a∼23c)과 제2 코일용 도체패턴(23d,23e)은, 2층으로 형성되어 배치된다. 도 4에 있어서, 제1 코일용 도체패턴(23a∼23c)과 제2 코일용 도체패턴(23d,23e)은, 제1 코일용 도체패턴(23a∼23c)과 제2 코일용 도체패턴(23d,23e)의 가장자리이고, 또한 적층체(30)의 횡방향과 길이방향으로 경사진 선분을 따라 서로 대략적으로 평행한 오버랩부(29)에서 서로 오버랩하고 있다. 따라서, 코일용 도체패턴(23a,23b)의 사이의 간극, 및 코일용도체패턴(23b,23c)의 사이에 형성된 간극이, 코일용 도체패턴(23d, 23e)에 의해서 각각 덮여진다. 도 4에서는 오버랩부(29)를 사선부로 나타내고 있다.
제3 코일용 도체패턴(24d∼24f)과 제4 코일용 도체패턴(24a∼24c)은 2층으로 형성되어 배치된다. 도 5에 있어서, 제3 코일용 도체패턴(24d∼24f)과 제4 코일용 도체패턴(24a∼24c)은, 상호 대략적으로 평행하고 또한 적층체(30)의 짧은 변에 대하여 대락적으로 평행한 오버랩부(29)에서 서로 오버랩한다. 따라서, 코일용 도체패턴(24a,24b)의 사이의 간극, 코일용 도체패턴(24b,24c)의 사이의 간극, 코일용 도체패턴(24a)와 입출력전극(31)의 사이의 간극이 코일용 도체패턴(24e,24f,24d)에 의해서 각각 덮여진다.
이와 같은 배열에 의하면, 나선형 코일(L)에 의해서 발생한 자속(φ)의 누설이 적고, 고인덕턴스를 보유하는 적층형 인덕터(21)를 얻을 수 있다. 특히, 제1 실시예에 의하면, 절연체시트(22a∼22f)의 중첩방향에서 외측에 배치되는 제1 및 제4 코일용 도체패턴(23a∼23c, 24a∼24c)의 폭은, 제2 및 제3 코일용 도체패턴(23d 및 23e, 24d∼24f)의 폭보다 넓기 때문에, 자속(φ)의 누설을 안정적으로 억제하여 최소화할 수 있다.
본 발명의 제2 실시예에 따른 적층형 인덕터는, 제1 코일용 도체패턴(23a∼23c)과 제2 코일용 도체패턴(23d,23e) 사이에 비자성체층이 형성되고, 또한 제3 코일용 도체패턴(24d∼24f)과 제4 코일용 도체패턴(24a∼24c) 사이에 또 다른 비자성체층이 형성되는 점에서 제1 실시예에 따른 적층형 인덕터와 차이를 갖는다.
도 6에 있어서, 제1 코일용 도체패턴(23a∼23c)이 그 위에 형성된 제1절연체시트(22b)와, 제2 코일용 도체패턴(23d,23e)이 그 위에 형성된 제2 절연체시트(22c) 사이에, 대략 사각형의 비자성체층(40)을 보유하는 절연체시트(22b')가 배치된다. 비자성체층(40)은 유리, 유전체 세라믹 등의 적절한 재료로 만들어지는 것이 바람직하다. 비자성체층(40)을 보유하는 다른 절연체시트(22')는, 제3 코일용 도체패턴(24d∼24f)이 그 위에 형성된 제3 절연체시트(22e)와, 제4코일용 도체패턴(24a∼24c)이 그 위에 형성된 제4절연체시트(22f) 사이에 배치된다. 또, 비자성체층(40)의 형상은 사각형상으로 한정되지 않고, 그 크기도 비아홀(28)로 둘러싸인 영역으로 한정되지 않는다. 예컨대, 비자성체층(40)은 절연체시트(22b')의 전체에 형성되어도 좋다.
이런 배열에 의하면, 도 7에 나타내는 바와 같이, 오버랩한 제1 코일용 도체패턴(23a∼23c)과 제2 코일용 도체패턴(23d,23e) 사이와, 오버랩한 제3 코일용 도체패턴(24d∼24f)과 제4 코일용 도체패턴(24a∼24c) 사이에, 비자성체층(40)이 각각 배치된 적층형 인덕터(21A)가 얻어진다. 이 적층형 인덕터(21A)의 비자성체층(40)에는 자기경로(magnetic path)가 형성되지 않기 때문에, 제1 실시예의 적층형 인덕터(21)보다도 자속의 누설이 적고, 고인덕턴스를 보유하는 적층형 인덕터(21A)를 획득할 수 있다.
본 발명은 앞서 설명한 실시예에 한정되지 않고, 본 발명의 요지내에서 다양하게 변경될 수 있다. 상술한 실시예에서는 적층체의 상부와 하부에 배치된 코일용 도체패턴이 각각 2층으로 형성되어 배치되지만, 코일용 도체패턴은 적층체의 상부와 하부에서 반드시 2층으로 형성될 필요는 없다. 코일용 도체패턴은 상부 및 하부의 어느 한쪽에서 2층으로, 다른 한층에서는 1층으로 형성될 수도 있다.
적층체의 상부 또는 하부에 배치된 코일용 도체패턴은 3층으로 형성될 수도 있다. 도 8에는, 적층체의 상부에 배치된 코일용 도체패턴(23a∼23e)이 3층으로 형성된다. 도 9에 나타내는 바와 같이, 각 코일용 도체패턴(23d,23e)의 폭이 증가하여, 오버랩 면적이 증가한다.
적층형 인덕터는, 먼저 코일용 도체패턴과 비아홀이 형성된 절연체시트를 상호 적층한 후 상호 일체적으로 소결하여 제조할 필요가 없다. 미리 소결되어 있는 절연체시트를 사용하여도 좋다. 적층형 인덕터는 이하 설명되는 방법에 의해 제조될 수도 있다. 즉, 인쇄 등의 적절한 처리에 의해 페이스트상 절연체재료로 절연체층이 형성되고, 페이스트용 도전성 재료가 절연체층의 표면에 도포되어 코일용 도체패턴을 형성한다. 그 다음, 페이스트상의 절연체재료가 코일용 도체패턴에 도포됨에 따라, 코일용도체가 내장된 절연체층 유니트를 형성한다. 이러한 방법으로, 전도성 재료와 절연층이 교대로 도포되고, 획득된 코일용 도체패턴들이 비아홀을 통해 소정 부분에서 서로 전기적으로 접속되고, 이에 따라 적측형 인덕터가 획득된다.
본 발명의 바람직한 실시예를 상술하였지만, 당업자들에 의해 본 발명의 요지내에서 각종 변경이 가능하다. 따라서 본 발명의 범위는 후술하는 청구항에 결정되어야 한다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 의하면, 적층체의 상부나 하부에 배치된 복수의 코일용 도체패턴을, 2층 이상의 층으로 형성하였기 때문에, 한쪽의 층에 형성된 두개의 코일용 도체패턴사이의 간극을, 다른 쪽의 층의 코일용 도체패턴으로 덮음으로써, 자속의 누설을 작게 할 수 있다. 이 결과, 고인덕턴스의 적층형 인덕터를 얻을 수 있다. 또한, 2층 이상의 층에 형성되어 있는 코일용 도체패턴의 층 사이에 비자성체층을 배치함으로써, 비자성체층에 자기경로가 형성되지 않아 자속의 누설을 더욱 적게 할 수 있다.

Claims (6)

  1. 중첩방향으로 서로 중첩되어 적층된 복수의 절연체층을 포함하는 적층체;
    상기 적층체의 상부에 배치된 복수의 코일용 도체패턴;
    상기 적층체의 하부에 배치된 복수의 코일용 도체패턴; 및
    상기 적층체에 형성된 복수의 비아홀을 포함하고,
    상기 상부 및 하부의 코일용 도체 패턴을 상기 비아홀을 통하여 서로 교대하여 전기적으로 직렬로 접속하여 형성된 코일이 상기 절연체층의 중첩방향에 대하여 대략 직교하는 방향의 코일축을 보유하고,
    상기 적층체의 상부 및 하부 중 한 곳에 배치된 복수의 코일용 도체패턴은 적층체의 서로 다른 층에 형성되어 배치되고, 상기 서로 다른 층 중 한 층에 형성되어 배치된 코일용 도체패턴 각각은 상기 서로 다른 충 중 나머지 층에 형성되어 배치된 코일용 도체패턴 사이에 형성된 간극을 오버랩하는 것을 특징으로 하는 적층형 인덕터.
  2. 제1 항에 있어서, 상기 적층체의 상부 및 하부에 배치된 상기 복수의 코일용 도체패턴 각각은 나머지 서로 다른 층에 형성되어 배치된 코일용 도체패턴과 부분적으로 오버랩하는 것을 특징으로 하는 적층형 인덕터.
  3. 제 1항에 있어서, 상기 코일용 도체패턴이 형성된 상기 서로 다른 층 사이에 하나 이상의 비자성체층이 배치되는 것을 특징으로 하는 적층형 인덕터.
  4. 제 1항에 있어서, 상기 적층체의 외부에 위치한 상기 서로 다른 층에 형성되어 배치된 코일용 도체패턴의 폭은 상기 적층체의 내부에 위치한 상기 서로 다른 층에 형성되어 배치된 코일용 도체패턴의 폭보다 큰 것을 특징으로 하는 적층형 인덕터.
  5. 제 1항에 있어서, 상기 절연체층은 자성재료나 절연성재료로 만들어지는 것을 특징으로 하는 적층형 인덕터.
  6. 복수의 제1 코일도체가 그 위에 형성되어 있는 제1 절연체층;
    복수의 제2 코일도체가 그 위에 형성되어 있는 제2 절연체층;
    복수의 제3 코일도체가 그 위에 형성되어 있는 제3 절연체층;
    복수의 제4 코일도체가 그 위에 형성되어 있는 제4 절연체층; 및
    코일을 형성하도록, 상기 제1, 제2, 제3, 및 제4 코일도체를 서로 전기적으로 직렬접속하는 복수의 비아홀을 포함하고,
    상기 제1 및 제2 코일도체가 적층체의 상부에 배치되고, 상기 제3 및 제4 코일도체가 적층체의 하부에 배치되도록, 상기 제1, 제2, 제3, 및 제4 절연체층은 중첩방향으로 서로 중첩되고 적층되어 적층체를 형성하고, 상기 적층체의 상부 및 하부에 배치되어 있으며, 상호 교대하여 전기적으로 직렬로 접속되어 있는 코일도체를 포함하고 있는 코일의 축선은 상기 절연체층의 중첩방향에 대해 대략 수직하며, 상기 제2 코일도체는 각각의 상기 제1 코일도체 사이에 형성된 간극과 오버랩하고, 상기 제3 코일도체는 상기 제4 코일도체 사이에 각각 형성된 간극과 오버랩하는 것을 특징으로 하는 적층형 인덕터.
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