WO2005060093A1

WO2005060093A1 - 積層セラミック電子部品

Info

Publication number: WO2005060093A1
Application number: PCT/JP2004/018397
Authority: WO
Inventors: Katsuyuki Uchida; Hajime Arakawa; Masami Sugitani; Yukio Sakamoto
Original assignee: Murata Manufacturing Co., Ltd.
Priority date: 2003-12-18
Filing date: 2004-12-09
Publication date: 2005-06-30
Also published as: JP2005184343A

Abstract

　積層体（２１）の内部に、コイル軸がセラミックシートの積み重ね方向（矢印Ｋ方向）と直交する螺旋状コイル（Ｌ１）が配設されている積層ＬＣフィルタ（１）。積層ＬＣフィルタ（１）の左右の両端面に、螺旋状コイル（Ｌ１）の両端部に電気的に接続された入出力用外部電極（２２），（２３）が配設され、コイル（Ｌ１）は、いわゆる「縦積層横巻型」のコイルとなっている。積層体（２１）の下部に配置されている帯状コイル導体パターン（１０）はグランド外部電極（２４）と面で対向する。さらに、グランド外部電極（２４）は、コイル（Ｌ１）の一部を構成している層間接続用ビアホール（７）には対向しないように設けられている。

Description

明細書

積層セラミック電子部品

技術分野

[0001] 本発明は、積層セラミック電子部品、特に、高周波ノイズを効率良く抑制することができる積層 LCフィルタなどの積層セラミック電子部品に関する。

背景技術

[0002] 従来より、積層 LCフィルタとして、特許文献 1に記載のものが知られている。図 14はこの積層 LCフィルタ 71の水平断面図である。積層 LCフィルタ 71は、コイル導体パターン 72を設けた絶縁シートを複数積み重ねて積層体 75とし、各コイル導体パターン 72を絶縁シートに設けた層間接続用ビアホールを介して電気的に接続して、螺旋状のコイル L2を形成して!/、る。

[0003] 絶縁シートの積み重ね方向は矢印 Kで示した方向であり、コイル L2のコイル軸は絶縁シートの積み重ね方向と平行である。すなわち、コイル L2は横積層横卷型のコィルである。積層体 75の左右両端部には入出力外部電極 76, 77が形成され、側面の中央部にはグランド外部電極 78, 79が形成されている。入出力外部電極 76と 77の間には、コイル L2が電気的に接続されている。そして、コイル導体パターン 72とダランド外部電極 78, 79との間に発生する静電容量とコイル L2自身が有するインダクタンスとでフィルタを構成して!/、る。

[0004] しかしながら、積層 LCフィルタ 71は、コイル導体パターン 72のエッジ部がグランド外部電極 78, 79に対向するため、両者間の対向面積が小さぐ大きな静電容量を形成することができなかった。

[0005] 一方、縦積層横卷型コイルを内蔵した積層 LCフィルタとしては、特許文献 2に記載のものが知られている。図 15に示すように、この積層 LCフィルタ 81は、複数の帯状コィル導体パターン 82を同一面上に設けた絶縁シートと、複数の層間接続用ビアホール 84を設けた絶縁シートと、複数の帯状コイル導体パターン 83を同一面上に設けた絶縁シートとを積み重ねて積層体 85として、る。

[0006] 積層体 85の上部に配置された帯状コイル導体パターン 82の端部力層間接続用ビアホール 84を介して、積層体 85の下部に配置された帯状コイル導体パターン 83 の端部に電気的に接続することにより、帯状コイル導体パターン 82と 83が交互に電気的に直列に接続して螺旋状コイル L3を形成して、る。絶縁シートの積み重ね方向は矢印 Kで示した方向であり、コイル L3のコイル軸は絶縁シートの積み重ね方向と直交している。すなわち、コイル L3は縦積層横卷型のコイルである。

[0007] 積層体 85の左右両端部には入出力外部電極 86, 87が形成され、側面の中央部にはグランド外部電極 88, 89が形成されている。入出力外部電極 86と 87の間には、コイル L3が電気的に接続されている。そして、層間接続用ビアホール 84とグランド外部電極 88, 89との間に発生する静電容量とコイル L3自身が有するインダクタンスとでフィルタを構成して、る。

[0008] し力しながら、積層 LCフィルタ 81も、層間接続用ビアホール 84がグランド外部電極 88, 89に対向するため、両者間の対向面積が小さぐ大きな静電容量を形成することができな力た。

特許文献 1：特開平 9—293612号公報

特許文献 2：特開 2002 - 252117号公報

発明の開示

発明が解決しょうとする課題

[0009] そこで、本発明の目的は、大きな静電容量が得られる積層セラミック電子部品を提供することにある。

課題を解決するための手段

[0010] 前記目的を達成するため、第 1の発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、層間接続用ビァホールと対向する部分を避けて、帯状コイル導体パターン面と対向する部分にダランド外部電極が設けられて、ることを特徴とする。

[0011] 第 1の発明によれば、それぞれの帯状コイル導体パターンはグランド外部電極と面で対向するため、両者間に発生する静電容量が大きくなる。さらに、グランド外部電極は、コイルの一部を構成して！/、る層間接続用ビアホールに対向しな、ように設けられているため、帯状コイル導体パターンとグランド外部電極との間にそれぞれ独立した静電容量が形成される。そして、それぞれの静電容量が帯状コイル導体パターンのインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成する。

[0012] 第 2の発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられ、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されて、る面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックス力もなり、セラミック積層体の残りのセラミック層が磁性体セラミックス力もなることを特徴とする。

[0013] 第 2の発明によれば、それぞれの帯状コイル導体パターンはグランド外部電極と面で対向するため、両者間に発生する静電容量が大きくなる。

[0014] さらに、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されている面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックス力なるようにしたので、帯状コイル導体パターンとグランド外部電極との間には大きな静電容量が形成される。これに対して、コイルの一部を構成して、る層間接続用ビアホールとグランド外部電極との間には磁性体セラミックスが配設されているため、両者間に形成される静電容量は小さい。従って、コィルとグランド外部電極との間に、大小の静電容量が交互に繰り返して発生することになる。そして、見掛け上は、小さな静電容量は殆ど無視できるので、大きな静電容量のみが帯状コイル導体パターンのインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成して、るように見える。

[0015] 第 3の発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、層間接続用ビアホールと対向する部分を避けて、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられ、セラミック層の積み重ね方向にぉヽて、帯状コイル導体パターンが形成されてヽる面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミツク層が誘電体セラミックス力なり、セラミック積層体の残りのセラミック層が磁性体セラミックス力なることを特徴とする。

発明の効果

[0016] 本発明によれば、帯状コイル導体パターンとグランド外部電極が面で対向するので、帯状コイル導体パターンとグランド外部電極の間に大きな静電容量を形成することができる。

[0017] さらに、グランド外部電極を、コイルの一部を構成している層間接続用ビアホールに対向しないように、セラミック積層体の表面に設けることにより、多段フィルタを構成することができる。また、帯状コイル導体パターンが形成されている面とセラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層を、誘電体セラミックスにて製作することによつても、多段フィルタを構成することができる。この結果、急峻な減衰特性を有する積層セラミック電子部品を得ることができる。図面の簡単な説明

[0018] [図 1]本発明に係る積層セラミック電子部品の第 1実施例を示す分解斜視図。

[図 2]図 1に示した積層セラミック電子部品の内部透視図。

[図 3]図 2に示した積層セラミック電子部品の垂直断面図。

[図 4]図 2に示した積層セラミック電子部品の電気等価回路図。

[図 5]第 1実施例の変形例を示す外観斜視図。

[図 6]第 1実施例の別の変形例を示す外観斜視図。

[図 7]本発明に係る積層セラミック電子部品の第 2実施例を示す分解斜視図。

[図 8]図 7に示した積層セラミック電子部品の内部透視図。

[図 9]図 8に示した積層セラミック電子部品の垂直断面図。

[図 10]図 8に示した積層セラミック電子部品の電気等価回路図。

[図 11]本発明に係る積層セラミック電子部品の第 3実施例を示す内部透視図。

[図 12]図 11に示した積層セラミック電子部品の垂直断面図。

[図 13]図 12に示した積層セラミック電子部品の電気等価回路図。

[図 14]従来例を示す水平断面図。

[図 15]別の従来例を示す内部透視図。

発明を実施するための最良の形態

[0019] 以下、本発明に係る積層セラミック電子部品の実施例について添付の図面を参照して説明する。

[0020] (第 1実施例、図 1一図 6参照）

図 1に示すように、積層 LCフィルタ 1は、複数の帯状コイル導体パターン 9と引出し導体パターン 11と層間接続用ビアホール 7とを設けたセラミックグリーンシート 13a, 1 3bと、層間接続用ビアホール 7を設けたセラミックグリーンシート 15a, 15b, 15c, 15 dと、複数の帯状コイル導体パターン 10と層間接続用ビアホール 7を設けたセラミックグリーンシート 14aと、複数の帯状コイル導体パターン 10を設けたセラミックグリーンシート 14bと、外層用セラミックグリーンシート 16a, 16b, 16c, 16dなどで構成されている。

[0021] セラミックグリーンシート 13a, 13b, 14a, 14b, 15a— 15d, 16a— 16dは、例えば Fe— Ni— Cu系のフェライトセラミック粉末や誘電体セラミック粉末を結合剤などと一緒に混練したものを、ドクターブレード法などの方法でシート状にしたものである。ただし、本第 1実施例は、フライトセラミック粉末と誘電体セラミック粉末のいずれか一方で全てのセラミックグリーンシート 13a— 16dを製作する（すなわち、単一材料で製作する)ものとし、磁性体シートと誘電体シートが積層 LCフィルタ 1内に混在して、な、。帯状コイル導体パターン 9, 10や引出し導体パターン 11は、 Ag, Pd, Cu, Auやこれらの合金など力なり、スクリーン印刷などの方法により形成される。また、コイル用導体である層間接続用ビアホール 7は、レーザビームなどを用いて孔を形成し、この孔に Ag, Pd, Cu, Auやこれらの合金などを主成分とする導電性ペーストを充填すること〖こよって形成される。

[0022] 帯状コイル導体パターン 9および帯状コイル導体パターン 10はそれぞれ、シート 13 a, 13b上およびシート 14a, 14b上に平行に配置されている。層間接続用ビアホール 7は、軸心がシート 13a— 16dの積み重ね方向に配設されており、連接されている。そして、帯状コイル導体パターン 9の端部が、層間接続用ビアホール 7を介して帯状コイル導体パターン 10の端部に電気的に接続することにより、帯状コイル導体バターン 9と帯状コイル導体パターン 10が交互に電気的に直列に接続して螺旋状コイル L1を形成する。

[0023] 螺旋状コイル L1の両端部は引出し導体パターン 11に電気的に接続されて！ヽる。

引出し導体パターン 11はシート 13a, 13bの左右の辺にそれぞれ露出している。

[0024] 各シート 13a— 16dは積み重ねられて圧着された後、一体的に焼成されて図 2に示すような直方体形状を有する積層体 21とされる。積層体 21の左右の端面には入出力外部電極 22, 23が形成され、積層体 21の底面にはグランド外部電極 24が形成されている。外部電極 22— 24は、塗布焼付、スパッタリング、あるいは蒸着などの方法により形成される。外部電極 22, 23には、引出し導体パターン 11がそれぞれ接続されている。グランド外部電極 24は、いずれにも接続しない。さら〖こ、外部電極 22— 24 の表面に、はんだ付け性改善などの目的で Niめっきおよび Snめっきなどを施す。

[0025] 以上の構成力もなる積層 LCフィルタ 1は、積層体 21の内部に、コイル軸がシート 1 3a— 16dの積み重ね方向（矢印 Kで示した方向）と直交する螺旋状コイル L1を有している。そして、積層 LCフィルタ 1の左右の両端面に、螺旋状コイル L1の両端部に電気的に接続された入出力外部電極 22, 23が配設されている。従って、コイル L1 は、いわゆる「縦積層横卷型」のコイルとなっている。

[0026] 図 3に示すように、積層体 21の下部に配置されている帯状コイル導体パターン 10 はグランド外部電極 24と面で対向するため、両者間に発生する静電容量が大きくなる。

[0027] さらに、グランド外部電極 24は、コイル L1の一部を構成している帯状コイル導体パターン 9や層間接続用ビアホール 7には対向しないように設けられている。従って、静電容量は帯状コイル導体パターン 10の部分には形成されるが、帯状コイル導体バターン 9や層間接続用ビアホール 7の部分には形成されない。このため、帯状コイル導体パターン 10のそれぞれとグランド外部電極 24との間に、独立した静電容量 CI, C 2, C3, C4が形成される。図 4は積層 LCフィルタ 1の電気等価回路図である。そして、それぞれの静電容量 C1一 C4が帯状コイル導体パターン 10のインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段のフィルタを構成する。この結果、急峻な減衰特性を有する分布型積層 LCフィルタ 1を得ることができる。

[0028] また、帯状コイル導体パターン 10とグランド外部電極 24が静電容量 C1一 C4を構成するので、コンデンサ電極が積層体に内蔵されている LCフィルタと比較して、残留インダクタンスを小さくすることができる。なぜなら、コンデンサ電極が積層体に内蔵されて、る LCフィルタでは、コンデンサ電極をグランド外部電極に電気的に接続するための引出し部にインダクタンスが発生するが、本第 1実施例の積層 LCフィルタ 1にはコンデンサ電極の引出し部分がない（グランド外部電極 24がコンデンサ電極の機能も有している）ため、残留インダクタンスが小さくなる力もである。

[0029] さらに、本第 1実施例では、帯状コイル導体パターン 9, 10を表面に設けたシートをそれぞれ 2枚重ねて、帯状コイル導体パターン 9, 10を 2層構造にすることにより、コィル L1の直流抵抗値を低減して、る。

[0030] また、グランド外部電極は、積層体 21の帯状コイル導体パターン 10に対向する底面だけでなぐ帯状コイル導体パターン 9に対向する上面にも形成してよい。図 5は積層体 21の上面にもグランド外部電極 25を設けた積層 LCフィルタ 1Aを示す外観斜視図である。この状態で回路基板に実装する場合には、上下の方向性のない積層 L Cフィルタ 1 Aとなり、上側になるグランド外部電極は浮き電極となる。しかし、積層 LC フィルタ 1Aを横置きに立てた状態で回路基板に実装する場合には、グランド外部電極 24, 25は両方ともに回路基板のグランド電極に電気的に接続され、有効に機能することになる。

[0031] あるいは、図 6に示すようなグランド外部電極 26を設けた積層 LCフィルタ 1Bであつてもよい。グランド外部電極 26は、積層体 21の上面と底面に配設され、両者を積層体 21の側面に配設した接続部 26aによって繋いでいる。接続部 26aは層間接続用ビアホール 7と対向しない位置に設けられている。つまり、本第 1実施例の場合、積層体 21の表面のうち層間接続用ビアホール 7に対向する部分を避けるように、グランド外部電極を配設する必要がある。コイル L1を覆うように、積層体 21の外周全部にグランド外部電極を設けると、積層 LCフィルタ 1を多段フィルタにすることができないからである。

[0032] (第 2実施例、図 7—図 10参照）

図 7に示すように、第 2実施例の積層 LCフィルタ 41は、前記第 1実施例の積層 LC フィルタ 1において、セラミックグリーンシートの材料を変えたものと同様のものである。つまり、積層 LCフィルタ 41は、シート 13a, 13b, 14a, 15a— 15dを磁性体セラミックスで製作し、シート 17, 18a— 18dを誘電体セラミックスで製作したものである。従つて、その詳細な説明は省略する。図 8は積層 LCフィルタ 41の内部透視図であり、図 9はその垂直断面図である。

[0033] 図 9に示すように、積層体 51は、シートの積み重ね方向（矢印 K方向）において、帯状コイル導体パターン 9が形成されている面と帯状コイル導体パターン 10が配置されている面の間のセラミック層 52は磁性体セラミックス力もなる。また、帯状コイル導体パターン 9が形成されている面と、積層体 51の帯状コイル導体パターン 9面に対向している表面（上面）との間のセラミック層 53は誘電体セラミックス力もなる。さらに、帯状コイル導体パターン 10が形成されている面と、積層体 51の帯状コイル導体パターン 10面に対向して、る表面 (底面）との間のセラミック層 54も誘電体セラミックスからなる。 [0034] 従って、積層体 51の下部に配置されている帯状コイル導体パターン 10は誘電体セラミック層を挟んでグランド外部電極 24と面で対向するため、本第 2実施例の積層 L Cフィルタ 41は、両者間に発生する静電容量を第 1実施例の積層 LCフィルタ 1より一層大きくできる。図 10は積層 LCフィルタ 1の電気等価回路図である。

[0035] また、セラミック層 53, 54の誘電体セラミックスの誘電率を変えることによって、コィル L1のインダクタンスには影響を与えることなぐ静電容量の設計変更をすることができる。さらに、積層体を磁性体セラミックスだけで形成するよりも絶縁抵抗を高くでき、帯状コイル導体パターン 9, 10とグランド外部電極 24との間の絶縁不良も低減できる。

[0036] (第 3実施例、図 11一図 13参照）

第 3実施例の積層 LCフィルタは、前記第 2実施例の積層 LCフィルタ 41にお、て、グランド外部電極の形状を変えたものと同様のものである。つまり、図 11に示すように、積層 LCフィルタ 61は、コイル L1を覆うように、積層体 51の外周全部にグランド外部電極 62を設けている。

[0037] 図 12に示すように、積層体 51のセラミック層 53, 54が誘電体セラミックス力もなり、さらに、帯状コイル導体パターン 9, 10とグランド外部電極 62は誘電体セラミック層 5 3, 54を挟んで広面積に対向している。また、帯状コイル導体パターン 9, 10とグランド外部電極 62との間の絶縁層は、セラミックグリーンシート 17, 18a— 18dで構成されるため、厚みの制御がし易く薄くできる。従って、それぞれの帯状コイル導体バターン 9, 10とグランド外部電極 62との間には大きな静電容量 C1一 C9が発生する。

[0038] これに対して、コイルの一部を構成している層間接続用ビアホール 7とグランド外部電極 62との間には、セラミック層 52の磁性体セラミックスが配設されるとともに、その対向面積は小さい。また、通常、量産の場合には、複数の積層 LCフィルタを含んだマザ一積層ブロックの状態で製造した後、製品サイズ毎にカットする。しかし、カットの際には、積層ずれを考慮したカット代が必要であるため、グランド外部電極 62と層間接続用ビアホール 7との距離が長くなる。このため、層間接続用ビアホール 7とグランド外部電極 62との間には、小さい静電容量 Cla— C8aしか発生しない。

[0039] 従って、コイル L1とグランド外部電極 62との間には、大小の静電容量が交互に繰り返して発生することになる。特に、帯状コイル導体パターン 9, 10面とグランド外部電極 62との間の距離 (誘電体セラミック層 53, 54の厚み）を、磁性体セラミック層 52における層間接続用ビアホール 7とグランド外部電極 62との間の距離の 1Z2以下になるように設定した場合には、見掛け上は、大きな静電容量 C1一 C9と比較して小さな静電容量 C la— C8aは殆ど無視できる。つまり、大きな静電容量 C1一 C9のみが帯状コイル導体パターン 9, 10のインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成しているように見える。この結果、急峻な減衰特性を有する積層 LCフィルタ 61を得ることができる。図 13は積層 LCフィルタ 61の電気等価回路図である。

[0040] つまり、本第 3実施例の場合、グランド外部電極を配設する際に、積層体 51の表面のうち層間接続用ビアホール 7に対向する部分を避けなくても、積層 LCフィルタ 61を多段フィルタにすることができる。

[0041] (他の実施例）

なお、本発明は、前記実施例に限定されるものではなぐその要旨の範囲内で種々に変更することができる。積層セラミック電子部品としては、積層 LCフィルタの他に、例えば積層インダクタ、積層インピーダンス素子などがある。

[0042] また、積層セラミック電子部品を製造する場合、帯状コイル導体パターンやビアホールを設けたセラミックシートを積み重ねた後、一体的に焼成する工法に必ずしも限定されない。また、以下に説明する工法によって積層セラミック電子部品を製造してもよい。すなわち、印刷などの手法によりペースト状のセラミック材料を塗布してセラミック層を形成した後、そのセラミック層の上力ペースト状の導電性材料を塗布して帯状コイル導体パターンやビアホールを形成する。さらにペースト状のセラミック材料を上力も塗布してセラミック層とする。こうして順に重ね塗りをすることにより、積層構造を有するセラミック電子部品が得られる。

産業上の利用可能性

[0043] 以上のように、本発明は、積層 LCフィルタなどの積層セラミック電子部品に有用であり、特に、大きな静電容量が得られる点で優れている。

Claims

請求の範囲

[1] 複数のセラミック層を積み重ねて構成したセラミック積層体と、

前記セラミック積層体の内部に、前記セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、

前記セラミック積層体の内部に、軸心が前記セラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、

前記セラミック積層体の表面に設けられたグランド外部電極と、を備え、前記複数の帯状コイル導体パターンの所定の端部同士を前記複数の層間接続用ビアホールによって接続して、コイル軸が前記セラミック層の積み重ね方向と直交するコイルを構成するとともに、

前記セラミック積層体の表面のうち、前記層間接続用ビアホールと対向する部分を避けて、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられていること、

を特徴とする積層セラミック電子部品。

[2] 複数のセラミック層を積み重ねて構成したセラミック積層体と、

前記セラミック積層体の表面のうち、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられ、

前記セラミック層の積み重ね方向において、前記帯状コイル導体パターンが形成されている面と、前記セラミック積層体の前記帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックス力なり、前記セラミック積層体の残りのセラミック層が磁性体セラミックス力もなること、

を特徴とする積層セラミック電子部品。

[3] 複数のセラミック層を積み重ねて構成したセラミック積層体と、

前記セラミック積層体の表面のうち、前記層間接続用ビアホールと対向する部分を避けて、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられ、

を特徴とする積層セラミック電子部品。

[4] 前記複数の帯状コイル導体パターンと前記グランド外部電極との間に静電容量が断続的に形成され、前記静電容量のそれぞれが前記帯状コイル導体パターンのインダクタとともに複数の共振回路を形成し、前記複数の共振回路が多段フィルタを構成して、ることを特徴とする請求の範囲第 1項な、し第 3項の、ずれかに記載の積層セラミック電子部品。