JP2005184343A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】 大きな静電容量が得られる積層セラミック電子部品を提供する。
【解決手段】 積層ＬＣフィルタ１は、積層体２１の内部に、コイル軸がセラミックシートの積み重ね方向（矢印Ｋで示した方向）と直交する螺旋状コイルＬ１が配設されている。そして、積層ＬＣフィルタ１の左右の両端面に、螺旋状コイルＬ１の両端部に電気的に接続された入出力用外部電極２２，２３が配設されている。従って、コイルＬ１は、いわゆる「縦積層横巻型」のコイルとなっている。積層体２１の下部に配置されている帯状コイル導体パターン１０はグランド外部電極２４と面で対向する。さらに、グランド外部電極２４は、コイルＬ１の一部を構成している層間接続用ビアホール７には対向しないように設けられている。
【選択図】 図２

Description

本発明は、積層セラミック電子部品、特に、高周波ノイズを効率良く抑制することができる積層ＬＣフィルタなどの積層セラミック電子部品に関する。

従来より、積層ＬＣフィルタとして、特許文献１に記載のものが知られている。図１４はこの積層ＬＣフィルタ７１の水平断面図である。積層ＬＣフィルタ７１は、コイル導体パターン７２を設けた絶縁シートを複数積み重ねて積層体７５とし、各コイル導体パターン７２を絶縁シートに設けた層間接続用ビアホールを介して電気的に接続して、螺旋状のコイルＬ２を形成している。

絶縁シートの積み重ね方向は矢印Ｋで示した方向であり、コイルＬ２のコイル軸は絶縁シートの積み重ね方向と平行である。すなわち、コイルＬ２は横積層横巻型のコイルである。積層体７５の左右両端部には入出力外部電極７６，７７が形成され、側面の中央部にはグランド外部電極７８，７９が形成されている。入出力外部電極７６と７７の間には、コイルＬ２が電気的に接続されている。そして、コイル導体パターン７２とグランド外部電極７８，７９との間に発生する静電容量とコイルＬ２自身が有するインダクタンスとでフィルタを構成している。

しかしながら、積層ＬＣフィルタ７１は、コイル導体パターン７２のエッジ部がグランド外部電極７８，７９に対向するため、両者間の対向面積が小さく、大きな静電容量を形成することができなかった。

一方、縦積層横巻型コイルを内蔵した積層ＬＣフィルタとしては、特許文献２に記載のものが知られている。図１５に示すように、この積層ＬＣフィルタ８１は、複数の帯状コイル導体パターン８２を同一面上に設けた絶縁シートと、複数の層間接続用ビアホール８４を設けた絶縁シートと、複数の帯状コイル導体パターン８３を同一面上に設けた絶縁シートとを積み重ねて積層体８５としている。

積層体８５の上部に配置された帯状コイル導体パターン８２の端部が、層間接続用ビアホール８４を介して、積層体８５の下部に配置された帯状コイル導体パターン８３の端部に電気的に接続することにより、帯状コイル導体パターン８２と８３が交互に電気的に直列に接続して螺旋状コイルＬ３を形成している。絶縁シートの積み重ね方向は矢印Ｋで示した方向であり、コイルＬ３のコイル軸は絶縁シートの積み重ね方向と直交している。すなわち、コイルＬ３は縦積層横巻型のコイルである。

積層体８５の左右両端部には入出力外部電極８６，８７が形成され、側面の中央部にはグランド外部電極８８，８９が形成されている。入出力外部電極８６と８７の間には、コイルＬ３が電気的に接続されている。そして、層間接続用ビアホール８４とグランド外部電極８８，８９との間に発生する静電容量とコイルＬ３自身が有するインダクタンスとでフィルタを構成している。

しかしながら、積層ＬＣフィルタ８１も、層間接続用ビアホール８４がグランド外部電極８８，８９に対向するため、両者間の対向面積が小さく、大きな静電容量を形成することができなかった。
特開平９−２９３６１２号公報 特開２００２−２５２１１７号公報

そこで、本発明の目的は、大きな静電容量が得られる積層セラミック電子部品を提供することにある。

前記目的を達成するため、本発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、層間接続用ビアホールと対向する部分を避けて、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられていることを特徴とする。

以上の構成により、それぞれの帯状コイル導体パターンはグランド外部電極と面で対向するため、両者間に発生する静電容量が大きくなる。さらに、グランド外部電極は、コイルの一部を構成している層間接続用ビアホールに対向しないように設けられているため、帯状コイル導体パターンとグランド外部電極との間にそれぞれ独立した静電容量が形成される。そして、それぞれの静電容量が帯状コイル導体パターンのインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成する。

また、本発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられ、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されている面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、セラミック積層体の残りのセラミック層が磁性体セラミックスからなることを特徴とする。

以上の構成により、それぞれの帯状コイル導体パターンはグランド外部電極と面で対向するため、両者間に発生する静電容量が大きくなる。

さらに、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されている面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなるようにしたので、帯状コイル導体パターンとグランド外部電極との間には大きな静電容量が形成される。これに対して、コイルの一部を構成している層間接続用ビアホールとグランド外部電極との間には磁性体セラミックスが配設されているため、両者間に形成される静電容量は小さい。従って、コイルとグランド外部電極との間に、大小の静電容量が交互に繰り返して発生することになる。そして、見掛け上は、小さな静電容量は殆ど無視できるので、大きな静電容量のみが帯状コイル導体パターンのインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成しているように見える。

あるいは、本発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、層間接続用ビアホールと対向する部分を避けて、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられ、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されている面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、セラミック積層体の残りのセラミック層が磁性体セラミックスからなることを特徴とする。

本発明によれば、帯状コイル導体パターンとグランド外部電極が面で対向するので、帯状コイル導体パターンとグランド外部電極の間に大きな静電容量を形成することができる。

さらに、グランド外部電極を、コイルの一部を構成している層間接続用ビアホールに対向しないように、セラミック積層体の表面に設けることにより、多段フィルタを構成することができる。また、帯状コイル導体パターンが形成されている面とセラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層を、誘電体セラミックスにて製作することによっても、多段フィルタを構成することができる。この結果、急峻な減衰特性を有する積層セラミック電子部品を得ることができる。

以下、本発明に係る積層セラミック電子部品の実施例について添付の図面を参照して説明する。

［第１実施例、図１〜図６］
図１に示すように、積層ＬＣフィルタ１は、複数の帯状コイル導体パターン９と引出し導体パターン１１と層間接続用ビアホール７とを設けたセラミックグリーンシート１３ａ，１３ｂと、層間接続用ビアホール７を設けたセラミックグリーンシート１５ａ，１５ｂ，１５ｃ，１５ｄと、複数の帯状コイル導体パターン１０と層間接続用ビアホール７を設けたセラミックグリーンシート１４ａと、複数の帯状コイル導体パターン１０を設けたセラミックグリーンシート１４ｂと、外層用セラミックグリーンシート１６ａ，１６ｂ，１６ｃ，１６ｄなどで構成されている。

セラミックグリーンシート１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ〜１５ｄ，１６ａ〜１６ｄは、例えばＦｅ−Ｎｉ−Ｃｕ系のフェライトセラミック粉末や誘電体セラミック粉末を結合剤などと一緒に混練したものを、ドクターブレード法などの方法でシート状にしたものである。ただし、本第１実施例は、フェライトセラミック粉末と誘電体セラミック粉末のいずれか一方で全てのセラミックグリーンシート１３ａ〜１６ｄを製作する（すなわち、単一材料で製作する）ものとし、磁性体シートと誘電体シートが積層ＬＣフィルタ１内に混在していない。帯状コイル導体パターン９，１０や引出し導体パターン１１は、Ａｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などからなり、スクリーン印刷などの方法により形成される。また、コイル用導体である層間接続用ビアホール７は、レーザビームなどを用いて孔を形成し、この孔にＡｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などを主成分とする導電性ペーストを充填することによって形成される。

帯状コイル導体パターン９および帯状コイル導体パターン１０はそれぞれ、シート１３ａ，１３ｂ上およびシート１４ａ，１４ｂ上に平行に配置されている。層間接続用ビアホール７は、軸心がシート１３ａ〜１６ｄの積み重ね方向に配設されており、連接されている。そして、帯状コイル導体パターン９の端部が、層間接続用ビアホール７を介して帯状コイル導体パターン１０の端部に電気的に接続することにより、帯状コイル導体パターン９と帯状コイル導体パターン１０が交互に電気的に直列に接続して螺旋状コイルＬ１を形成する。

螺旋状コイルＬ１の両端部は引出し導体パターン１１に電気的に接続されている。引出し導体パターン１１はシート１３ａ，１３ｂの左右の辺にそれぞれ露出している。

各シート１３ａ〜１６ｄは積み重ねられて圧着された後、一体的に焼成されて図２に示すような直方体形状を有する積層体２１とされる。積層体２１の左右の端面には入出力外部電極２２，２３が形成され、積層体２１の底面にはグランド外部電極２４が形成されている。外部電極２２〜２４は、塗布焼付、スパッタリング、あるいは蒸着などの方法により形成される。外部電極２２，２３には、引出し導体パターン１１がそれぞれ接続されている。グランド外部電極２４は、いずれにも接続しない。さらに、外部電極２２〜２４の表面に、はんだ付け性改善などの目的でＮｉめっきおよびＳｎめっきなどを施す。

以上の構成からなる積層ＬＣフィルタ１は、積層体２１の内部に、コイル軸がシート１３ａ〜１６ｄの積み重ね方向（矢印Ｋで示した方向）と直交する螺旋状コイルＬ１を有している。そして、積層ＬＣフィルタ１の左右の両端面に、螺旋状コイルＬ１の両端部に電気的に接続された入出力外部電極２２，２３が配設されている。従って、コイルＬ１は、いわゆる「縦積層横巻型」のコイルとなっている。

図３に示すように、積層体２１の下部に配置されている帯状コイル導体パターン１０はグランド外部電極２４と面で対向するため、両者間に発生する静電容量が大きくなる。

さらに、グランド外部電極２４は、コイルＬ１の一部を構成している帯状コイル導体パターン９や層間接続用ビアホール７には対向しないように設けられている。従って、静電容量は帯状コイル導体パターン１０の部分には形成されるが、帯状コイル導体パターン９や層間接続用ビアホール７の部分には形成されない。このため、帯状コイル導体パターン１０のそれぞれとグランド外部電極２４との間に、独立した静電容量Ｃ１，Ｃ２，Ｃ３，Ｃ４が形成される。図４は積層ＬＣフィルタ１の電気等価回路図である。そして、それぞれの静電容量Ｃ１〜Ｃ４が帯状コイル導体パターン１０のインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段のフィルタを構成する。この結果、急峻な減衰特性を有する分布型積層ＬＣフィルタ１を得ることができる。

また、帯状コイル導体パターン１０とグランド外部電極２４が静電容量Ｃ１〜Ｃ４を構成するので、コンデンサ電極が積層体に内蔵されているＬＣフィルタと比較して、残留インダクタンスを小さくすることができる。なぜなら、コンデンサ電極が積層体に内蔵されているＬＣフィルタでは、コンデンサ電極をグランド外部電極に電気的に接続するための引出し部にインダクタンスが発生するが、本第１実施例の積層ＬＣフィルタ１にはコンデンサ電極の引出し部分がない（グランド外部電極２４がコンデンサ電極の機能も有している）ため、残留インダクタンスが小さくなるからである。

さらに、本第１実施例では、帯状コイル導体パターン９，１０を表面に設けたシートをそれぞれ２枚重ねて、帯状コイル導体パターン９，１０を２層構造にすることにより、コイルＬ１の直流抵抗値を低減している。

また、グランド外部電極は、積層体２１の帯状コイル導体パターン１０に対向する底面だけでなく、帯状コイル導体パターン９に対向する上面にも形成してよい。図５は積層体２１の上面にもグランド外部電極２５を設けた積層ＬＣフィルタ１Ａを示す外観斜視図である。この状態で回路基板に実装する場合には、上下の方向性のない積層ＬＣフィルタ１Ａとなり、上側になるグランド外部電極は浮き電極となる。しかし、積層ＬＣフィルタ１Ａを横置きに立てた状態で回路基板に実装する場合には、グランド外部電極２４，２５は両方ともに回路基板のグランド電極に電気的に接続され、有効に機能することになる。

あるいは、図６に示すようなグランド外部電極２６を設けた積層ＬＣフィルタ１Ｂであってもよい。グランド外部電極２６は、積層体２１の上面と底面に配設され、両者を積層体２１の側面に配設した接続部２６ａによって繋いでいる。接続部２６ａは層間接続用ビアホール７と対向しない位置に設けられている。つまり、本第１実施例の場合、積層体２１の表面のうち層間接続用ビアホール７に対向する部分を避けるように、グランド外部電極を配設する必要がある。コイルＬ１を覆うように、積層体２１の外周全部にグランド外部電極を設けると、積層ＬＣフィルタ１を多段フィルタにすることができないからである。

［第２実施例、図７〜図１０］
図７に示すように、第２実施例の積層ＬＣフィルタ４１は、前記第１実施例の積層ＬＣフィルタ１において、セラミックグリーンシートの材料を変えたものと同様のものである。つまり、積層ＬＣフィルタ４１は、シート１３ａ，１３ｂ，１４ａ，１５ａ〜１５ｄを磁性体セラミックスで製作し、シート１７，１８ａ〜１８ｄを誘電体セラミックスで製作したものである。従って、その詳細な説明は省略する。図８は積層ＬＣフィルタ４１の内部透視図であり、図９はその垂直断面図である。

図９に示すように、積層体５１は、シートの積み重ね方向（矢印Ｋ方向）において、帯状コイル導体パターン９が形成されている面と帯状コイル導体パターン１０が配置されている面の間のセラミック層５２は磁性体セラミックスからなる。また、帯状コイル導体パターン９が形成されている面と、積層体５１の帯状コイル導体パターン９面に対向している表面（上面）との間のセラミック層５３は誘電体セラミックスからなる。さらに、帯状コイル導体パターン１０が形成されている面と、積層体５１の帯状コイル導体パターン１０面に対向している表面（底面）との間のセラミック層５４も誘電体セラミックスからなる。

従って、積層体５１の下部に配置されている帯状コイル導体パターン１０は誘電体セラミック層を挟んでグランド外部電極２４と面で対向するため、本第２実施例の積層ＬＣフィルタ４１は、両者間に発生する静電容量を第１実施例の積層ＬＣフィルタ１より一層大きくできる。図１０は積層ＬＣフィルタ１の電気等価回路図である。

また、セラミック層５３，５４の誘電体セラミックスの誘電率を変えることによって、コイルＬ１のインダクタンスには影響を与えることなく、静電容量の設計変更をすることができる。さらに、積層体を磁性体セラミックスだけで形成するよりも絶縁抵抗を高くでき、帯状コイル導体パターン９，１０とグランド外部電極２４との間の絶縁不良も低減できる。

［第３実施例、図１１〜図１３］
第３実施例の積層ＬＣフィルタは、前記第２実施例の積層ＬＣフィルタ４１において、グランド外部電極の形状を変えたものと同様のものである。つまり、図１１に示すように、積層ＬＣフィルタ６１は、コイルＬ１を覆うように、積層体５１の外周全部にグランド外部電極６２を設けている。

図１２に示すように、積層体５１のセラミック層５３，５４が誘電体セラミックスからなり、さらに、帯状コイル導体パターン９，１０とグランド外部電極６２は誘電体セラミック層５３，５４を挟んで広面積に対向している。また、帯状コイル導体パターン９，１０とグランド外部電極６２との間の絶縁層は、セラミックグリーンシート１７，１８ａ〜１８ｄで構成されるため、厚みの制御がし易く薄くできる。従って、それぞれの帯状コイル導体パターン９，１０とグランド外部電極６２との間には大きな静電容量Ｃ１〜Ｃ９が発生する。

これに対して、コイルの一部を構成している層間接続用ビアホール７とグランド外部電極６２との間には、セラミック層５２の磁性体セラミックスが配設されるとともに、その対向面積は小さい。また、通常、量産の場合には、複数の積層ＬＣフィルタを含んだマザー積層ブロックの状態で製造した後、製品サイズ毎にカットする。しかし、カットの際には、積層ずれを考慮したカット代が必要であるため、グランド外部電極６２と層間接続用ビアホール７との距離が長くなる。このため、層間接続用ビアホール７とグランド外部電極６２との間には、小さい静電容量Ｃ１ａ〜Ｃ８ａしか発生しない。

従って、コイルＬ１とグランド外部電極６２との間には、大小の静電容量が交互に繰り返して発生することになる。特に、帯状コイル導体パターン９，１０面とグランド外部電極６２との間の距離（誘電体セラミック層５３，５４の厚み）を、磁性体セラミック層５２における層間接続用ビアホール７とグランド外部電極６２との間の距離の１／２以下になるように設定した場合には、見掛け上は、大きな静電容量Ｃ１〜Ｃ９と比較して小さな静電容量Ｃ１ａ〜Ｃ８ａは殆ど無視できる。つまり、大きな静電容量Ｃ１〜Ｃ９のみが帯状コイル導体パターン９，１０のインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成しているように見える。この結果、急峻な減衰特性を有する積層ＬＣフィルタ６１を得ることができる。図１３は積層ＬＣフィルタ６１の電気等価回路図である。

つまり、本第３実施例の場合、グランド外部電極を配設する際に、積層体５１の表面のうち層間接続用ビアホール７に対向する部分を避けなくても、積層ＬＣフィルタ６１を多段フィルタにすることができる。

［他の実施例］
なお、本発明は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。積層セラミック電子部品としては、積層ＬＣフィルタの他に、例えば積層インダクタ、積層インピーダンス素子などがある。

また、積層セラミック電子部品を製造する場合、帯状コイル導体パターンやビアホールを設けたセラミックシートを積み重ねた後、一体的に焼成する工法に必ずしも限定されない。また、以下に説明する工法によって積層セラミック電子部品を製造してもよい。すなわち、印刷などの手法によりペースト状のセラミック材料を塗布してセラミック層を形成した後、そのセラミック層の上からペースト状の導電性材料を塗布して帯状コイル導体パターンやビアホールを形成する。さらにペースト状のセラミック材料を上から塗布してセラミック層とする。こうして順に重ね塗りをすることにより、積層構造を有するセラミック電子部品が得られる。

本発明に係る積層セラミック電子部品の第１実施例を示す分解斜視図。 図１に示した積層セラミック電子部品の内部透視図。 図２に示した積層セラミック電子部品の垂直断面図。 図２に示した積層セラミック電子部品の電気等価回路図。 第１実施例の変形例を示す外観斜視図。 第１実施例の別の変形例を示す外観斜視図。 本発明に係る積層セラミック電子部品の第２実施例を示す分解斜視図。 図７に示した積層セラミック電子部品の内部透視図。 図８に示した積層セラミック電子部品の垂直断面図。 図８に示した積層セラミック電子部品の電気等価回路図。 本発明に係る積層セラミック電子部品の第３実施例を示す内部透視図。 図１１に示した積層セラミック電子部品の垂直断面図。 図１２に示した積層セラミック電子部品の電気等価回路図。 従来例を示す水平断面図。 別の従来例を示す内部透視図。

符号の説明

１，１Ａ，１Ｂ，４１，６１…積層ＬＣフィルタ
７…層間接続用ビアホール
９，１０…帯状コイル導体パターン
１３ａ〜１８ｄ…セラミックグリーンシート
２２，２３…入出力外部電極
２４，２５，２６，６２…グランド外部電極
Ｌ１…螺旋状コイル
Ｃ１〜Ｃ９…静電容量

Claims (4)

1. 複数のセラミック層を積み重ねて構成したセラミック積層体と、
   前記セラミック積層体の内部に、前記セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、
   前記セラミック積層体の内部に、軸心が前記セラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、
   前記セラミック積層体の表面に設けられたグランド外部電極とを備え、
   前記複数の帯状コイル導体パターンの所定の端部同士を前記複数の層間接続用ビアホールによって接続して、コイル軸が前記セラミック層の積み重ね方向と直交するコイルを構成するとともに、
   前記セラミック積層体の表面のうち、前記層間接続用ビアホールと対向する部分を避けて、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられていること、
   を特徴とする積層セラミック電子部品。
2. 複数のセラミック層を積み重ねて構成したセラミック積層体と、
   前記セラミック積層体の内部に、前記セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、
   前記セラミック積層体の内部に、軸心が前記セラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、
   前記セラミック積層体の表面に設けられたグランド外部電極とを備え、
   前記複数の帯状コイル導体パターンの所定の端部同士を前記複数の層間接続用ビアホールによって接続して、コイル軸が前記セラミック層の積み重ね方向と直交するコイルを構成するとともに、
   前記セラミック積層体の表面のうち、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられ、
   前記セラミック層の積み重ね方向において、前記帯状コイル導体パターンが形成されている面と、前記セラミック積層体の前記帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、前記セラミック積層体の残りのセラミック層が磁性体セラミックスからなること、
   を特徴とする積層セラミック電子部品。
3. 複数のセラミック層を積み重ねて構成したセラミック積層体と、
   前記セラミック積層体の内部に、前記セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、
   前記セラミック積層体の内部に、軸心が前記セラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、
   前記セラミック積層体の表面に設けられたグランド外部電極とを備え、
   前記複数の帯状コイル導体パターンの所定の端部同士を前記複数の層間接続用ビアホールによって接続して、コイル軸が前記セラミック層の積み重ね方向と直交するコイルを構成するとともに、
   前記セラミック積層体の表面のうち、前記層間接続用ビアホールと対向する部分を避けて、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられ、
   前記セラミック層の積み重ね方向において、前記帯状コイル導体パターンが形成されている面と、前記セラミック積層体の前記帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、前記セラミック積層体の残りのセラミック層が磁性体セラミックスからなること、
   を特徴とする積層セラミック電子部品。
4. 前記複数の帯状コイル導体パターンと前記グランド外部電極との間に静電容量が断続的に形成され、前記静電容量のそれぞれが前記帯状コイル導体パターンのインダクタとともに複数の共振回路を形成し、前記複数の共振回路が多段フィルタを構成していることを特徴とする請求項１〜請求項３のいずれかに記載の積層セラミック電子部品。