JP2005184343A - 積層セラミック電子部品 - Google Patents
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Abstract
【課題】 大きな静電容量が得られる積層セラミック電子部品を提供する。
【解決手段】 積層LCフィルタ1は、積層体21の内部に、コイル軸がセラミックシートの積み重ね方向(矢印Kで示した方向)と直交する螺旋状コイルL1が配設されている。そして、積層LCフィルタ1の左右の両端面に、螺旋状コイルL1の両端部に電気的に接続された入出力用外部電極22,23が配設されている。従って、コイルL1は、いわゆる「縦積層横巻型」のコイルとなっている。積層体21の下部に配置されている帯状コイル導体パターン10はグランド外部電極24と面で対向する。さらに、グランド外部電極24は、コイルL1の一部を構成している層間接続用ビアホール7には対向しないように設けられている。
【選択図】 図2
【解決手段】 積層LCフィルタ1は、積層体21の内部に、コイル軸がセラミックシートの積み重ね方向(矢印Kで示した方向)と直交する螺旋状コイルL1が配設されている。そして、積層LCフィルタ1の左右の両端面に、螺旋状コイルL1の両端部に電気的に接続された入出力用外部電極22,23が配設されている。従って、コイルL1は、いわゆる「縦積層横巻型」のコイルとなっている。積層体21の下部に配置されている帯状コイル導体パターン10はグランド外部電極24と面で対向する。さらに、グランド外部電極24は、コイルL1の一部を構成している層間接続用ビアホール7には対向しないように設けられている。
【選択図】 図2
Description
本発明は、積層セラミック電子部品、特に、高周波ノイズを効率良く抑制することができる積層LCフィルタなどの積層セラミック電子部品に関する。
従来より、積層LCフィルタとして、特許文献1に記載のものが知られている。図14はこの積層LCフィルタ71の水平断面図である。積層LCフィルタ71は、コイル導体パターン72を設けた絶縁シートを複数積み重ねて積層体75とし、各コイル導体パターン72を絶縁シートに設けた層間接続用ビアホールを介して電気的に接続して、螺旋状のコイルL2を形成している。
絶縁シートの積み重ね方向は矢印Kで示した方向であり、コイルL2のコイル軸は絶縁シートの積み重ね方向と平行である。すなわち、コイルL2は横積層横巻型のコイルである。積層体75の左右両端部には入出力外部電極76,77が形成され、側面の中央部にはグランド外部電極78,79が形成されている。入出力外部電極76と77の間には、コイルL2が電気的に接続されている。そして、コイル導体パターン72とグランド外部電極78,79との間に発生する静電容量とコイルL2自身が有するインダクタンスとでフィルタを構成している。
しかしながら、積層LCフィルタ71は、コイル導体パターン72のエッジ部がグランド外部電極78,79に対向するため、両者間の対向面積が小さく、大きな静電容量を形成することができなかった。
一方、縦積層横巻型コイルを内蔵した積層LCフィルタとしては、特許文献2に記載のものが知られている。図15に示すように、この積層LCフィルタ81は、複数の帯状コイル導体パターン82を同一面上に設けた絶縁シートと、複数の層間接続用ビアホール84を設けた絶縁シートと、複数の帯状コイル導体パターン83を同一面上に設けた絶縁シートとを積み重ねて積層体85としている。
積層体85の上部に配置された帯状コイル導体パターン82の端部が、層間接続用ビアホール84を介して、積層体85の下部に配置された帯状コイル導体パターン83の端部に電気的に接続することにより、帯状コイル導体パターン82と83が交互に電気的に直列に接続して螺旋状コイルL3を形成している。絶縁シートの積み重ね方向は矢印Kで示した方向であり、コイルL3のコイル軸は絶縁シートの積み重ね方向と直交している。すなわち、コイルL3は縦積層横巻型のコイルである。
積層体85の左右両端部には入出力外部電極86,87が形成され、側面の中央部にはグランド外部電極88,89が形成されている。入出力外部電極86と87の間には、コイルL3が電気的に接続されている。そして、層間接続用ビアホール84とグランド外部電極88,89との間に発生する静電容量とコイルL3自身が有するインダクタンスとでフィルタを構成している。
しかしながら、積層LCフィルタ81も、層間接続用ビアホール84がグランド外部電極88,89に対向するため、両者間の対向面積が小さく、大きな静電容量を形成することができなかった。
特開平9−293612号公報
特開2002−252117号公報
そこで、本発明の目的は、大きな静電容量が得られる積層セラミック電子部品を提供することにある。
前記目的を達成するため、本発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、層間接続用ビアホールと対向する部分を避けて、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられていることを特徴とする。
以上の構成により、それぞれの帯状コイル導体パターンはグランド外部電極と面で対向するため、両者間に発生する静電容量が大きくなる。さらに、グランド外部電極は、コイルの一部を構成している層間接続用ビアホールに対向しないように設けられているため、帯状コイル導体パターンとグランド外部電極との間にそれぞれ独立した静電容量が形成される。そして、それぞれの静電容量が帯状コイル導体パターンのインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成する。
また、本発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられ、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されている面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、セラミック積層体の残りのセラミック層が磁性体セラミックスからなることを特徴とする。
以上の構成により、それぞれの帯状コイル導体パターンはグランド外部電極と面で対向するため、両者間に発生する静電容量が大きくなる。
さらに、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されている面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなるようにしたので、帯状コイル導体パターンとグランド外部電極との間には大きな静電容量が形成される。これに対して、コイルの一部を構成している層間接続用ビアホールとグランド外部電極との間には磁性体セラミックスが配設されているため、両者間に形成される静電容量は小さい。従って、コイルとグランド外部電極との間に、大小の静電容量が交互に繰り返して発生することになる。そして、見掛け上は、小さな静電容量は殆ど無視できるので、大きな静電容量のみが帯状コイル導体パターンのインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成しているように見える。
あるいは、本発明に係る積層セラミック電子部品は、複数のセラミック層を積み重ねて構成したセラミック積層体と、セラミック積層体の内部に、セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、セラミック積層体の内部に、軸心がセラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、セラミック積層体の表面に設けられたグランド外部電極とを備え、複数の帯状コイル導体パターンの所定の端部同士を複数の層間接続用ビアホールによって接続して、コイル軸がセラミック層の積み重ね方向と直交するコイルを構成するとともに、セラミック積層体の表面のうち、層間接続用ビアホールと対向する部分を避けて、帯状コイル導体パターン面と対向する部分にグランド外部電極が設けられ、セラミック層の積み重ね方向において、帯状コイル導体パターンが形成されている面と、セラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、セラミック積層体の残りのセラミック層が磁性体セラミックスからなることを特徴とする。
本発明によれば、帯状コイル導体パターンとグランド外部電極が面で対向するので、帯状コイル導体パターンとグランド外部電極の間に大きな静電容量を形成することができる。
さらに、グランド外部電極を、コイルの一部を構成している層間接続用ビアホールに対向しないように、セラミック積層体の表面に設けることにより、多段フィルタを構成することができる。また、帯状コイル導体パターンが形成されている面とセラミック積層体の帯状コイル導体パターン面に対向している表面との間のセラミック層を、誘電体セラミックスにて製作することによっても、多段フィルタを構成することができる。この結果、急峻な減衰特性を有する積層セラミック電子部品を得ることができる。
以下、本発明に係る積層セラミック電子部品の実施例について添付の図面を参照して説明する。
[第1実施例、図1〜図6]
図1に示すように、積層LCフィルタ1は、複数の帯状コイル導体パターン9と引出し導体パターン11と層間接続用ビアホール7とを設けたセラミックグリーンシート13a,13bと、層間接続用ビアホール7を設けたセラミックグリーンシート15a,15b,15c,15dと、複数の帯状コイル導体パターン10と層間接続用ビアホール7を設けたセラミックグリーンシート14aと、複数の帯状コイル導体パターン10を設けたセラミックグリーンシート14bと、外層用セラミックグリーンシート16a,16b,16c,16dなどで構成されている。
図1に示すように、積層LCフィルタ1は、複数の帯状コイル導体パターン9と引出し導体パターン11と層間接続用ビアホール7とを設けたセラミックグリーンシート13a,13bと、層間接続用ビアホール7を設けたセラミックグリーンシート15a,15b,15c,15dと、複数の帯状コイル導体パターン10と層間接続用ビアホール7を設けたセラミックグリーンシート14aと、複数の帯状コイル導体パターン10を設けたセラミックグリーンシート14bと、外層用セラミックグリーンシート16a,16b,16c,16dなどで構成されている。
セラミックグリーンシート13a,13b,14a,14b,15a〜15d,16a〜16dは、例えばFe−Ni−Cu系のフェライトセラミック粉末や誘電体セラミック粉末を結合剤などと一緒に混練したものを、ドクターブレード法などの方法でシート状にしたものである。ただし、本第1実施例は、フェライトセラミック粉末と誘電体セラミック粉末のいずれか一方で全てのセラミックグリーンシート13a〜16dを製作する(すなわち、単一材料で製作する)ものとし、磁性体シートと誘電体シートが積層LCフィルタ1内に混在していない。帯状コイル導体パターン9,10や引出し導体パターン11は、Ag,Pd,Cu,Auやこれらの合金などからなり、スクリーン印刷などの方法により形成される。また、コイル用導体である層間接続用ビアホール7は、レーザビームなどを用いて孔を形成し、この孔にAg,Pd,Cu,Auやこれらの合金などを主成分とする導電性ペーストを充填することによって形成される。
帯状コイル導体パターン9および帯状コイル導体パターン10はそれぞれ、シート13a,13b上およびシート14a,14b上に平行に配置されている。層間接続用ビアホール7は、軸心がシート13a〜16dの積み重ね方向に配設されており、連接されている。そして、帯状コイル導体パターン9の端部が、層間接続用ビアホール7を介して帯状コイル導体パターン10の端部に電気的に接続することにより、帯状コイル導体パターン9と帯状コイル導体パターン10が交互に電気的に直列に接続して螺旋状コイルL1を形成する。
螺旋状コイルL1の両端部は引出し導体パターン11に電気的に接続されている。引出し導体パターン11はシート13a,13bの左右の辺にそれぞれ露出している。
各シート13a〜16dは積み重ねられて圧着された後、一体的に焼成されて図2に示すような直方体形状を有する積層体21とされる。積層体21の左右の端面には入出力外部電極22,23が形成され、積層体21の底面にはグランド外部電極24が形成されている。外部電極22〜24は、塗布焼付、スパッタリング、あるいは蒸着などの方法により形成される。外部電極22,23には、引出し導体パターン11がそれぞれ接続されている。グランド外部電極24は、いずれにも接続しない。さらに、外部電極22〜24の表面に、はんだ付け性改善などの目的でNiめっきおよびSnめっきなどを施す。
以上の構成からなる積層LCフィルタ1は、積層体21の内部に、コイル軸がシート13a〜16dの積み重ね方向(矢印Kで示した方向)と直交する螺旋状コイルL1を有している。そして、積層LCフィルタ1の左右の両端面に、螺旋状コイルL1の両端部に電気的に接続された入出力外部電極22,23が配設されている。従って、コイルL1は、いわゆる「縦積層横巻型」のコイルとなっている。
図3に示すように、積層体21の下部に配置されている帯状コイル導体パターン10はグランド外部電極24と面で対向するため、両者間に発生する静電容量が大きくなる。
さらに、グランド外部電極24は、コイルL1の一部を構成している帯状コイル導体パターン9や層間接続用ビアホール7には対向しないように設けられている。従って、静電容量は帯状コイル導体パターン10の部分には形成されるが、帯状コイル導体パターン9や層間接続用ビアホール7の部分には形成されない。このため、帯状コイル導体パターン10のそれぞれとグランド外部電極24との間に、独立した静電容量C1,C2,C3,C4が形成される。図4は積層LCフィルタ1の電気等価回路図である。そして、それぞれの静電容量C1〜C4が帯状コイル導体パターン10のインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段のフィルタを構成する。この結果、急峻な減衰特性を有する分布型積層LCフィルタ1を得ることができる。
また、帯状コイル導体パターン10とグランド外部電極24が静電容量C1〜C4を構成するので、コンデンサ電極が積層体に内蔵されているLCフィルタと比較して、残留インダクタンスを小さくすることができる。なぜなら、コンデンサ電極が積層体に内蔵されているLCフィルタでは、コンデンサ電極をグランド外部電極に電気的に接続するための引出し部にインダクタンスが発生するが、本第1実施例の積層LCフィルタ1にはコンデンサ電極の引出し部分がない(グランド外部電極24がコンデンサ電極の機能も有している)ため、残留インダクタンスが小さくなるからである。
さらに、本第1実施例では、帯状コイル導体パターン9,10を表面に設けたシートをそれぞれ2枚重ねて、帯状コイル導体パターン9,10を2層構造にすることにより、コイルL1の直流抵抗値を低減している。
また、グランド外部電極は、積層体21の帯状コイル導体パターン10に対向する底面だけでなく、帯状コイル導体パターン9に対向する上面にも形成してよい。図5は積層体21の上面にもグランド外部電極25を設けた積層LCフィルタ1Aを示す外観斜視図である。この状態で回路基板に実装する場合には、上下の方向性のない積層LCフィルタ1Aとなり、上側になるグランド外部電極は浮き電極となる。しかし、積層LCフィルタ1Aを横置きに立てた状態で回路基板に実装する場合には、グランド外部電極24,25は両方ともに回路基板のグランド電極に電気的に接続され、有効に機能することになる。
あるいは、図6に示すようなグランド外部電極26を設けた積層LCフィルタ1Bであってもよい。グランド外部電極26は、積層体21の上面と底面に配設され、両者を積層体21の側面に配設した接続部26aによって繋いでいる。接続部26aは層間接続用ビアホール7と対向しない位置に設けられている。つまり、本第1実施例の場合、積層体21の表面のうち層間接続用ビアホール7に対向する部分を避けるように、グランド外部電極を配設する必要がある。コイルL1を覆うように、積層体21の外周全部にグランド外部電極を設けると、積層LCフィルタ1を多段フィルタにすることができないからである。
[第2実施例、図7〜図10]
図7に示すように、第2実施例の積層LCフィルタ41は、前記第1実施例の積層LCフィルタ1において、セラミックグリーンシートの材料を変えたものと同様のものである。つまり、積層LCフィルタ41は、シート13a,13b,14a,15a〜15dを磁性体セラミックスで製作し、シート17,18a〜18dを誘電体セラミックスで製作したものである。従って、その詳細な説明は省略する。図8は積層LCフィルタ41の内部透視図であり、図9はその垂直断面図である。
図7に示すように、第2実施例の積層LCフィルタ41は、前記第1実施例の積層LCフィルタ1において、セラミックグリーンシートの材料を変えたものと同様のものである。つまり、積層LCフィルタ41は、シート13a,13b,14a,15a〜15dを磁性体セラミックスで製作し、シート17,18a〜18dを誘電体セラミックスで製作したものである。従って、その詳細な説明は省略する。図8は積層LCフィルタ41の内部透視図であり、図9はその垂直断面図である。
図9に示すように、積層体51は、シートの積み重ね方向(矢印K方向)において、帯状コイル導体パターン9が形成されている面と帯状コイル導体パターン10が配置されている面の間のセラミック層52は磁性体セラミックスからなる。また、帯状コイル導体パターン9が形成されている面と、積層体51の帯状コイル導体パターン9面に対向している表面(上面)との間のセラミック層53は誘電体セラミックスからなる。さらに、帯状コイル導体パターン10が形成されている面と、積層体51の帯状コイル導体パターン10面に対向している表面(底面)との間のセラミック層54も誘電体セラミックスからなる。
従って、積層体51の下部に配置されている帯状コイル導体パターン10は誘電体セラミック層を挟んでグランド外部電極24と面で対向するため、本第2実施例の積層LCフィルタ41は、両者間に発生する静電容量を第1実施例の積層LCフィルタ1より一層大きくできる。図10は積層LCフィルタ1の電気等価回路図である。
また、セラミック層53,54の誘電体セラミックスの誘電率を変えることによって、コイルL1のインダクタンスには影響を与えることなく、静電容量の設計変更をすることができる。さらに、積層体を磁性体セラミックスだけで形成するよりも絶縁抵抗を高くでき、帯状コイル導体パターン9,10とグランド外部電極24との間の絶縁不良も低減できる。
[第3実施例、図11〜図13]
第3実施例の積層LCフィルタは、前記第2実施例の積層LCフィルタ41において、グランド外部電極の形状を変えたものと同様のものである。つまり、図11に示すように、積層LCフィルタ61は、コイルL1を覆うように、積層体51の外周全部にグランド外部電極62を設けている。
第3実施例の積層LCフィルタは、前記第2実施例の積層LCフィルタ41において、グランド外部電極の形状を変えたものと同様のものである。つまり、図11に示すように、積層LCフィルタ61は、コイルL1を覆うように、積層体51の外周全部にグランド外部電極62を設けている。
図12に示すように、積層体51のセラミック層53,54が誘電体セラミックスからなり、さらに、帯状コイル導体パターン9,10とグランド外部電極62は誘電体セラミック層53,54を挟んで広面積に対向している。また、帯状コイル導体パターン9,10とグランド外部電極62との間の絶縁層は、セラミックグリーンシート17,18a〜18dで構成されるため、厚みの制御がし易く薄くできる。従って、それぞれの帯状コイル導体パターン9,10とグランド外部電極62との間には大きな静電容量C1〜C9が発生する。
これに対して、コイルの一部を構成している層間接続用ビアホール7とグランド外部電極62との間には、セラミック層52の磁性体セラミックスが配設されるとともに、その対向面積は小さい。また、通常、量産の場合には、複数の積層LCフィルタを含んだマザー積層ブロックの状態で製造した後、製品サイズ毎にカットする。しかし、カットの際には、積層ずれを考慮したカット代が必要であるため、グランド外部電極62と層間接続用ビアホール7との距離が長くなる。このため、層間接続用ビアホール7とグランド外部電極62との間には、小さい静電容量C1a〜C8aしか発生しない。
従って、コイルL1とグランド外部電極62との間には、大小の静電容量が交互に繰り返して発生することになる。特に、帯状コイル導体パターン9,10面とグランド外部電極62との間の距離(誘電体セラミック層53,54の厚み)を、磁性体セラミック層52における層間接続用ビアホール7とグランド外部電極62との間の距離の1/2以下になるように設定した場合には、見掛け上は、大きな静電容量C1〜C9と比較して小さな静電容量C1a〜C8aは殆ど無視できる。つまり、大きな静電容量C1〜C9のみが帯状コイル導体パターン9,10のインダクタンスとともに複数の共振回路を形成し、この複数の共振回路が多段フィルタを構成しているように見える。この結果、急峻な減衰特性を有する積層LCフィルタ61を得ることができる。図13は積層LCフィルタ61の電気等価回路図である。
つまり、本第3実施例の場合、グランド外部電極を配設する際に、積層体51の表面のうち層間接続用ビアホール7に対向する部分を避けなくても、積層LCフィルタ61を多段フィルタにすることができる。
[他の実施例]
なお、本発明は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。積層セラミック電子部品としては、積層LCフィルタの他に、例えば積層インダクタ、積層インピーダンス素子などがある。
なお、本発明は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。積層セラミック電子部品としては、積層LCフィルタの他に、例えば積層インダクタ、積層インピーダンス素子などがある。
また、積層セラミック電子部品を製造する場合、帯状コイル導体パターンやビアホールを設けたセラミックシートを積み重ねた後、一体的に焼成する工法に必ずしも限定されない。また、以下に説明する工法によって積層セラミック電子部品を製造してもよい。すなわち、印刷などの手法によりペースト状のセラミック材料を塗布してセラミック層を形成した後、そのセラミック層の上からペースト状の導電性材料を塗布して帯状コイル導体パターンやビアホールを形成する。さらにペースト状のセラミック材料を上から塗布してセラミック層とする。こうして順に重ね塗りをすることにより、積層構造を有するセラミック電子部品が得られる。
1,1A,1B,41,61…積層LCフィルタ
7…層間接続用ビアホール
9,10…帯状コイル導体パターン
13a〜18d…セラミックグリーンシート
22,23…入出力外部電極
24,25,26,62…グランド外部電極
L1…螺旋状コイル
C1〜C9…静電容量
7…層間接続用ビアホール
9,10…帯状コイル導体パターン
13a〜18d…セラミックグリーンシート
22,23…入出力外部電極
24,25,26,62…グランド外部電極
L1…螺旋状コイル
C1〜C9…静電容量
Claims (4)
- 複数のセラミック層を積み重ねて構成したセラミック積層体と、
前記セラミック積層体の内部に、前記セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、
前記セラミック積層体の内部に、軸心が前記セラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、
前記セラミック積層体の表面に設けられたグランド外部電極とを備え、
前記複数の帯状コイル導体パターンの所定の端部同士を前記複数の層間接続用ビアホールによって接続して、コイル軸が前記セラミック層の積み重ね方向と直交するコイルを構成するとともに、
前記セラミック積層体の表面のうち、前記層間接続用ビアホールと対向する部分を避けて、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられていること、
を特徴とする積層セラミック電子部品。 - 複数のセラミック層を積み重ねて構成したセラミック積層体と、
前記セラミック積層体の内部に、前記セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、
前記セラミック積層体の内部に、軸心が前記セラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、
前記セラミック積層体の表面に設けられたグランド外部電極とを備え、
前記複数の帯状コイル導体パターンの所定の端部同士を前記複数の層間接続用ビアホールによって接続して、コイル軸が前記セラミック層の積み重ね方向と直交するコイルを構成するとともに、
前記セラミック積層体の表面のうち、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられ、
前記セラミック層の積み重ね方向において、前記帯状コイル導体パターンが形成されている面と、前記セラミック積層体の前記帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、前記セラミック積層体の残りのセラミック層が磁性体セラミックスからなること、
を特徴とする積層セラミック電子部品。 - 複数のセラミック層を積み重ねて構成したセラミック積層体と、
前記セラミック積層体の内部に、前記セラミック層の面に対してパターン面が平行に配置された複数の帯状コイル導体パターンと、
前記セラミック積層体の内部に、軸心が前記セラミック層の積み重ね方向に対して平行に配置された複数の層間接続用ビアホールと、
前記セラミック積層体の表面に設けられたグランド外部電極とを備え、
前記複数の帯状コイル導体パターンの所定の端部同士を前記複数の層間接続用ビアホールによって接続して、コイル軸が前記セラミック層の積み重ね方向と直交するコイルを構成するとともに、
前記セラミック積層体の表面のうち、前記層間接続用ビアホールと対向する部分を避けて、前記帯状コイル導体パターン面と対向する部分に前記グランド外部電極が設けられ、
前記セラミック層の積み重ね方向において、前記帯状コイル導体パターンが形成されている面と、前記セラミック積層体の前記帯状コイル導体パターン面に対向している表面との間のセラミック層が誘電体セラミックスからなり、前記セラミック積層体の残りのセラミック層が磁性体セラミックスからなること、
を特徴とする積層セラミック電子部品。 - 前記複数の帯状コイル導体パターンと前記グランド外部電極との間に静電容量が断続的に形成され、前記静電容量のそれぞれが前記帯状コイル導体パターンのインダクタとともに複数の共振回路を形成し、前記複数の共振回路が多段フィルタを構成していることを特徴とする請求項1〜請求項3のいずれかに記載の積層セラミック電子部品。
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JP2003421020A JP2005184343A (ja) | 2003-12-18 | 2003-12-18 | 積層セラミック電子部品 |
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WO2005060093A1 (ja) | 2005-06-30 |
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