WO2024070195A1 - 半導体装置 - Google Patents

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WO2024070195A1
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WO
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electrode
disposed
semiconductor device
substrate
capacitor
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郁弥 長澤
一魁 鶴田
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ローム株式会社
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    • H01G4/002—Details
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
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    • H—ELECTRICITY
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    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/075—Ladder networks, e.g. electric wave filters

Definitions

  • This embodiment relates to a semiconductor device.
  • a bandpass filter circuit In electrical circuits, a bandpass filter circuit is generally constructed using a passive filter that combines inductors and capacitors to utilize the characteristics of a resonant circuit. It is also known that a bandpass filter circuit can be realized using a lumped constant circuit that mimics the equivalent circuit of the Su-Schrieffer-Heeger model (hereinafter referred to as the SSH model), which has topological characteristics.
  • SSH model Su-Schrieffer-Heeger model
  • This disclosure provides a semiconductor device that can be made smaller and thinner.
  • a semiconductor device includes a base having a first main surface and a second main surface opposite the first main surface, and a ground pad disposed on the first main surface.
  • the base has a first via disposed inside the base, a capacitor disposed inside the base and electrically connected to the first via, and a second via disposed inside the base and electrically connected to the capacitor.
  • the semiconductor device has a periodic structure in which the minimum unit is an arrangement of the first via, the capacitor, the second via, the capacitor, and the first via in that order, and the minimum units are periodically connected.
  • FIG. 1 is a top view of a semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line A1-A1 in FIG.
  • FIG. 3 is an equivalent circuit diagram of the semiconductor device according to the first embodiment shown in FIG.
  • FIG. 4 is a diagram showing the two-dimensional arrangement relationship of the first vias, the second vias, and the capacitors of the semiconductor device according to the first embodiment.
  • FIG. 5 is an equivalent circuit diagram of the semiconductor device according to the first embodiment shown in FIG.
  • FIG. 6A is a top view of the first via taken along line A2-A2 in FIG.
  • FIG. 6B is a cross-sectional view of the first via taken along line A2-A2 in FIG.
  • FIG. 6A is a top view of the first via taken along line A2-A2 in FIG.
  • FIG. 6C is a top view of the second via taken along line A3-A3 in FIG.
  • FIG. 6D is a cross-sectional view of the second via taken along line A3-A3 in FIG.
  • FIG. 6E is a top view of the capacitor taken along line A4-A4 in FIG.
  • FIG. 6F is a cross-sectional view of the capacitor taken along line A4-A4 in FIG.
  • FIG. 7 is a cross-sectional view taken along line A1-A1 of the semiconductor device according to the second embodiment.
  • FIG. 8 is a cross-sectional view taken along line A1-A1 of the semiconductor device according to the third embodiment.
  • FIG. 9 is a cross-sectional view taken along line A1-A1 of the semiconductor device according to the fourth embodiment.
  • FIG. 10 is an enlarged view of part B in FIG. 9 .
  • FIG. 11 is a cross-sectional view taken along line A1-A1 of the semiconductor device according to the fifth embodiment.
  • FIG. 12 is a top view of the semiconductor device according to the sixth embodiment.
  • FIG. 13 is a cross-sectional view taken along line A5-A5 in FIG.
  • FIG. 14 is a diagram showing a two-dimensional arrangement relationship between the first vias, the second vias, the capacitors, and the first electrodes of the semiconductor device according to the sixth embodiment.
  • FIG. 15 is an equivalent circuit diagram of the semiconductor device according to the sixth embodiment shown in FIG.
  • FIG. 16 is a top view of a semiconductor device according to a first modification of the sixth embodiment.
  • FIG. 17 is a diagram showing a two-dimensional arrangement relationship between a first via, a second via, a capacitor, and a first electrode of a semiconductor device according to a first modification of the sixth embodiment.
  • FIG. 18 is an equivalent circuit diagram of the semiconductor device according to the first modification of the sixth embodiment shown in FIG.
  • FIG. 19 is a top view of a semiconductor device according to a second modification of the sixth embodiment.
  • FIG. 20 is a diagram showing a two-dimensional arrangement relationship between a first via, a second via, a capacitor, and a first electrode of a semiconductor device according to a second modification of the sixth embodiment.
  • FIG. 21 is a top view of a semiconductor device according to a third modification of the sixth embodiment.
  • FIG. 21 is a top view of a semiconductor device according to a third modification of the sixth embodiment.
  • FIG. 22 is a diagram showing a two-dimensional arrangement relationship between a first via, a second via, a capacitor, and a first electrode of a semiconductor device according to a third modification of the sixth embodiment.
  • FIG. 23 is a top view of a semiconductor device according to a fourth modification of the sixth embodiment.
  • FIG. 24 is a diagram showing a two-dimensional arrangement relationship between a first via, a second via, a capacitor, and a first electrode of a semiconductor device according to a fourth modification of the sixth embodiment.
  • FIG. 23 is a top view of a semiconductor device according to a fourth modification of the sixth embodiment.
  • FIG. 24 is a diagram showing a two-dimensional arrangement relationship between a first via, a second via, a capacitor, and a first electrode of a semiconductor device according to a fourth modification of the sixth embodiment.
  • electrically connected includes cases where the connection is made via "something that has some kind of electrical action.”
  • something that has some kind of electrical action is not particularly limited as long as it allows the transmission and reception of electrical signals between the connected objects.
  • something that has some kind of electrical action includes electrodes, wiring, switching elements, and elements with various other functions.
  • a semiconductor device comprising a base having a first main surface and a second main surface opposite the first main surface, and a ground pad disposed on the first main surface, the base having a first via disposed inside the base, a capacitor disposed inside the base and electrically connected to the first via, and a second via disposed inside the base and electrically connected to the capacitor, the semiconductor device having a periodic structure in which the minimum unit is an arrangement of the first via, the capacitor, the second via, the capacitor, and the first via in that order, and the minimum units are periodically arranged.
  • FIG. 1 is a top view of a semiconductor device 10 according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line A1-A1 in FIG. 1.
  • the device surface in the plan view shown in FIG. 1 is the X-Y plane, and the direction perpendicular to the X-Y plane is the Z axis.
  • FIG. 2 is an X-Z plane as seen from the Y direction. That is, the first direction of the base 1 is the X direction, the second direction perpendicular to the X direction is the Y direction, and the third direction perpendicular to the first and second directions is the Z direction.
  • the first direction of the base 1 is the X direction
  • the second direction perpendicular to the first direction is the Y direction
  • the third direction which is the thickness direction of the base 1 is the Z direction.
  • the semiconductor device 10 includes a base 1 and ground pads (21, 22).
  • the base 1 has a first main surface 1a and a second main surface 1b opposite the first main surface 1a.
  • the base 1 also has a substrate 11, a first insulator 12, and a second insulator 13.
  • the substrate 11, the first insulator 12, and the second insulator 13 are disposed inside the base 1.
  • the first vias ( 141 , 142 , 143 , 144 ), second vias ( 151 , 152 , 153 ), and ground vias 41 are disposed inside the base 1 and the substrate 11.
  • the first vias ( 141 , 142 , 143 , 144 ) are an example of a first via 14.
  • the second vias ( 151 , 152 , 153 ) are an example of a second via 15.
  • the first vias may be collectively referred to as 14, and the second vias may be collectively referred to as 15.
  • the first vias ( 14 1 , 14 2 , 14 3 , 14 4 ), the second vias ( 15 1 , 15 2 , 15 3 ), and the ground via 41 pass through the substrate 11 .
  • the parallel plate capacitors (16 2 , 16 4 , 16 6 ) are disposed inside the first insulator 12.
  • the parallel plate capacitors (16 2 , 16 4 , 16 6 ) are disposed on the substrate 11 on the first main surface 1a side.
  • the parallel plate capacitors (16 1 , 16 3 , 16 5 ) are disposed inside the second insulator 13.
  • the parallel plate capacitors (16 1 , 16 3 , 16 5 ) are disposed on the substrate 11 on the second main surface 1b side.
  • the parallel plate capacitors (16 2 , 16 4 , 16 6 ) include a first electrode 23, a dielectric 31, and a second electrode 27.
  • the parallel plate capacitors (16 1 , 16 3 , 16 5 ) include a third electrode 24, a dielectric 32, and a fourth electrode 28.
  • the parallel plate capacitors (16 2 , 16 4 , 16 6 ) and the parallel plate capacitors (16 1 , 16 3 , 16 5 ) may be collectively referred to as 16.
  • the first electrode 23 is disposed on the substrate 11 on the first principal surface 1a side.
  • the first electrode 23 is also disposed between the substrate 11 and the dielectric 31.
  • the dielectric 31 is disposed on the first electrode 23 on the first principal surface 1a side.
  • the dielectric 31 is also disposed between the first electrode 23 and the second electrode 27.
  • the second electrode 27 is disposed on the dielectric 31 on the first principal surface 1a side.
  • the second electrode 27 is also disposed between the dielectric 31 and the ground pad 21.
  • the third electrode 24 is disposed on the substrate 11 on the second principal surface 1b side.
  • the third electrode 24 is also disposed between the substrate 11 and the dielectric 32.
  • the dielectric 32 is disposed on the third electrode 24 on the second principal surface 1b side.
  • the dielectric 32 is also disposed between the third electrode 24 and the fourth electrode 28.
  • the fourth electrode 28 is disposed on the dielectric 32 on the second principal surface 1b side.
  • the fourth electrode 28 is also disposed between the dielectric 32 and the ground pad 22.
  • the first insulator 12 and the ground electrode 25 are disposed on the substrate 11 on the first principal surface 1a side.
  • the first insulator 12 is also disposed between the substrate 11 and the ground pad 21.
  • the second insulator 13 and the ground electrode 26 are disposed on the substrate 11 on the second principal surface 1b side.
  • the second insulator 13 is also disposed between the substrate 11 and the ground pad 22.
  • Ground pad 21 is disposed on first main surface 1a.
  • Ground pad 22 is disposed on second main surface 1b. Although not shown, ground pad 21 and ground pad 22 may cover the entire surface of substrate 1.
  • a first electrode 23 of one of the parallel plate capacitors (16 2 , 16 4 , 16 6 ) is connected to a third electrode 24 of one of the parallel plate capacitors (16 1 , 16 3 , 16 5 ) through the first vias (14 2 , 14 3 ) and the second vias (15 1 , 15 2 , 15 3 ).
  • the first electrode 23 is also connected to a ground electrode 26 through the first via 14 4 .
  • the other second electrodes 27 of the parallel plate capacitors ( 16 2 , 16 4 , 16 6 ) are connected to the ground pad 21 and are connected to the ground electrode 25 via the ground pad 21 .
  • One third electrode 24 of the parallel plate capacitor 16 1 is connected to a ground electrode 25 through a first via 14 1 .
  • the other, fourth electrode 28 of the parallel plate capacitors ( 16 1 , 16 3 , 16 5 ) is connected to the ground pad 22 and is connected to the ground electrode 26 via the ground pad 22 .
  • a ground via 41 is connected between the ground electrode 25 and the ground electrode 26.
  • Ground pads 21 and 22 are not limited to ground potential, and may be connected, for example, to a reference potential that serves as the basis for circuit operation.
  • the substrate 11 is formed of, for example, silicon (Si) or glass (SiO 2 ).
  • the first insulator 12 and the second insulator 13 are formed of, for example, an oxide film (SiO 2 ), a nitride film (Si 3 N 4 ), and a resin film.
  • the resin film may be made of, for example, polyimide resin (PI), polyparaphenylenebenzobisoxazole resin (PBO), benzocyclobutene resin (BCB), or epoxy resin.
  • the semiconductor device 10 has a periodic structure in which the minimum unit is an arrangement of the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged in this order inside the base 1, and the minimum units are arranged periodically.
  • the first periodic structure includes the first via 14 1 , the parallel plate capacitor 16 1 , the second via 15 1 , the parallel plate capacitor 16 2 , and the first via 14 2 .
  • the second periodic structure includes the first via 14 2 , the parallel plate capacitor 16 3 , the second via 15 2 , the parallel plate capacitor 16 4 , and the first via 14 3 .
  • the third periodic structure includes the first via 14 3 , the parallel plate capacitor 16 5 , the second via 15 3 , the parallel plate capacitor 16 6 , and the first via 14 4 .
  • the periodic structures Nos. 1 to 3 will be described as examples. The periodic structures will be described with reference to FIG.
  • FIG. 3 is an equivalent circuit diagram of the semiconductor device according to the first embodiment shown in FIG. 2.
  • the equivalent circuit is represented by a one-dimensional LC ladder circuit as shown in Figure 3. That is, as shown in Figure 3, the equivalent circuit can be represented as a periodic structure (100, 200, 300) including a first inductor La, a second inductor Lb connected in series with the first inductor La, and a capacitor C electrically connected in parallel between the connection point between the first inductor La and the second inductor Lb and the ground pad.
  • a periodic structure 100, 200, 300
  • the first vias (14 1 , 14 2 , 14 3 , 14 4 ) include a first inductor La.
  • the second vias (15 1 , 15 2 , 15 3 ) include a second inductor Lb.
  • the parallel plate capacitors (16 1 , 16 2 , 16 3 , 16 4 , 16 5 , 16 6 ) include a capacitor C electrically connected between a connection point between the first inductor La and the second inductor Lb, which are connected in series, and a ground pad.
  • the inductance values of the first inductor La and the second inductor Lb will be described with reference to FIGS. 6A to 6D.
  • the capacitance value of the capacitor C will be described with reference to FIGS. 6E and 6F.
  • the equivalent circuit has a circuit configuration in which three periodic structures (100, 200, 300) are electrically connected.
  • the equivalent circuit of the periodic structure 100 is composed of a first inductor La of the first via 14-1 , a capacitor C of the parallel plate capacitor 16-1 , a second inductor Lb of the second via 15-1 , a capacitor C of the parallel plate capacitor 16-2 , and a first inductor La of the first via 14-2 .
  • the equivalent circuit of the periodic structure 200 is composed of a first inductor La of the first via 14-2 , a capacitor C of the parallel plate capacitor 16-3 , a second inductor Lb of the second via 15-2 , a capacitor C of the parallel plate capacitor 16-4 , and a first inductor La of the first via 14-3 .
  • the equivalent circuit of the periodic structure 300 is composed of a first inductor La of the first via 14 3 , a capacitor C of the parallel plate capacitor 16 5 , a second inductor Lb of the second via 15 3 , a capacitor C of the parallel plate capacitor 16 6 , and a first inductor La of the first via 14 4 .
  • the equivalent circuit of the periodic structure (100, 200, 300) has topological properties.
  • Topological properties refer to the property that, for example, current or electromagnetic waves cannot pass through the inside of the sample due to the unique topological phase of the wave function of electrons or electromagnetic waves, but here, a quantized channel CH appears at the end, making it possible to transmit a strong current or electromagnetic wave. That is, in the equivalent circuit of the periodic structure (100, 200, 300), for example, a channel CH of a specific frequency appears at the end of the circuit (here, the location between the first inductor La and the second inductor Lb) due to the unique topological phase of the wave function of electrons or electromagnetic waves.
  • the equivalent circuit structure of the periodic structure (100, 200, 300) has topological properties because it has the unique topological phase of the wave function of electrons or electromagnetic waves.
  • the periodic structures are arranged one-dimensionally in the X direction. Note that the periodic structures (100, 200, 300) may be arranged one-dimensionally in the Y direction.
  • FIG. 4 is a diagram showing the two-dimensional arrangement of the first via 14, the second via 15, and the capacitor 16 of the semiconductor device 10 according to the first embodiment. Note that FIG. 4 is a top view in which the illustration of the ground pads (21, 22), the first insulator 12, the second insulator 13, and the ground electrodes (25, 26) is omitted.
  • FIG. 5 is an equivalent circuit diagram of the semiconductor device 10 according to the first embodiment shown in FIG. 4.
  • the semiconductor device 10 has a structure consisting of 3 x 3 periodic structures in the X and Y directions.
  • the first via 14 has a first inductor La.
  • the second via 15 has a second inductor Lb.
  • the parallel plate capacitor 16 has a capacitor C.
  • the semiconductor device 10 has three periodic structures connected in the X direction in the first to sixth rows (1 line to 6 lines), each of which has the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged in series in that order. Also, as shown in FIG. 4 and FIG. 5, the semiconductor device 10 has three periodic structures connected in the Y direction in the first to sixth columns (1 column to 6 columns), each of which has the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged in series in that order. That is, the semiconductor device 10 may have a periodic structure of the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged two-dimensionally in the X direction and the Y direction. That is, the configuration of the periodic structure is not limited to this configuration. Also, although not shown, the periodic structures may be stacked in the Z direction and arranged three-dimensionally.
  • the 3x3 periodic structures have an electrically connected circuit configuration.
  • the first equivalent circuit is composed of the first inductor La of the first via 14, the capacitor C of the parallel plate capacitor 16, the second inductor Lb of the second via 15, the capacitor C of the parallel plate capacitor 16, and the first inductor La of the first via 14.
  • the second equivalent circuit is composed of the first inductor La of the first via 14, the capacitor C of the parallel plate capacitor 16, the second inductor Lb of the second via 15, the capacitor C of the parallel plate capacitor 16, and the first inductor La of the first via 14.
  • the third equivalent circuit is composed of the first inductor La of the first via 14, the capacitor C of the parallel plate capacitor 16, the second inductor Lb of the second via 15, the capacitor C of the parallel plate capacitor 16, and the first inductor La of the first via 14.
  • the equivalent circuits in the second to sixth rows and first to sixth columns below have the same configuration, so their explanations are omitted.
  • the equivalent circuit can be expressed as a periodic structure including a first inductor La, a second inductor Lb connected in series with the first inductor La, and a capacitor C electrically connected in parallel between the connection point between the first inductor La and the second inductor Lb and the ground pad.
  • the equivalent circuit of the periodic structure has topological characteristics.
  • the equivalent circuit of the periodic structure is arranged two-dimensionally and periodically in both the X and Y directions.
  • FIG. 6A is a top view of the first via 14 taken along line A2-A2 in FIG. 4.
  • FIG. 6B is a cross-sectional view of the first via taken along line A2-A2 in FIG. 4.
  • FIG. 6C is a top view of the second via taken along line A3-A3 in FIG. 4.
  • FIG. 6D is a cross-sectional view of the second via taken along line A3-A3 in FIG. 4.
  • FIG. 6E is a top view of the capacitor taken along line A4-A4 in FIG. 4.
  • FIG. 6F is a cross-sectional view of the capacitor taken along line A4-A4 in FIG. 4.
  • the first via 14 is the first inductor La.
  • the inductance value of the first inductor La is inversely proportional to the diameter WLa of the first via 14 and proportional to the height HLa of the first via 14.
  • the second via 15 is the second inductor Lb.
  • the inductance value of the second inductor Lb is inversely proportional to the diameter WLb of the second via 15 and proportional to the height HLb of the second via 15.
  • the diameter WLb of the second via 15 is smaller than the diameter WLa of the first via 14.
  • the second inductor Lb has a higher inductance than the first inductor La (Lb>La).
  • capacitor 16 is capacitor C.
  • the capacitance value of capacitor C is proportional to the area S1 obtained by multiplying the lengths of one side of first electrode 23 and second electrode 27 (WC1, WC2), for example, and is inversely proportional to the distance d1 between first electrode 23 and second electrode 27.
  • a channel CH appears at a specific frequency at the end of the periodic structure (here, the location between the first series inductor La and the second series inductor Lb).
  • the vias and the capacitors are provided inside the substrate, so that the structure is planarized and the number of layers can be reduced, thereby simplifying the process steps.
  • the semiconductor device according to the first embodiment can be made smaller and thinner because the passive elements of the lumped constant circuit are formed using vias and capacitors.
  • FIG. 7 is a cross-sectional view taken along line A1-A1 of the semiconductor device 10A according to the second embodiment.
  • the semiconductor device 10A includes a base 1A and ground pads (21A, 22A).
  • the base 1A is an example of the base 1.
  • the ground pads (21A, 22A) are an example of the ground pads (21, 22).
  • the base 1A has a first principal surface 1a and a second principal surface 1b.
  • the base 1A also has a substrate 11, a first electrode 23A, a third electrode 24A, ground electrodes (25A, 26A), and a dielectric (31A, 32A).
  • the substrate 11, the first electrode 23A, the third electrode 24A, the ground electrodes (25A, 26A), and the dielectric (31A, 32A) are disposed inside the base 1A.
  • the first electrode 23A is an example of a first electrode 23.
  • the first electrode 23A is an example of a third electrode 24.
  • the ground electrodes (25A, 26A) are an example of ground electrodes (25, 26).
  • the dielectric (31A, 32A) is an example of a dielectric (31, 32).
  • the first via 14, the second via 15, and the ground via 41 have the same configuration as in the first embodiment, so their description will be omitted.
  • the parallel plate capacitors (16 2 A, 16 4 A, 16 6 A) include a first electrode 23A, a dielectric 31A, and a ground pad 21 A.
  • the parallel plate capacitors (16 2 A, 16 4 A, 16 6 A) are examples of the capacitors 16.
  • the parallel plate capacitors (16 1 A, 16 3 A, 16 5 A) include a third electrode 24A, a dielectric 32A, and a ground pad 22 A.
  • the parallel plate capacitors (16 1 A, 16 3 A, 16 5 A) are examples of the capacitors 16.
  • the parallel plate capacitors ( 162A , 164A , 166A ) and the ground electrode 25A are disposed on the substrate 11 on the first principal surface 1a side.
  • the parallel plate capacitors ( 161A , 163A , 165A ) and the ground electrode 26A are disposed on the substrate 11 on the second principal surface 1b side.
  • the first electrode 23A is disposed on the substrate 11A on the first principal surface 1a side.
  • the first electrode 23A is also disposed between the substrate 11 and the dielectric 31A.
  • the dielectric 31A is disposed on the substrate 11 and the first electrode 23A on the first principal surface 1a side. Note that the dielectric 31A may be disposed so as to cover the substrate 11 and the first electrode 23A, for example, with an opening above the ground electrode 25A, as shown in FIG. 7.
  • the third electrode 24A is disposed on the substrate 11 on the second principal surface 1b side.
  • the third electrode 24A is also disposed between the substrate 11 and the dielectric 32A.
  • the dielectric 32A is disposed on the substrate 11 and the third electrode 24A on the second principal surface 1b side. Note that the dielectric 32A may be disposed so as to cover the substrate 11 and the third electrode 24A, for example, with an opening above the ground electrode 26A, as shown in FIG. 7.
  • a first electrode 23A of one of the parallel plate capacitors (16 2 A, 16 4 A, 16 6 A) is connected to a third electrode 24A of one of the parallel plate capacitors (16 1 , 16 3 , 16 5 ) through a first via (14 2 , 14 3 ) and a second via (15 1 , 15 2 , 15 3 ).
  • the first electrode 23A is also connected to a ground electrode 26A through a first via 14 4 .
  • the other ground pad 21A of the parallel plate capacitors ( 162A , 164A , 166A ) is connected to a ground electrode 25A via the ground pad 21A.
  • One third electrode 24A of the parallel plate capacitor 16 1A is connected to a ground electrode 25A through a first via 141 .
  • the other ground pad 22A of the parallel plate capacitors (16 1 A, 16 3 A, 16 5 A) is connected to a ground electrode 26A via the ground pad 22A.
  • Ground pads 21A and 22A are electrically connected in the same manner as in the first embodiment, so a description thereof will be omitted.
  • the semiconductor device 10A has a periodic structure in which the minimum unit is an arrangement of the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged in the base 1A in this order, and the minimum units are arranged periodically.
  • the first periodic structure includes the first via 14 1 , the parallel plate capacitor 16 1 A, the second via 15 1 , the parallel plate capacitor 16 2 A, and the first via 14 2 .
  • the second periodic structure includes the first via 14 2 , the parallel plate capacitor 16 3 A, the second via 15 2 , the parallel plate capacitor 16 4 A, and the first via 14 3 .
  • the third periodic structure includes the first via 14 3 , the parallel plate capacitor 16 5 A, the second via 15 3 , the parallel plate capacitor 16 6 A, and the first via 14 4 . That is, the equivalent circuit in FIG. 7 is similar to the equivalent circuit in FIG. 3, and therefore a description thereof will be omitted.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the substrate. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • FIG. 8 is a cross-sectional view taken along line A1-A1 of a semiconductor device 10B according to the third embodiment.
  • the semiconductor device 10B includes a base 1B and ground pads (21B, 22B).
  • the base 1B is an example of the base 1.
  • the ground pads (21B, 22B) are an example of the ground pads (21, 22).
  • the base 1B has a first main surface 1a and a second main surface 1b.
  • the base 1B i.e., a substrate 11B, has first vias (14 1 B, 14 2 B, 14 3 B, 14 4 B), second vias (15 1 B, 15 2 B, 15 3 B), a ground via 41, a first electrode 23B, a dielectric 31B, a second electrode 27B, a third electrode 24B, a dielectric 32B, and a fourth electrode 28B.
  • the substrate 11B, the first vias ( 141B , 142B , 143B, 144B ), the second vias ( 151B , 152B , 153B ), the grounding via 41, the first electrode 23B, the dielectric 31B, the second electrode 27B, the third electrode 24B, the dielectric 32B, and the fourth electrode 28B are disposed inside the base 1B and the substrate 11B.
  • the substrate 11B is an example of the substrate 11.
  • the first vias (14 1 B, 14 2 B, 14 3 B, 14 4 B) are an example of the first vias 14.
  • the second vias (15 1 B, 15 2 B, 15 3 B) are an example of the second vias 15.
  • the first electrode 23B is an example of the first electrode 23.
  • the dielectric 31B is an example of the dielectric 31.
  • the second electrode 27B is an example of the second electrode 27.
  • the third electrode 24B is an example of the third electrode 24.
  • the dielectric 32B is an example of the dielectric 32.
  • the fourth electrode 28B is an example of the fourth electrode 28.
  • the parallel plate capacitors (16 2 B, 16 4 B, 16 6 B) include a first electrode 23 B, a dielectric 31 B, and a second electrode 27 B.
  • the parallel plate capacitors (16 2 B, 16 4 B, 16 6 B) are examples of the capacitors 16.
  • the parallel plate capacitors (16 1 B, 16 3 B, 16 5 B) include a third electrode 24 B, a dielectric 32 B, and a ground pad 22 B.
  • the parallel plate capacitors (16 1 B, 16 3 B, 16 5 B) are examples of the capacitors 16.
  • the first electrode 23B is disposed between the substrate 11B and the dielectric 31B on the first principal surface 1a side.
  • the dielectric 31B is disposed on the first electrode 23B on the first principal surface 1a side.
  • the dielectric 31B is also disposed between the first electrode 23B and the second electrode 27B.
  • the second electrode 27B is disposed on the dielectric 31B on the first principal surface 1a side.
  • the second electrode 27B is also disposed between the dielectric 31B and the ground pad 21B.
  • the third electrode 24B is disposed between the substrate 11B and the dielectric 32B on the second principal surface 1b side.
  • the dielectric 32B is disposed on the third electrode 24B on the second principal surface 1b side.
  • the dielectric 32B is disposed between the third electrode 24B and the fourth electrode 28B.
  • the fourth electrode 28B is disposed on the dielectric 32B on the second principal surface 1b side.
  • the fourth electrode 28B is also disposed between the dielectric 32B and the ground pad 22B.
  • Ground pad 21B is disposed on the first principal surface 1a.
  • Ground pad 22B is disposed on the second principal surface 1b.
  • a first electrode 23B of the parallel plate capacitor (16 2 B, 16 4 B, 16 6 B) is connected to a third electrode 24B of the parallel plate capacitor ( 16 1 B , 16 3 B, 16 5 B) through a first via (14 2 B, 14 3 B) and a second via (15 1 B, 15 2 B, 15 3 B).
  • the first electrode 23B is also connected to the ground pad 22B through a first via 14 4 B.
  • the other second electrodes 27B of the parallel plate capacitors ( 162B , 164B , 166B ) are connected to the ground pad 21B.
  • One third electrode 24B of the parallel plate capacitor 16 1B is connected to the ground pad 21B through a first via 14 1B.
  • Ground via 41 is connected to ground pad 21B and ground pad 22B.
  • Ground pad 21B and ground pad 22B are electrically connected in the same manner as in the first embodiment, so a description thereof is omitted.
  • the semiconductor device 10B has a periodic structure in which the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 are periodically arranged in the order inside the base body 1B.
  • the first periodic structure includes the first via 14 1 B, the parallel plate capacitor 16 1 B, the second via 15 1 B, the parallel plate capacitor 16 2 B, and the first via 14 2 B.
  • the second periodic structure includes the first via 14 2 B, the parallel plate capacitor 16 3 B, the second via 15 2 B, the parallel plate capacitor 16 4 B, and the first via 14 3 B.
  • the third periodic structure includes the first via 14 3 B, the parallel plate capacitor 16 5 B, the second via 15 3 B, the parallel plate capacitor 16 6 B, and the first via 14 4 B. That is, the equivalent circuit in FIG. 8 is similar to the equivalent circuit in FIG. 3, and therefore a description thereof will be omitted.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the substrate. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • Fig. 9 is a cross-sectional view taken along line A1-A1 of a semiconductor device 10C according to the fourth embodiment, and Fig. 10 is an enlarged view of a portion B in Fig. 9.
  • the semiconductor device 10C includes a base 1C and ground pads (21, 22).
  • the base 1C is an example of the base 1.
  • the ground pads (21, 22) have the same configuration as in the first embodiment, and therefore will not be described.
  • the base 1C has a first main surface 1a and a second main surface 1b.
  • the base 1C also has a substrate 11C, a first insulator 12C, and a second insulator 13C.
  • the substrate 11C, the first insulator 12C, and the second insulator 13C are disposed inside the base 1C.
  • the substrate 11C includes first vias (14 1 , 14 2 , 14 3 , 14 4 ), second vias (15 1 , 15 2 , 15 3 ), capacitors (16 1 C, 16 2 C, 16 3 C, 16 4 C, 16 5 C, 16 6 C) having a trench structure, and a ground via 41.
  • the capacitors (16 1 C, 16 2 C, 16 3 C, 16 4 C, 16 5 C, 16 6 C ) having a trench structure are an example of the capacitor 16.
  • the first vias 14, the second vias 15, and the ground via 41 have the same configuration as in the first embodiment, and therefore description thereof will be omitted.
  • the capacitors (16 1 C, 16 2 C, 16 3 C, 16 4 C, 16 5 C, 16 6 C) having a trench structure are disposed inside the substrate 11C.
  • the capacitors (16 1 C, 16 2 C, 16 3 C, 16 4 C, 16 5 C, 16 6 C) having a trench structure have a groove extending in the depth direction of the substrate 11C on the first main surface 1a or the second main surface 1b. That is, the capacitors (16 2 C, 16 4 C, 16 6 C) having a trench structure are disposed in the groove of the substrate 11C on the first main surface 1a side.
  • the capacitors (16 1 C, 16 3 C, 16 5 C) having a trench structure are disposed in the groove of the substrate 11C on the second main surface 1b side.
  • the capacitors (16 2 C, 16 4 C, 16 6 C) having a trench structure include a first electrode 23C, a dielectric 31C, and a fifth electrode 33. Also, the capacitors (16 2 C, 16 4 C, 16 6 C) having a trench structure include a third electrode 24C, a dielectric 32C, and a sixth electrode 34, as shown in Figures 9 and 10.
  • the first electrode 23C is disposed in a groove in the substrate 11C on the first principal surface 1a side.
  • the first electrode 23C is also disposed between the substrate 11C and the dielectric 31C.
  • the dielectric 31C is disposed on the first electrode 23C on the first principal surface 1a side.
  • the dielectric 31C is also disposed between the first electrode 23C and the fifth electrode 33.
  • the fifth electrode 33 is disposed on the dielectric 31C on the first principal surface 1a side.
  • the fifth electrode 33 may be formed of, for example, polycrystalline silicon (polysilicon).
  • the third electrode 24C is disposed in a groove in the substrate 11C on the second principal surface 1b side.
  • the third electrode 24C is also disposed between the substrate 11C and the dielectric 32C.
  • the dielectric 32C is disposed on the third electrode 24C on the second principal surface 1b side.
  • the dielectric 32C is also disposed between the third electrode 24C and the sixth electrode 34.
  • the sixth electrode 34 is disposed on the dielectric 32C on the second principal surface 1b side.
  • the sixth electrode 34 may be formed of, for example, polycrystalline silicon (polysilicon).
  • the first insulator 12C includes a ground electrode 25 and a second electrode 27C.
  • the ground electrode 25 has a similar configuration to that of the first embodiment, and therefore will not be described.
  • the second insulator 13C includes a ground electrode 26 and a fourth electrode 28C.
  • the ground electrode 26 has a similar configuration to that of the first embodiment, and therefore will not be described.
  • the first insulator 12C is disposed on the substrate 11C on the first principal surface 1a side.
  • the first insulator 12C is also disposed between the substrate 11C and the ground pad 21.
  • the second insulator 13C is disposed on the substrate 11C on the second principal surface 1b side.
  • the second insulator 13C is also disposed between the substrate 11C and the ground pad 22.
  • the second electrode 27C is disposed on the fifth electrode 33 on the first principal surface 1a side.
  • the second electrode 27C is also disposed between the fifth electrode 33 and the ground pad 21.
  • the fourth electrode 28C is disposed on the sixth electrode 34 on the second principal surface 1b side.
  • the fourth electrode 28C is also disposed between the sixth electrode 34 and the ground pad 22.
  • a first electrode 23C of one of the capacitors ( 162C , 164C , 166C ) having a trench structure is connected to a third electrode 24C of one of the capacitors ( 161C , 163C , 165C ) having a trench structure through a first via ( 142 , 143 ) and a second via ( 151 , 152 , 153 ).
  • the first electrode 23C is also connected to a ground electrode 26 through a first via 144 .
  • the other fifth electrode 33 of the capacitors ( 16 2 C, 16 4 C, 16 6 C) having a trench structure is connected to the second electrode 27 C, and is connected to the ground electrode 25 via the ground pad 21 .
  • One third electrode 24 C of the capacitor 16 1 having a trench structure is connected to the ground electrode 25 through the first via 14 1 .
  • the other sixth electrode 34 of the capacitors ( 16 1 C, 16 3 C, 16 5 C) having a trench structure is connected to the fourth electrode 28 C, and is connected to the ground electrode 26 via the ground pad 22 .
  • the ground via 41 is connected to the ground electrodes 25 and 26.
  • the ground pads 21 and 22 are electrically connected in the same manner as in the first embodiment, so a description thereof is omitted.
  • the semiconductor device 10C has a periodic structure in which the minimum unit is an arrangement of a first via 14, a capacitor 16, a second via 15, a capacitor 16, and a first via 14 arranged inside a base body 1C in this order, and the minimum units are arranged periodically.
  • the first periodic structure includes a first via 14 1 , a capacitor 16 1 C having a trench structure, a second via 15 1 , a capacitor 16 2 C having a trench structure, and a first via 14 2 .
  • the second periodic structure includes a first via 14 2 , a capacitor 16 3 C having a trench structure, a second via 15 2 , a capacitor 16 4 C having a trench structure, and a first via 14 3 .
  • the third periodic structure includes a first via 14 3 , a capacitor 16 5 C having a trench structure, a second via 15 3 , a capacitor 16 6 C having a trench structure, and a first via 14 4. That is, the equivalent circuit in Fig. 9 is similar to the equivalent circuit in Fig. 3 , and therefore description thereof will be omitted.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the substrate. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • FIG. 11 is a cross-sectional view taken along line A1-A1 of a semiconductor device 10D according to the fifth embodiment.
  • the semiconductor device 10D includes a base 1D and a ground pad 21.
  • the base 1D is an example of the base 1.
  • the ground pad 21 has a similar configuration to that of the first embodiment, and therefore will not be described.
  • the base 1D has a first main surface 1a and a second main surface 1b.
  • the base 1D also has a substrate 11D, an oxide film 51, a ground pad 22D, a second insulator 13D, a third insulator 52, and a first insulator 12D.
  • the substrate 11D, the oxide film 51, the ground pad 22D, the second insulator 13D, the third insulator 52, and the first insulator 12D are disposed inside the base 1D.
  • the substrate 11D is an example of the substrate 11.
  • the ground pad 22D is an example of the ground pad 22.
  • the second insulator 13D is an example of the second insulator 13.
  • the first insulator 12D is an example of the first insulator 12.
  • the third insulator 52 includes first vias ( 141D, 142D, 143D, 144D), second vias (151D, 152D, 153D), and a ground via 41D.
  • the first vias (141D , 142D, 143D , 144D ) are an example of the first vias 14.
  • the second vias ( 151D , 152D , 153D ) are an example of the second vias 15.
  • the ground via 41D is an example of the ground via 41.
  • the first vias (14 1 D, 14 2 D, 14 3 D, 14 4 D), the second vias (15 1 D, 15 2 D, 15 3 D), and the ground via 41D are disposed inside the base 1D and the third insulator 52.
  • the first vias (14 1 D, 14 2 D, 14 3 D, 14 4 D), the second vias (15 1 D, 15 2 D, 15 3 D), and the ground via 41D penetrate the third insulator 52.
  • the parallel plate capacitors (16 2 D, 16 4 D, 16 6 D) include a first electrode 23D, a dielectric 31D, and a second electrode 27D.
  • the parallel plate capacitors (16 1 D, 16 3 D, 16 5 D) include a third electrode 24D, a dielectric 32D, and a fourth electrode 28D.
  • the parallel plate capacitors (16 2 D, 16 4 D, 16 6 D) are an example of the capacitor 16.
  • the parallel plate capacitors (16 1 D, 16 3 D, 16 5 D) are an example of the capacitor 16.
  • the dielectric 31D and the dielectric 32D are an example of the dielectric 31 and the dielectric 32.
  • the second electrode 27D and the fourth electrode 28D are an example of the second electrode 27 and the fourth electrode 28.
  • the parallel plate capacitors (16 2 D, 16 4 D, 16 6 D) are disposed inside the base body 1D and the first insulator 12D.
  • the parallel plate capacitors (16 2 D, 16 4 D, 16 6 D) are disposed on the third insulator 52 on the first main surface 1 a side.
  • the parallel plate capacitors (16 1 D, 16 3 D, 16 5 D) are disposed inside the base body 1D and the second insulator 13D.
  • the parallel plate capacitors (16 1 D, 16 3 D, 16 5 D) are disposed on the third insulator 52 on the second main surface 1b side.
  • the first electrode 23D is disposed on the third insulator 52 on the first principal surface 1a side.
  • the first electrode 23D is also disposed between the third insulator 52 and the dielectric 31D.
  • the dielectric 31D is disposed on the first electrode 23D on the first principal surface 1a side.
  • the dielectric 31D is also disposed between the first electrode 23D and the second electrode 27D.
  • the second electrode 27D is disposed on the dielectric 31D on the first principal surface 1a side.
  • the second electrode 27D is also disposed between the dielectric 31D and the ground pad 21.
  • the third electrode 24D is disposed on the third insulator 52 on the second principal surface 1b side.
  • the third electrode 24D is also disposed between the third insulator 52 and the fourth electrode 28D.
  • the fourth electrode 28D is disposed on the third electrode 24D on the second principal surface 1b side.
  • the fourth electrode 28D is disposed between the third electrode 24D and the dielectric 32D.
  • the dielectric 32D is disposed on the fourth electrode 28D on the second principal surface 1b side.
  • the dielectric 32D is also disposed between the fourth electrode 28D and the ground pad 22D.
  • the first insulator 12D includes parallel plate capacitors ( 162D , 164D , 166D ) and a ground electrode 25D.
  • the ground electrode 25D is an example of the ground electrode 25.
  • the second insulator 13D includes parallel plate capacitors ( 161D , 163D , 165D ) and a ground electrode 26D.
  • the ground electrode 26D is an example of the ground electrode 26.
  • the first insulator 12D is disposed on the third insulator 52 on the first principal surface 1a side.
  • the first insulator 12D is disposed between the third insulator 52 and the ground pad 21.
  • the first insulator 12D is disposed above the substrate 11D and on the first principal surface 1a side.
  • the second insulator 13D is disposed on the third insulator 52 on the second principal surface 1b side.
  • the second insulator 13D is also disposed between the third insulator 52 and the ground pad 22D.
  • the second insulator 13D is disposed above the substrate 11D and on the second principal surface 1b side.
  • the third insulator 52 is disposed above the substrate 11D and between the first insulator 12D and the second insulator 13D.
  • the ground pad 22D is disposed between the substrate 11D and the second insulator 13D.
  • the ground pad 22D may be disposed on the oxide film 51.
  • the substrate 11D has an oxide film 51.
  • the substrate 11D is disposed on the ground pad 22D or the oxide film 51 on the second main surface 1b side.
  • the oxide film 51 is disposed on the substrate 11D.
  • the oxide film 51 does not have to be inside the substrate 11D.
  • a first electrode 23D of the parallel plate capacitor ( 162D , 164D , 166D ) is connected to a fourth electrode 28D of the parallel plate capacitor ( 161D , 163D, 165D) through the first via ( 142D , 143D ), the second via ( 151D , 152D , 153D ), and the third electrode 24D.
  • the first electrode 23D is also connected to the ground electrode 26 through the first via 144D .
  • the other second electrodes 27D of the parallel plate capacitors ( 162D , 164D , 166D ) are connected to the ground pad 21 and are connected to the ground electrode 25 via the ground pad 21.
  • One fourth electrode 28D of the parallel plate capacitor 16 1D is connected to the ground electrode 25 via the third electrode 24D and the first via 14 1D.
  • the other ground pad 22D of the parallel plate capacitors (16 1 D, 16 3 D, 16 5 D) is connected to the ground electrode 26.
  • the ground pad 22D may be connected to, for example, a potential that serves as a reference for circuit operation.
  • ground electrode 25D and ground electrode 26D are the same as in the first embodiment, so a description thereof will be omitted.
  • the semiconductor device 10D has a periodic structure in which the minimum units are periodically arranged, with the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged in this order inside the base 1D.
  • the first periodic structure includes a first via 14-1D , a parallel plate capacitor 16-1D , a second via 15-1D , a parallel plate capacitor 16-2D , and a first via 14-2D .
  • the second periodic structure includes a first via 14-2D , a parallel plate capacitor 16-3D , a second via 15-2D , a parallel plate capacitor 16-4D , and a first via 14-3D .
  • the third periodic structure includes a first via 14 3 D, a parallel plate capacitor 16 5 D, a second via 15 3 D, a parallel plate capacitor 16 6 D, and a first via 14 4 D. That is, the equivalent circuit in Fig. 11 is similar to the equivalent circuit in Fig. 3, and therefore description thereof will be omitted.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the substrate. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • Fig. 12 is a top view of a semiconductor device 10E according to the sixth embodiment
  • Fig. 13 is a cross-sectional view taken along the line A5-A5 in Fig. 12.
  • the semiconductor device 10E may have an opening on the first main surface 1a of the base 1 of the semiconductor device 10, and may have a first electrode 23E (RF1, RF2) instead of the first electrode 23.
  • the rest of the configuration is similar to that of the first embodiment, so a description thereof will be omitted.
  • the first electrode 23E is an example of the first electrode 23.
  • the first electrodes 23E are arranged, for example, with a portion extending in the X-direction, as shown in FIG. 13.
  • the first electrode 23E (RF1) may be, for example, an electrode for inputting a radio frequency (RF: Radio Frequency) signal.
  • the first electrode 23E (RF2) may be, for example, an electrode for outputting a radio frequency signal. That is, the semiconductor device 10E has topological characteristics, and a channel CH appears with a specific radio frequency signal, so that by inputting a radio frequency signal, the semiconductor device 10E functions as a bandpass filter circuit.
  • the specific frequency signal is, for example, a radio frequency signal of 3 MHz or more and 3 THz or less.
  • FIG. 14 is a diagram showing the two-dimensional arrangement relationship of the first via 14, the second via 15, the capacitor 16, and the first electrode 23E (RF1, RF2) of the semiconductor device 10E according to the sixth embodiment.
  • FIG. 15 is an equivalent circuit diagram of FIG. 14. Note that FIG. 14 is a top view of FIG. 12, with the illustration of the ground pad 21, the first insulator 12E, and the ground electrode 25 omitted.
  • the semiconductor device 10E has a structure consisting of 3 x 3 periodic structures in the X and Y directions.
  • the first via 14 has a first inductor La.
  • the second via 15 has a second inductor Lb.
  • the parallel plate capacitor 16 has a capacitor C.
  • the semiconductor device 10E has three periodic structures connected in the X direction in the first to sixth rows (1 line to 6 lines), each of which has the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged in series in that order. Also, as shown in FIG. 14 and FIG. 15, the semiconductor device 10E has three periodic structures connected in the Y direction in the first to sixth columns (1 column to 6 columns), each of which has the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged in series in that order. That is, the semiconductor device 10E may have a periodic structure of the first via 14, the capacitor 16, the second via 15, the capacitor 16, and the first via 14 arranged two-dimensionally in the X direction and the Y direction. That is, the configuration of the periodic structure is not limited to this configuration. Also, although not shown, the periodic structures may be stacked in the Z direction and arranged three-dimensionally.
  • the first electrodes 23E are arranged by extending some of the first electrodes 23E (RF1, RF2) in the X direction.
  • the first electrode 23E (RF1) is arranged by extending in the X direction at the end portion of the circuit of the periodic structure of the second row (2 lines).
  • the first electrode 23E (RF2) is arranged by extending in the X direction at the end portion of the circuit of the periodic structure of the fourth row (4 lines).
  • the first electrode 23E is arranged at the end of the area where the periodic structure is arranged. Note that here, the number of electrodes extending from the first electrode 23E is two, but several first electrodes 23E at the end (edge) of the area where the periodic structure is arranged may be extended.
  • the first electrodes 23E are arranged on the same end of the circuit in the Y direction, as shown in FIG. 14. Note that the first electrodes 23E (RF1, RF2) do not have to be square when viewed from the Z direction, as shown in FIG. 14. Also, arranging the first electrodes 23E (RF1, RF2) on the same end of the circuit is not limited to the Y direction. The X direction will be explained using FIG. 21 and FIG. 22.
  • the first electrodes 23E (RF1, RF2) need to extend from the ends (edges) of the area in which the periodic structure is arranged.
  • Other examples of the first electrodes 23E will be described using FIGS. 16 to 24.
  • the semiconductor device 10E according to the sixth embodiment is applicable to the semiconductor devices 10 to 10D described in the first to fifth embodiments.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the substrate. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • Fig. 16 is a top view of a semiconductor device 10F according to a first modification of the sixth embodiment.
  • Fig. 17 is a diagram showing a two-dimensional arrangement relationship of a first via 14, a second via 15, a capacitor 16, and a first electrode 23F (RF1, RF2) of a semiconductor device 10F according to a first modification of the sixth embodiment.
  • Fig. 18 is an equivalent circuit diagram of Fig. 17.
  • Fig. 17 is a top view of Fig. 16 with, for example, the illustration of a ground pad 21F, a first insulator 12, and a ground electrode 25 omitted.
  • the semiconductor device 10F according to the first modified example of the sixth embodiment may have ground pads (21F, 22F) covering the entire surface of the base 1F instead of the ground pads (21, 22) of the semiconductor device 1E.
  • the semiconductor device 10F may have openings on the first main surface 1a of the base 1F and the ground pad 21F, and may have first electrodes 23F (RF1, RF2) instead of the first electrodes 23E.
  • the other configurations are similar to those of the first embodiment, so a description thereof will be omitted.
  • the first electrodes 23F are an example of the first electrodes 23E.
  • the semiconductor device 10F may be arranged such that the first vias 14 at the ends of the periodic structure circuit are common to each other in the X direction or Y direction, for example.
  • the periodic structure is arranged such that the first vias are common to each other at the ends of the area in which the periodic structure is arranged, as viewed from the Z direction.
  • the semiconductor device 10F has a structure consisting of 3 x 3 periodic structures in the X and Y directions.
  • the first via 14 has a first inductor La.
  • the second via 15 has a second inductor Lb.
  • the parallel plate capacitor 16 has a capacitor C.
  • the first electrodes 23F are arranged such that, for example, some of the first electrodes 23F (RF1, RF2) are extended in the X direction. Also, as shown in FIG. 17, the first electrodes 23F (RF1, RF2) are arranged, for example, in the X direction, at the end of the region in which the periodic structure is arranged and at the end of the circuit opposite to the end of the region in which the periodic structure is arranged. That is, as shown in FIG. 17, the first electrode 23F (RF1) is arranged, for example, in the 6th column (6 columns) of the 4th row (4 lines). Also, the first electrode 23F (RF2) is arranged, for example, in the 1st column (1 column) of the 3rd row (3 lines). Note that the first electrodes 23F (RF1, RF2) do not have to be square when viewed in the Z direction as shown in FIG. 17.
  • Semiconductor device 10F is another example of semiconductor device 10E and functions as a bandpass filter circuit.
  • the semiconductor device 10F according to the first modified example of the sixth embodiment is applicable to the semiconductor devices 10 to 10D described in the first to fifth embodiments.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the base. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • FIG. 19 is a top view of a semiconductor device 10G according to a second modification of the sixth embodiment.
  • Fig. 20 is a view showing a two-dimensional arrangement relationship of a first via 14, a second via 15, a capacitor 16, and a first electrode 23G (RF1, RF2) of the semiconductor device 10G according to the second modification of the sixth embodiment.
  • Fig. 20 is a top view of Fig. 19 with the illustration of a ground pad 21G, a first insulator 12, and a ground electrode 25 omitted.
  • the semiconductor device 10G may have openings in the ground pad 21G and the base 1G, and may have first electrodes 23G (RF1, RF2) instead of the first electrodes 23.
  • the structure is composed of 3 x 5 periodic structures in the X and Y directions.
  • the periodic structure may be asymmetric with respect to the arrangement positions of the first electrodes 23G (RF1, RF2).
  • the first electrodes 23G are an example of the first electrodes 23E.
  • the first electrodes 23G are arranged by extending some of the first electrodes 23G (RF1, RF2) in the X direction. Also, as shown in FIG. 20, the first electrodes 23G (RF1, RF2) are arranged in the X direction at the end of the area in which the periodic structure is arranged and at the end of the circuit opposite to the end of the area in which the periodic structure is arranged. That is, as shown in FIG. 20, the first electrode 23G (RF1) is arranged, for example, in the 4th row (4 lines) and 6th column (6 columns). Also, the first electrode 23G (RF2) is arranged, for example, in the 3rd row (3 lines) and 1st column (1 columns). Note that the first electrodes 23G (RF1, RF2) do not have to be square when viewed in the Z direction as shown in FIG. 20.
  • Semiconductor device 10G is another example of semiconductor device 10E and functions as a bandpass filter circuit.
  • the semiconductor device 10G according to the second modification of the sixth embodiment is applicable to the semiconductor devices 10 to 10D described in the first to fifth embodiments.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the base. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • Fig. 21 is a top view of a semiconductor device 10H according to a third modification of the sixth embodiment.
  • Fig. 22 is a view showing a two-dimensional arrangement relationship of a first via 14, a second via 15, a capacitor 16, and a first electrode 23H (RF1, RF2) of the semiconductor device 10H according to the third modification of the sixth embodiment.
  • Fig. 22 is a top view of Fig. 21 with the illustration of a ground pad 21H, a first insulator 12, and a ground electrode 25 omitted.
  • the semiconductor device 10H may have openings in the ground pad 21H and the base 1H, and may have first electrodes 23H (RF1, RF2) instead of the first electrodes 23.
  • the structure is composed of 5 x 3 periodic structures in the X and Y directions.
  • the first electrodes 23H are an example of the first electrodes 23E.
  • the first electrodes 23H (RF1, RF2) are arranged, for example, in the X direction with a portion extending in the Y direction. Also, as shown in Fig. 22, the first electrodes 23H (RF1, RF2) are arranged on the same end side of the circuit in the X direction. That is, as shown in Fig. 22, the first electrode 23H (RF1) is arranged, for example, in the 8th column (8 columns) of the 6th row (6 lines). Also, the first electrode 23H (RF2) is arranged, for example, in the 2nd column (2 columns) of the 6th row (6 lines). Note that the first electrodes 23H (RF1, RF2) do not have to be square when viewed in the Z direction as shown in Fig. 22.
  • Semiconductor device 10H is another example of semiconductor device 10E and functions as a bandpass filter circuit.
  • the semiconductor device 10H according to the third modification of the sixth embodiment is applicable to the semiconductor devices 10 to 10D described in the first to fifth embodiments.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the base. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • FIG. 23 is a top view of a semiconductor device 10J according to a fourth modification of the sixth embodiment.
  • Fig. 24 is a view showing a two-dimensional arrangement relationship of a first via 14, a second via 15, a capacitor 16, and a first electrode 23J (RF1, RF2) of the semiconductor device 10J according to the fourth modification of the sixth embodiment.
  • Fig. 24 is a top view of Fig. 23 with the illustration of a ground pad 21J, a first insulator 12, and a ground electrode 25 omitted.
  • the semiconductor device 10J may have openings in the ground pad 21J and the base 1J, and may have first electrodes 23J (RF1, RF2) instead of the first electrodes 23.
  • the structure is composed of 5 ⁇ 5 periodic structures in the X and Y directions.
  • the semiconductor device 10J may also be arranged with the first via 14, the second via 15, and a portion of the capacitor 16 removed from the end of the region where the periodic structures are arranged. That is, even if a defect occurs in the circuit, the semiconductor device 10J maintains the function of a bandpass filter because a channel appears at the end (edge) of the region where the periodic structures are arranged due to topological characteristics. Note that the semiconductor device 10J may intentionally remove a portion of the first via 14, the second via 15, and the capacitor 16 at the end of the region where the periodic structures are arranged during circuit design, even if there is no defect in the circuit.
  • the first electrodes 23J are arranged by extending some of the first electrodes 23J (RF1, RF2) in the X direction. Also, as shown in FIG. 24, the first electrodes 23J (RF1, RF2) are arranged in the X direction at the end of the area in which the periodic structure is arranged and at the end of the circuit opposite to the end of the area in which the periodic structure is arranged. That is, as shown in FIG. 24, for example, some of the first vias 14, second vias, and capacitors 16 are removed in the fifth and sixth rows. Also, the first electrode 23J (RF1) is arranged, for example, in the eighth column (8 column) of the sixth row (6 lines).
  • the first electrode 23J (RF2) is arranged, for example, in the third column (3 column) of the fifth row (5 lines). Note that the first electrodes 23J (RF1, RF2) do not have to be square when viewed from the Z direction as shown in FIG. 24. In addition, although not shown, the first electrodes 23J (RF1, RF2) may be arranged in the Y direction at the end of the region in which the periodic structure is arranged and at the end of the circuit opposite the end of the region in which the periodic structure is arranged.
  • the semiconductor device 10J is another example of the semiconductor device 10E and functions as a bandpass filter circuit.
  • the semiconductor device 10J according to the fourth modification of the sixth embodiment is applicable to the semiconductor devices 10 to 10D described in the first to fifth embodiments.
  • the structure is planarized and the number of layers can be reduced by providing vias and capacitors inside the base. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed by vias and capacitors, so that miniaturization and low height can be achieved.
  • the semiconductor device includes a base having a first main surface and a second main surface opposite the first main surface, and a ground pad disposed on the first main surface.
  • the base has a first via disposed inside the base, a capacitor disposed inside the base and electrically connected to the first via, and a second via disposed inside the base and electrically connected to the capacitor.
  • the base has a periodic structure in which the first via, the capacitor, the second via, the capacitor, and the first via are periodically arranged in this order along a first direction of the base.
  • ⁇ 3> A semiconductor device according to ⁇ 1> or ⁇ 2>, in which the diameter of the second via is smaller than the diameter of the first via when viewed in the thickness direction of the base 1.
  • ⁇ 4> The semiconductor device according to any one of ⁇ 1> to ⁇ 3>, wherein the first via includes a first inductor.
  • ⁇ 6> The semiconductor device described in ⁇ 5>, in which the capacitor is electrically connected between the connection point of the first inductor and the second inductor connected in series and the ground pad.
  • ⁇ 8> The semiconductor device according to any one of ⁇ 1> to ⁇ 7>, wherein the periodic structure is periodically arranged one-dimensionally in a first direction of the base.
  • ⁇ 9> The semiconductor device according to any one of ⁇ 1> to ⁇ 8>, wherein the base has a substrate disposed inside the base, and the first via and the second via are disposed inside the substrate.
  • the base further has a first insulator disposed on the substrate on the first main surface side and a second insulator disposed on the substrate on the second main surface side, and the capacitor is disposed inside the first insulator and the second insulator.
  • the substrate has a groove extending in the depth direction of the substrate on the first main surface or the second main surface
  • the capacitor has a first electrode and a third electrode arranged on the groove, a dielectric arranged on the first electrode and the third electrode, and a fifth electrode and a sixth electrode arranged on the dielectric, and is arranged between the substrate and the ground pad.
  • the base further comprises a substrate disposed inside the base, a first insulator disposed above the substrate and disposed on the first main surface side, a second insulator disposed above the substrate and disposed on the second main surface side, and a third insulator disposed above the substrate and disposed between the first insulator and the second insulator, the first via and the second via are disposed inside the third insulator, and the capacitor is disposed inside the first insulator and the second insulator.
  • ⁇ 15> The semiconductor device according to any one of ⁇ 1> to ⁇ 14>, wherein the capacitor has a first electrode disposed on the substrate and electrically connected to the first via and the second via, and the first electrode is disposed at an end of the region in which the periodic structure is disposed when viewed from the thickness direction of the base.
  • ⁇ 16> The semiconductor device according to any one of ⁇ 1> to ⁇ 15>, wherein the periodic structure is arranged so that the first via is shared at the end of the region in which the periodic structure is arranged, as viewed in the thickness direction of the substrate.
  • ⁇ 1> to ⁇ 16> by providing vias and capacitors inside the substrate, the structure is planarized and the number of layers stacked can be reduced. This simplifies the process.
  • the passive elements of the lumped constant circuit are formed using vias and capacitors, making it possible to achieve a smaller size and lower height.

Landscapes

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Abstract

本実施形態の一態様によれば、半導体装置１０は、第１の主面１ａと第１の主面１ａと対向する第２の主面１ｂを有する基体１と、第１の主面１ａ上に配置している接地パッド２１と、を備える。基体１は、基体１の内部に配置された第１ビア１４と、基体１の内部に配置され、第１ビア１４と電気的に接続されたキャパシタ１６と、基体１の内部に配置され、キャパシタ１６と電気的に接続された第２ビア１５と、を有する。第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、第１ビア１４の順の配列を最小単位とし、最小単位が周期的に接続された周期構造（１００、２００、３００）を有する。

Description

半導体装置
　本実施形態は、半導体装置に関する。
　電気回路において、一般的に、バンドパスフィルタ回路を構成する場合には、インダクタとキャパシタとを組み合わせて、共振回路特性を利用した受動フィルタによる構成が知られている。また、トポロジカルな特性を有するSu-Schrieffer-Heegerモデル（以下、ＳＳＨモデルと称する）の等価回路を模した集中定数回路によって、バンドパスフィルタ回路を実現できることが知られている。
特開2011-82875号公報
Shuo Liu, Wenlong Gao, Qian Zhang, Shaojie Ma, Lei Zhang, Changxu Liu, Yuan Jiang Xiang, Tie Jun Cui, and Shuang Zhang, "Research Article Topologically Protected Edge State in Two-Dimensional Su-Schrieffer-Heeger Circuit", Research A SCIENCE PARTNER JOURNAL, February 2019（AAAS Research Volume 2019, Article ID 8609875, 8 pages, https://doi.org/10.34133/2019/8609875）
　［概要］
　しかしながら、ＳＳＨモデルの等価回路を模したバンドパスフィルタ回路を集中定数回路によって構成すると、受動部品が大きくなるため、基板上に実装する際、小型化あるいは低背化という点で問題があった。
　本開示は、小型化あるいは低背化のできる半導体装置を提供する。
　本実施形態の一態様に係る半導体装置は、第１の主面と第１の主面と対向する第２の主面を有する基体と、第１の主面上に配置している接地パッドと、を備える。基体は、基体の内部に配置された第１ビアと、基体の内部に配置され、第１ビアと電気的に接続されたキャパシタと、基体の内部に配置され、キャパシタと電気的に接続された第２ビアと、を有する。前記第１ビア、前記キャパシタ、前記第２ビア、前記キャパシタ、及び前記第１ビアの順の配列を最小単位とし、前記最小単位が周期的に接続された周期構造を有する。
図１は、第１の実施形態に係る半導体装置の上面図である。 図２は、図１のＡ１－Ａ１線に沿う断面図である。 図３は、図２に示す第１の実施形態に係る半導体装置の等価回路図である。 図４は、第１の実施形態に係る半導体装置の第１ビア、第２ビア、及びキャパシタの２次元的な配置関係を示す図である。 図５は、図４に示す第１の実施形態に係る半導体装置の等価回路図である。 図６Ａは、図４のＡ２－Ａ２線に沿う第１ビアの上面図である。 図６Ｂは、図４のＡ２－Ａ２線に沿う第１ビアの断面図である。 図６Ｃは、図４のＡ３－Ａ３線に沿う第２ビアの上面図である。 図６Ｄは、図４のＡ３－Ａ３線に沿う第２ビアの断面図である。 図６Ｅは、図４のＡ４－Ａ４線に沿うキャパシタの上面図である。 図６Ｆは、図４のＡ４－Ａ４線に沿うキャパシタの断面図である。 図７は、第２の実施形態に係る半導体装置のＡ１－Ａ１線に沿う断面図である。 図８は、第３の実施形態に係る半導体装置のＡ１－Ａ１線に沿う断面図である。 図９は、第４の実施形態に係る半導体装置のＡ１－Ａ１線に沿う断面図である。 図９のＢ部分の拡大図である。 図１１は、第５の実施形態に係る半導体装置のＡ１－Ａ１線に沿う断面図である。 図１２は、第６の実施形態に係る半導体装置の上面図である。 図１３は、図１２のＡ５－Ａ５線に沿う断面図である。 図１４は、第６の実施形態に係る半導体装置の第１ビア、第２ビア、キャパシタ、及び第１電極の２次元的な配置関係を示す図である。 図１５は、図１４に示す第６の実施形態に係る半導体装置の等価回路図である。 図１６は、第６の実施形態の第１変形例に係る半導体装置の上面図である。 図１７は、第６の実施形態の第１変形例に係る半導体装置の第１ビア、第２ビア、キャパシタ、及び第１電極の２次元的な配置関係を示す図である。 図１８は、図１７に示す第６の実施形態の第１変形例に係る半導体装置の等価回路図である。 図１９は、第６の実施形態の第２変形例に係る半導体装置の上面図である。 図２０は、第６の実施形態の第２変形例に係る半導体装置の第１ビア、第２ビア、キャパシタ、及び第１電極の２次元的な配置関係を示す図である。 図２１は、第６の実施形態の第３変形例に係る半導体装置の上面図である。 図２２は、第６の実施形態の第３変形例に係る半導体装置の第１ビア、第２ビア、キャパシタ、及び第１電極の２次元的な配置関係を示す図である。 図２３は、第６の実施形態の第４変形例に係る半導体装置の上面図である。 図２４は、第６の実施形態の第４変形例に係る半導体装置の第１ビア、第２ビア、キャパシタ、及び第１電極の２次元的な配置関係を示す図である。
　［詳細な説明］
　次に、図面を参照して、本実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子、その他の各種機能を有する素子などが含まれる。
　また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。本実施形態は、特許請求の範囲において、種々の変更を加えることができる。
　具体的な本実施形態の一態様は、以下の通りである。
　＜１＞　第１の主面と前記第１の主面と対向する第２の主面を有する基体と、前記第１の主面上に配置している接地パッドと、を備え、前記基体は、前記基体の内部に配置された第１ビアと、前記基体の内部に配置され、前記第１ビアと電気的に接続されたキャパシタと、前記基体の内部に配置され、前記キャパシタと電気的に接続された第２ビアと、を有し、前記第１ビア、前記キャパシタ、前記第２ビア、前記キャパシタ、及び前記第１ビアの順の配列を最小単位とし、前記最小単位が周期的に配置された周期構造を有する、半導体装置。
　［第１の実施形態］
　図１は、第１の実施形態に係る半導体装置１０の上面図である。図２は、図１のＡ１－Ａ１線に沿う断面図である。なお、図１に示す平面図のデバイス面をＸ－Ｙ面とし、Ｘ－Ｙ面に垂直な方向をＺ軸として説明する。図２は、Ｙ方向からみたＸ－Ｚ面である。すなわち、基体１の第１の方向をＸ方向、Ｘ方向と直交する第２の方向をＹ方向、第１の方向及び第２の方向に垂直な第３の方向をＺ方向と称する。以下の説明において、基体１の第１の方向をＸ方向、第１の方向と直交する第２の方向をＹ方向、基体１の厚さ方向である第３の方向をＺ方向として説明する。
　第１の実施形態に係る半導体装置１０は、図１及び図２に示すように、基体１と、接地パッド（２１、２２）とを備える。
　基体１は、図２に示すように、第１の主面１ａと第１の主面１ａと対向する第２の主面１ｂとを有する。また、基体１は、基板１１と、第１の絶縁体１２と、第２の絶縁体１３とを有する。基板１１、第１の絶縁体１２、及び第２の絶縁体１３は、基体１の内部に配置される。
　第１ビア（１４１、１４２、１４３、１４４）、第２ビア（１５１、１５２、１５３）、及び接地ビア４１は、基体１及び基板１１の内部に配置される。なお、第１ビア（１４１、１４２、１４３、１４４）は、第１ビア１４の一例である。第２ビア（１５１、１５２、１５３）は、第２ビア１５の一例である。すなわち、第１ビアを総称して１４と表記し、第２ビアを総称して１５と表記することもある。
　第１ビア（１４１、１４２、１４３、１４４）、第２ビア（１５１、１５２、１５３）、及び接地ビア４１は、基板１１を貫通している。
　平行平板キャパシタ（１６２、１６４、１６６）は、第１の絶縁体１２の内部に配置される。平行平板キャパシタ（１６２、１６４、１６６）は、第１の主面１ａ側において、基板１１上に配置される。
　平行平板キャパシタ（１６１、１６３、１６５）は、第２の絶縁体１３の内部に配置される。平行平板キャパシタ（１６１、１６３、１６５）は、第２の主面１ｂ側において、基板１１上に配置される。
　平行平板キャパシタ（１６２、１６４、１６６）は、第１電極２３と、誘電体３１と、第２電極２７とを備える。また、平行平板キャパシタ（１６１、１６３、１６５）は、第３電極２４と、誘電体３２と、第４電極２８とを備える。なお、平行平板キャパシタ（１６２、１６４、１６６）及び平行平板キャパシタ（１６１、１６３、１６５）は、総称して１６と表記することもある。
　第１電極２３は、第１の主面１ａ側において、基板１１上に配置される。また、第１電極２３は、基板１１と誘電体３１との間に配置される。
　誘電体３１は、第１の主面１ａ側において、第１電極２３上に配置される。また、誘電体３１は、第１電極２３と第２電極２７との間に配置される。
　第２電極２７は、第１の主面１ａ側において、誘電体３１上に配置される。また、第２電極２７は、誘電体３１と接地パッド２１との間に配置される。
　第３電極２４は、第２の主面１ｂ側において、基板１１上に配置される。また、第３電極２４は、基板１１と誘電体３２との間に配置される。
　誘電体３２は、第２の主面１ｂ側において、第３電極２４上に配置される。また、誘電体３２は、第３電極２４と第４電極２８との間に配置される。
　第４電極２８は、第２の主面１ｂ側において、誘電体３２上に配置される。また、第４電極２８は、誘電体３２と接地パッド２２との間に配置される。
　第１の絶縁体１２及び接地電極２５は、第１の主面１ａ側において、基板１１上に配置される。また、第１の絶縁体１２は、基板１１と接地パッド２１との間に配置される。
　第２の絶縁体１３及び接地電極２６は、第２の主面１ｂ側において、基板１１上に配置される。また、第２の絶縁体１３は、基板１１と接地パッド２２との間に配置される。
　接地パッド２１は、第１の主面１ａ上に配置される。接地パッド２２は、第２の主面１ｂ上に配置される。なお、接地パッド２１及び接地パッド２２は、図示はしないが、基体１上を全面に覆っていてもよい。
　平行平板キャパシタ（１６２、１６４、１６６）の一方の第１電極２３は、第１ビア（１４２、１４３）及び第２ビア（１５１、１５２、１５３）を介して、平行平板キャパシタ（１６１、１６３、１６５）の一方の第３電極２４と接続される。また、第１電極２３は、第１ビア１４４を介して、接地電極２６と接続される。
　平行平板キャパシタ（１６２、１６４、１６６）の他方の第２電極２７は、接地パッド２１に接続され、接地パッド２１を介して、接地電極２５と接続される。
　平行平板キャパシタ１６１の一方の第３電極２４は、第１ビア１４１を介して、接地電極２５と接続される。
　平行平板キャパシタ（１６１、１６３、１６５）の他方の第４電極２８は、接地パッド２２に接続され、接地パッド２２を介して、接地電極２６と接続される。
　接地電極２５と接地電極２６との間には接地ビア４１が接続される。
　接地パッド２１及び２２は、接地電位に限定されず、例えば、回路動作の基準となる基準電位と接続されていてもよい。
　基板１１は、例えば、シリコン（Ｓｉ）、またはガラス（ＳｉＯ２）により形成される。第１の絶縁体１２及び第２の絶縁体１３は、例えば、酸化膜（ＳｉＯ２）、窒化膜（Ｓｉ３Ｎ４）、及び樹脂膜により形成される。また、樹脂膜は、具体的には、例えば、ポリイミド樹脂（ＰＩ：Ｐｏｌｙｉｍｉｄｅ）、ポリパラフェニレンベンゾビスオキサゾール樹脂(ＰＢＯ：ｐｏｌｙ ｐ-ｐｈｅｎｙｌｅｎｅｂｅｎｚｏｂｉｓｏｘａｚｏｌｅ) 、ベンゾシクロブテン樹脂(ＢＣＢ：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ) 、及びエポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）が適用可能である。
　半導体装置１０は、図２に示すように、例えば、基体１の内部に配置された第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、第１ビア１４の順の配列を最小単位とし、最小単位が周期的に配置された周期構造を有する。ここで、図２では、周期構造が３個接続される。具体的には、第１番目の周期構造は、第１ビア１４１、平行平板キャパシタ１６１、第２ビア１５１、平行平板キャパシタ１６２、及び第１ビア１４２を備える。第２番目の周期構造は、第１ビア１４２、平行平板キャパシタ１６３、第２ビア１５２、平行平板キャパシタ１６４、及び第１ビア１４３を備える。第３番目の周期構造は、第１ビア１４３、平行平板キャパシタ１６５、第２ビア１５３、平行平板キャパシタ１６６、及び第１ビア１４４を備える。以下の説明において、１～３番の周期構造を一例として説明する。周期構造については、図３を用いて説明する。
　図３は、図２に示す第１の実施形態に係る半導体装置の等価回路図である。
　等価回路は、図３に示すように、１次元のＬＣラダー回路で表される。すなわち、図３に示すように、等価回路は、第１インダクタＬａと、第１インダクタＬａと直列接続された第２インダクタＬｂと、第１インダクタＬａと第２インダクタＬｂとの接続点と接地パッドとの間に電気的に並列接続されたキャパシタＣとを備える周期構造（１００、２００、３００）として表すことができる。
　第１ビア（１４１、１４２、１４３、１４４）は、第１インダクタＬａを備える。第２ビア（１５１、１５２、１５３）は、第２インダクタＬｂを備える。平行平板キャパシタ（１６１、１６２、１６３、１６４、１６５、１６６）は、直列接続された第１インダクタＬａと第２インダクタＬｂとの接続点と、接地パッドとの間に電気的に接続されているキャパシタＣを備える。なお、第１インダクタＬａ及び第２インダクタＬｂのインダクタンスの値については、図６Ａ～図６Ｄを用いて説明する。また、キャパシタＣの容量値については、図６Ｅ及び図６Ｆを用いて説明する。
　等価回路は、図３に示すように、３個の周期構造（１００、２００、３００）を電気的に接続した回路構成を有する。具体的には、周期構造１００の等価回路は、第１ビア１４１の第１インダクタＬａ、平行平板キャパシタ１６１のキャパシタＣ、第２ビア１５１の第２インダクタＬｂ、平行平板キャパシタ１６２のキャパシタＣ、及び第１ビア１４２の第１インダクタＬａから構成される。また、周期構造２００の等価回路は、第１ビア１４２の第１インダクタＬａ、平行平板キャパシタ１６３のキャパシタＣ、第２ビア１５２の第２インダクタＬｂ、平行平板キャパシタ１６４のキャパシタＣ、及び第１ビア１４３の第１インダクタＬａから構成される。また、周期構造３００の等価回路は、第１ビア１４３の第１インダクタＬａ、平行平板キャパシタ１６５のキャパシタＣ、第２ビア１５３の第２インダクタＬｂ、平行平板キャパシタ１６６のキャパシタＣ、及び第１ビア１４４の第１インダクタＬａから構成される。
　周期構造（１００、２００、３００）の等価回路は、トポロジカル（topological）な特性を有する。トポロジカルな特性とは、例えば、電子や電磁波の波動関数がもつ特異な位相幾何学的（＝トポロジカル）位相によってサンプルの内部では電流や電磁波が通過できないが、ここでは、端部に量子化されたチャンネルCHが現れ、強靭な電流あるいは電磁波伝送が可能になる性質を称する。すなわち、周期構造（１００、２００、３００）の等価回路においては、例えば、電子や電磁波の波動関数がもつ特異な位相幾何学的（＝トポロジカル）位相によって、回路の端部（ここでは、第１インダクタＬａと第２インダクタＬｂの間の箇所）に特定周波数のチャンネルCHが現れる。つまり、周期構造（１００、２００、３００）の等価回路構造は、電子や電磁波の波動関数がもつ特異な位相幾何学的（＝トポロジカル）位相を有しているため、トポロジカルな特性を有する。
　周期構造（１００、２００、３００）では、図２に示すように、周期的な構造がＸ方向に、１次元配置される。なお、周期構造（１００、２００、３００）は、周期的な構造がＹ方向に、１次元配置されていてもよい。
　図４は、第１の実施形態に係る半導体装置１０の第１ビア１４、第２ビア１５、及びキャパシタ１６の２次元的な配置関係を示す図である。なお、図４は、接地パッド（２１、２２）、第１の絶縁体１２、第２の絶縁体１３、及び接地電極（２５、２６）の図示を省略した上面図である。図５は、図４に示す第１の実施形態に係る半導体装置１０の等価回路図である。
　半導体装置１０は、図４に示すように、Ｘ方向及びＹ方向に対して、周期構造を３×３個で構成した構造である。
　第１ビア１４は、第１インダクタＬａを備える。第２ビア１５は、第２インダクタＬｂを備える。平行平板キャパシタ１６は、キャパシタＣを備える。
　半導体装置１０は、図４及び図５に示すように、第１行～第６行（１ｌｉｎｅ～６ｌｉｎｅ）において、第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、及び第１ビア１４の順で直列に配置される周期構造が、Ｘ方向に３個接続される。また、半導体装置１０は、図４及び図５に示すように、第１列～第６列（１ｃｏｌｕｍｎ～６ｃｏｌｕｍｎ）において、第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、及び第１ビア１４の順で直列に配置される周期構造が、Y方向に３個接続される。すなわち、半導体装置１０は、Ｘ方向及びＹ方向に対して、第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、及び第１ビア１４の周期構造を２次元的に配置してもよい。つまり、周期構造の構成は、この構成に限定されるものではない。また、図示はしないが、周期構造をZ方向に積層して３次元的に配置してもよい。
　３×３個の周期構造は、電気的に接続した回路構成を有する。具体的には、図５に示すように、第１行目において、第１番目の等価回路は、第１ビア１４の第１インダクタＬａ、平行平板キャパシタ１６のキャパシタＣ、第２ビア１５の第２インダクタＬｂ、平行平板キャパシタ１６のキャパシタＣ、及び第１ビア１４の第１インダクタＬａから構成される。また、第２番目の等価回路は、第１ビア１４の第１インダクタＬａ、平行平板キャパシタ１６のキャパシタＣ、第２ビア１５の第２インダクタＬｂ、平行平板キャパシタ１６のキャパシタＣ、及び第１ビア１４の第１インダクタＬａから構成される。また、第３番目の等価回路は、第１ビア１４の第１インダクタＬａ、平行平板キャパシタ１６のキャパシタＣ、第２ビア１５の第２インダクタＬｂ、平行平板キャパシタ１６のキャパシタＣ、及び第１ビア１４の第１インダクタＬａから構成される。以下の第２行目～第６行目及び第１列目～第６列目の等価回路も同様な構成を有するため、説明を省略する。
　図５に示すように、等価回路は、第１インダクタＬａと、第１インダクタＬａと直列接続された第２インダクタＬｂと、第１インダクタＬａと第２インダクタＬｂとの接続点と接地パッドとの間に電気的に並列接続されたキャパシタＣとを備える周期構造として表すことができる。すなわち、周期構造の等価回路は、トポロジカル（topological）な特性を有する。
　図５に示すように、周期構造の等価回路は、Ｘ方向及びＹ方向の両方に対して、周期的に２次元配置される。
　図６Ａは、図４のＡ２－Ａ２線に沿う第１ビア１４の上面図である。図６Ｂは、図４のＡ２－Ａ２線に沿う第１ビアの断面図である。図６Ｃは、図４のＡ３－Ａ３線に沿う第２ビアの上面図である。図６Ｄは、図４のＡ３－Ａ３線に沿う第２ビアの断面図である。図６Ｅは、図４のＡ４－Ａ４線に沿うキャパシタの上面図である。図６Ｆは、図４のＡ４－Ａ４線に沿うキャパシタの断面図である。
　第１ビア１４は、等価回路では、第１インダクタＬａである。第１インダクタＬａのインダクタンスの値は、図６Ａ及び図６Ｂに示すように、第１ビア１４の直径ＷＬａに反比例し、第１ビア１４の高さＨＬａに比例する。
　第２ビア１５は、等価回路では、第２インダクタＬｂである。第２インダクタＬｂのインダクタンスの値は、図６Ｃ及び図６Ｄに示すように、第２ビア１５の直径ＷＬｂに反比例し、第２ビア１５の高さＨＬｂに比例する。
　図６Ａ～図６Ｄに示すように、Ｚ方向からみて、第２ビア１５の直径ＷＬｂは、第１ビア１４の直径ＷＬａより小さい。すなわち、第２インダクタＬｂは、第１インダクタＬａよりも高い値のインダクタンスを備える（Ｌｂ＞Ｌａ）。
　キャパシタ１６は、等価回路では、キャパシタＣである。キャパシタＣの容量の値は、図６Ｅ及び図６Ｆに示すように、例えば、第１電極２３及び第２電極２７の一辺の長さ（ＷＣ１、ＷＣ２）を掛け合わせた面積Ｓ１に比例し、第１電極２３及び第２電極２７の距離ｄ１に反比例する。
　以上のように、第１の実施形態に係る半導体装置は、トポロジカルな特性を有する周期構造によって、周期構造の端部（ここでは、第１直列インダクタＬａと第２直列インダクタＬｂの間の箇所）に特定周波数でチャンネルCHが現れる。
　（第１の実施形態の効果）
　第１の実施形態に係る半導体装置は、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。
　また、第１の実施形態に係る半導体装置は、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第２の実施形態］
　図７は、第２の実施形態に係る半導体装置１０ＡのＡ１－Ａ１線に沿う断面図である。
　第２の実施形態に係る半導体装置１０Ａは、図７に示すように、基体１Ａと、接地パッド（２１Ａ、２２Ａ）とを備える。なお、基体１Ａは、基体１の一例である。接地パッド（２１Ａ、２２Ａ）は、接地パッド（２１、２２）の一例である。
　基体１Ａは、図７に示すように、第１の主面１ａと第２の主面１ｂとを有する。また、基体１Ａは、基板１１と、第１電極２３Ａと、第３電極２４Ａと、接地電極（２５Ａ、２６Ａ）と、誘電体（３１Ａ、３２Ａ）とを有する。具体的には、基板１１、第１電極２３Ａ、第３電極２４Ａ、接地電極（２５Ａ、２６Ａ）、及び誘電体（３１Ａ、３２Ａ）は、基体１Ａの内部に配置される。なお、第１電極２３Ａは、第１電極２３の一例である。第１電極２３Ａは、第３電極２４の一例である。接地電極（２５Ａ，２６Ａ）は、接地電極（２５、２６）の一例である。誘電体（３１Ａ、３２Ａ）は、誘電体（３１、３２）の一例である。以下の説明において、第１ビア１４、第２ビア１５、及び接地ビア４１は、第１の実施形態と同様な構成を有するため、説明を省略する。
　平行平板キャパシタ（１６２Ａ、１６４Ａ、１６６Ａ）は、第１電極２３Ａと、誘電体３１Ａと、接地パッド２１Ａとを備える。なお、平行平板キャパシタ（１６２Ａ、１６４Ａ、１６６Ａ）は、キャパシタ１６の一例である。
　平行平板キャパシタ（１６１Ａ、１６３Ａ、１６５Ａ）は、第３電極２４Ａと、誘電体３２Ａと、接地パッド２２Ａとを備える。なお、平行平板キャパシタ（１６１Ａ、１６３Ａ、１６５Ａ）は、キャパシタ１６の一例である。
　平行平板キャパシタ（１６２Ａ、１６４Ａ、１６６Ａ）及び接地電極２５Ａは、第１の主面１ａ側において、基板１１上に配置される。
　平行平板キャパシタ（１６１Ａ、１６３Ａ、１６５Ａ）及び接地電極２６Ａは、第２の主面１ｂ側において、基板１１上に配置される。
　第１電極２３Ａは、第１の主面１ａ側において、基板１１Ａ上に配置される。また、第１電極２３Ａは、基板１１と誘電体３１Ａとの間に配置される。
　誘電体３１Ａは、第１の主面１ａ側において、基板１１及び第１電極２３Ａ上に配置される。なお、誘電体３１Ａは、図７に示すように、例えば、接地電極２５Ａ上を開口して基板１１及び第１電極２３Ａを覆うように配置してもよい。
　第３電極２４Ａは、第２の主面１ｂ側において、基板１１上に配置される。また、第３電極２４Ａは、基板１１と誘電体３２Ａとの間に配置される。
　誘電体３２Ａは、第２の主面１ｂ側において、基板１１及び第３電極２４Ａ上に配置される。なお、誘電体３２Ａは、図７に示すように、例えば、接地電極２６Ａ上を開口して基板１１及び第３電極２４Ａを覆うように配置してもよい。
　平行平板キャパシタ（１６２Ａ、１６４Ａ、１６６Ａ）の一方の第１電極２３Ａは、第１ビア（１４２、１４３）及び第２ビア（１５１、１５２、１５３）を介して、平行平板キャパシタ（１６１、１６３、１６５）の一方の第３電極２４Ａと接続される。また、第１電極２３Ａは、第１ビア１４４を介して、接地電極２６Ａと接続される。
　平行平板キャパシタ（１６２Ａ、１６４Ａ、１６６Ａ）の他方の接地パッド２１Ａは、接地パッド２１Ａを介して、接地電極２５Ａと接続される。
　平行平板キャパシタ１６１Ａの一方の第３電極２４Ａは、第１ビア１４１を介して、接地電極２５Ａと接続される。
　平行平板キャパシタ（１６１Ａ、１６３Ａ、１６５Ａ）の他方の接地パッド２２Ａは、接地パッド２２Ａを介して、接地電極２６Ａと接続される。
　接地パッド２１Ａ及び２２Ａは、第１の実施形態と同様な電気的な接続のため、説明を省略する。
　半導体装置１０Ａは、図７に示すように、基体１Ａの内部に配置された第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、第１ビア１４の順の配列を最小単位とし、最小単位が周期的に配置された周期構造を有する。ここで、図７では、周期構造が３個接続される。具体的には、第１番目の周期構造は、第１ビア１４１、平行平板キャパシタ１６１Ａ、第２ビア１５１、平行平板キャパシタ１６２Ａ、及び第１ビア１４２を備える。第２番目の周期構造は、第１ビア１４２、平行平板キャパシタ１６３Ａ、第２ビア１５２、平行平板キャパシタ１６４Ａ、及び第１ビア１４３を備える。第３番目の周期構造は、第１ビア１４３、平行平板キャパシタ１６５Ａ、第２ビア１５３、平行平板キャパシタ１６６Ａ、及び第１ビア１４４を備える。すなわち、図７の等価回路は、図３の等価回路と同様であるため、説明を省略する。
　（第２の実施形態の効果）
　第２の実施形態に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第２の実施形態に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第３の実施形態］
　図８は、第３の実施形態に係る半導体装置１０ＢのＡ１－Ａ１線に沿う断面図である。
　第３の実施形態に係る半導体装置１０Ｂは、図８に示すように、基体１Ｂと、接地パッド（２１Ｂ、２２Ｂ）とを備える。なお、基体１Ｂは、基体１の一例である。接地パッド（２１Ｂ、２２Ｂ）は、接地パッド（２１、２２）の一例である。
　基体１Ｂは、図８に示すように、第１の主面１ａと第２の主面１ｂとを有する。また、基体１Ｂは、基板１１Ｂは、第１ビア（１４１Ｂ、１４２Ｂ、１４３Ｂ、１４４Ｂ）と、第２ビア（１５１Ｂ、１５２Ｂ、１５３Ｂ）と、接地ビア４１と、第１電極２３Ｂと、誘電体３１Ｂと、第２電極２７Ｂと、第３電極２４Ｂと、誘電体３２Ｂと、第４電極２８Ｂと有する。具体的には、基板１１Ｂ、第１ビア（１４１Ｂ、１４２Ｂ、１４３Ｂ、１４４Ｂ）、第２ビア（１５１Ｂ、１５２Ｂ、１５３Ｂ）、接地ビア４１、第１電極２３Ｂ、誘電体３１Ｂ、第２電極２７Ｂ、第３電極２４Ｂ、誘電体３２Ｂ、及び第４電極２８Ｂは、基体１Ｂ及び基板１１Ｂの内部に配置される。
　なお、基板１１Ｂは、基板１１の一例である。第１ビア（１４１Ｂ、１４２Ｂ、１４３Ｂ、１４４Ｂ）は、第１ビア１４の一例である。第２ビア（１５１Ｂ、１５２Ｂ、１５３Ｂ）は、第２ビア１５の一例である。第１電極２３Ｂは、第１電極２３の一例である。誘電体３１Ｂは、誘電体３１の一例である。第２電極２７Ｂは、第２電極２７の一例である。第３電極２４Ｂは、第３電極２４の一例である。誘電体３２Ｂは、誘電体３２の一例である。第４電極２８Ｂは、第４電極２８の一例である。
　平行平板キャパシタ（１６２Ｂ、１６４Ｂ、１６６Ｂ）は、第１電極２３Ｂと、誘電体３１Ｂと、第２電極２７Ｂとを備える。なお、平行平板キャパシタ（１６２Ｂ、１６４Ｂ、１６６Ｂ）は、キャパシタ１６の一例である。
　平行平板キャパシタ（１６１Ｂ、１６３Ｂ、１６５Ｂ）は、第３電極２４Ｂと、誘電体３２Ｂと、接地パッド２２Ｂとを備える。なお、平行平板キャパシタ（１６１Ｂ、１６３Ｂ、１６５Ｂ）は、キャパシタ１６の一例である。
　第１電極２３Ｂは、第１の主面１ａ側において、基板１１Ｂと誘電体３１Ｂとの間に配置される。
　誘電体３１Ｂは、第１の主面１ａ側において、第１電極２３Ｂ上に配置される。また、誘電体３１Ｂは、第１電極２３Ｂと第２電極２７Ｂとの間に配置される。
　第２電極２７Ｂは、第１の主面１ａ側において、誘電体３１Ｂ上に配置される。また、第２電極２７Ｂは、誘電体３１Ｂと接地パッド２１Ｂとの間に配置される。
　第３電極２４Ｂは、第２の主面１ｂ側において、基板１１Ｂと誘電体３２Ｂとの間に配置される。
　誘電体３２Ｂは、第２の主面１ｂ側において、第３電極２４Ｂ上に配置される。誘電体３２Ｂは、第３電極２４Ｂと第４電極２８Ｂとの間に配置される。
　第４電極２８Ｂは、第２の主面１ｂ側において、誘電体３２Ｂ上に配置される。また、第４電極２８Ｂは、誘電体３２Ｂと接地パッド２２Ｂとの間に配置される。
　接地パッド２１Ｂは、第１の主面１ａ上に配置される。接地パッド２２Ｂは、第２の主面１ｂ上に配置される。
　平行平板キャパシタ（１６２Ｂ、１６４Ｂ、１６６Ｂ）の一方の第１電極２３Ｂは、第１ビア（１４２Ｂ、１４３Ｂ）及び第２ビア（１５１Ｂ、１５２Ｂ、１５３Ｂ）を介して、平行平板キャパシタ（１６１Ｂ、１６３Ｂ、１６５Ｂ）の一方の第３電極２４Ｂと接続される。また、第１電極２３Ｂは、第１ビア１４４Ｂを介して、接地パッド２２Ｂと接続される。
　平行平板キャパシタ（１６２Ｂ、１６４Ｂ、１６６Ｂ）の他方の第２電極２７Ｂは、接地パッド２１Ｂに接続される。
　平行平板キャパシタ１６１Ｂの一方の第３電極２４Ｂは、第１ビア１４１Ｂを介して、接地パッド２１Ｂと接続される。
　接地ビア４１は、接地パッド２１Ｂ及び接地パッド２２Ｂと接続される。接地パッド２１Ｂ及び接地パッド２２Ｂは、第１の実施形態と同様な電気的な接続のため、説明を省略する。
　半導体装置１０Ｂは、図８に示すように、基体１Ｂの内部に配置された第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、第１ビア１４の順で周期的に配置された周期構造を有する。ここで、図８では、周期構造が３個接続される。具体的には、第１番目の周期構造は、第１ビア１４１Ｂ、平行平板キャパシタ１６１Ｂ、第２ビア１５１Ｂ、平行平板キャパシタ１６２Ｂ、及び第１ビア１４２Ｂを備える。第２番目の周期構造は、第１ビア１４２Ｂ、平行平板キャパシタ１６３Ｂ、第２ビア１５２Ｂ、平行平板キャパシタ１６４Ｂ、及び第１ビア１４３Ｂを備える。第３番目の周期構造は、第１ビア１４３Ｂ、平行平板キャパシタ１６５Ｂ、第２ビア１５３Ｂ、平行平板キャパシタ１６６Ｂ、及び第１ビア１４４Ｂを備える。すなわち、図８の等価回路は、図３の等価回路と同様であるため、説明を省略する。
　（第３の実施形態の効果）
　　第３の実施形態に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第３の実施形態に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第４の実施形態］
　図９は、第４の実施形態に係る半導体装置１０ＣのＡ１－Ａ１線に沿う断面図である。図１０は、図９のＢ部分の拡大図である。
　第４の実施形態に係る半導体装置１０Ｃは、図９に示すように、基体１Ｃと、接地パッド（２１、２２）とを備える。なお、基体１Ｃは、基体１の一例である。以下の説明において、接地パッド（２１、２２）は、第１の実施形態と同様な構成を有するため、説明を省略する。
　基体１Ｃは、図９に示すように、第１の主面１ａと第２の主面１ｂとを有する。また、基体１Ｃは、基板１１Ｃと、第１の絶縁体１２Ｃと、第２の絶縁体１３Ｃとを有する。具体的には、基板１１Ｃ、第１の絶縁体１２Ｃ、及び第２の絶縁体１３Ｃは、基体１Ｃの内部に配置される。
　基板１１Ｃは、第１ビア（１４１、１４２、１４３、１４４）と、第２ビア（１５１、１５２、１５３）と、トレンチ構造を有するキャパシタ（１６１Ｃ、１６２Ｃ、１６３Ｃ、１６４Ｃ、１６５Ｃ、１６６Ｃ）と、接地ビア４１とを備える。なお、トレンチ構造を有するキャパシタ（１６１Ｃ、１６２Ｃ、１６３Ｃ、１６４Ｃ、１６５Ｃ、１６６Ｃ）は、キャパシタ１６の一例である。以下の説明において、第１ビア１４、第２ビア１５、及び接地ビア４１は、第１の実施形態と同様な構成を有するため、説明を省略する。
　トレンチ構造を有するキャパシタ（１６１Ｃ、１６２Ｃ、１６３Ｃ、１６４Ｃ、１６５Ｃ、１６６Ｃ）は、基板１１Ｃの内部に配置される。具体的には、トレンチ構造を有するキャパシタ（１６１Ｃ、１６２Ｃ、１６３Ｃ、１６４Ｃ、１６５Ｃ、１６６Ｃ）は、第１の主面１ａまたは第２の主面１ｂにおいて、基板１１Ｃの深さ方向に延伸する溝を有する。すなわち、トレンチ構造を有するキャパシタ（１６２Ｃ、１６４Ｃ、１６６Ｃ）は、第１の主面１ａ側において、基板１１Ｃの溝に配置される。また、トレンチ構造を有するキャパシタ（１６１Ｃ、１６３Ｃ、１６５Ｃ）は、第２の主面１ｂ側において、基板１１Ｃの溝に配置される。
　トレンチ構造を有するキャパシタ（１６２Ｃ、１６４Ｃ、１６６Ｃ）は、図９及び図１０に示すように、第１電極２３Ｃと、誘電体３１Ｃと、第５電極３３とを備える。また、トレンチ構造を有するキャパシタ（１６２Ｃ、１６４Ｃ、１６６Ｃ）は、図９及び図１０に示すように、第３電極２４Ｃ、誘電体３２Ｃと、第６電極３４とを備える。
　第１電極２３Ｃは、第１の主面１ａ側において、基板１１Ｃの溝に配置される。また、第１電極２３Ｃは、基板１１Ｃと誘電体３１Ｃとの間に配置される。
　誘電体３１Ｃは、第１の主面１ａ側において、第１電極２３Ｃ上に配置される。また、誘電体３１Ｃは、第１電極２３Ｃと第５電極３３との間に配置される。
　第５電極３３は、第１の主面１ａ側において、誘電体３１Ｃ上に配置される。なお、第５電極３３は、例えば、多結晶シリコン（ポリシリコン）から形成されていてもよい。
　第３電極２４Ｃは、第２の主面１ｂ側において、基板１１Ｃの溝に配置される。また、第３電極２４Ｃは、基板１１Ｃと誘電体３２Ｃとの間に配置される。
　誘電体３２Ｃは、第２の主面１ｂ側において、第３電極２４Ｃ上に配置される。また、誘電体３２Ｃは、第３電極２４Ｃと第６電極３４との間に配置される。
　第６電極３４は、第２の主面１ｂ側において、誘電体３２Ｃ上に配置される。なお、第６電極３４は、例えば、多結晶シリコン（ポリシリコン）から形成されていてもよい。
　第１の絶縁体１２Ｃは、接地電極２５と、第２電極２７Ｃとを備える。以下の説明において、接地電極２５は、第１の実施形態と同様な構成を有するため、説明を省略する。
　第２の絶縁体１３Ｃは、接地電極２６と、第４電極２８Ｃとを備える。以下の説明において、接地電極２６は、第１の実施形態と同様な構成を有するため、説明を省略する。
　第１の絶縁体１２Ｃは、第１の主面１ａ側において、基板１１Ｃ上に配置される。また、第１の絶縁体１２Ｃは、基板１１Ｃと接地パッド２１との間に配置される。
　第２の絶縁体１３Ｃは、第２の主面１ｂ側において、基板１１Ｃ上に配置される。また、第２の絶縁体１３Ｃは、基板１１Ｃと接地パッド２２との間に配置される。
　第２電極２７Ｃは、第１の主面１ａ側において、第５電極３３上に配置される。また、第２電極２７Ｃは、第５電極３３と接地パッド２１との間に配置される。
　第４電極２８Ｃは、第２の主面１ｂ側において、第６電極３４上に配置される。また、第４電極２８Ｃは、第６電極３４と接地パッド２２との間に配置される。
　トレンチ構造を有するキャパシタ（１６２Ｃ、１６４Ｃ、１６６Ｃ）の一方の第１電極２３Ｃは、第１ビア（１４２、１４３）及び第２ビア（１５１、１５２、１５３）を介して、トレンチ構造を有するキャパシタ（１６１Ｃ、１６３Ｃ、１６５Ｃ）の一方の第３電極２４Ｃと接続される。また、第１電極２３Ｃは、第１ビア１４４を介して、接地電極２６と接続される。
　トレンチ構造を有するキャパシタ（１６２Ｃ、１６４Ｃ、１６６Ｃ）他方の第５電極３３は、第２電極２７Ｃに接続され、接地パッド２１を介して、接地電極２５と接続される。
　トレンチ構造を有するキャパシタ１６１の一方の第３電極２４Ｃは、第１ビア１４１を介して、接地電極２５と接続される。
　トレンチ構造を有するキャパシタ（１６１Ｃ、１６３Ｃ、１６５Ｃ）の他方の第６電極３４は、第４電極２８Ｃに接続され、接地パッド２２を介して、接地電極２６と接続される。
　接地ビア４１は、接地電極２５及び接地電極２６と接続される。接地パッド２１及び接地パッド２２は、第１の実施形態と同様な電気的な接続のため、説明を省略する。
　半導体装置１０Ｃは、図９に示すように、基体１Ｃの内部に配置された第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、第１ビア１４の順の配列を最小単位とし、最小単位が周期的に配置された周期構造を有する。ここで、図９では、周期構造が３個接続される。具体的には、第１番目の周期構造は、第１ビア１４１、トレンチ構造を有する１６１Ｃ、第２ビア１５１、トレンチ構造を有するキャパシタ１６２Ｃ、第１ビア１４２を備える。第２番目の周期構造は、第１ビア１４２、トレンチ構造を有するキャパシタ１６３Ｃ、第２ビア１５２、トレンチ構造を有するキャパシタ１６４Ｃ、第１ビア１４３を備える。第３番目の周期構造は、第１ビア１４３、トレンチ構造を有するキャパシタ１６５Ｃ、第２ビア１５３、トレンチ構造を有するキャパシタ１６６Ｃ、第１ビア１４４を備える。すなわち、図９の等価回路は、図３の等価回路と同様であるため、説明を省略する。
　（第４の実施形態の効果）
　第４の実施形態に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第４の実施形態に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第５の実施形態］
　図１１は、第５の実施形態に係る半導体装置１０ＤのＡ１－Ａ１線に沿う断面図である。
　　第５の実施形態に係る半導体装置１０Ｄは、図１１に示すように、基体１Ｄと、接地パッド２１とを備える。基体１Ｄは、基体１の一例である。以下の説明において、接地パッド２１は、第１の実施形態と同様な構成を有するため、説明を省略する。
　基体１Ｄは、図１１に示すように、第１の主面１ａと第２の主面１ｂとを有する。また、基体１Ｄは、基板１１Ｄと、酸化膜５１と、接地パッド２２Ｄと、第２の絶縁体１３Ｄと、第３の絶縁体５２と、第１の絶縁体１２Ｄとを有する。具体的には、基板１１Ｄ、酸化膜５１、接地パッド２２Ｄ、第２の絶縁体１３Ｄ、第３の絶縁体５２、及び第１の絶縁体１２Ｄは、基体１Ｄの内部に配置される。なお、基板１１Ｄは、基板１１の一例である。接地パッド２２Ｄは、接地パッド２２の一例である。第２の絶縁体１３Ｄは、第２の絶縁体１３の一例である。第１の絶縁体１２Ｄは、第１の絶縁体１２の一例である。
　第３の絶縁体５２は、第１ビア（１４１Ｄ、１４２Ｄ、１４３Ｄ、１４４Ｄ）と、第２ビア（１５１Ｄ、１５２Ｄ、１５３Ｄ）と、接地ビア４１Ｄとを備える。なお、第１ビア（１４１Ｄ、１４２Ｄ、１４３Ｄ、１４４Ｄ）は、第１ビア１４の一例である。第２ビア（１５１Ｄ、１５２Ｄ、１５３Ｄ）は、第２ビア１５の一例である。接地ビア４１Ｄは、接地ビア４１の一例である。
　第１ビア（１４１Ｄ、１４２Ｄ、１４３Ｄ、１４４Ｄ）、第２ビア（１５１Ｄ、１５２Ｄ、１５３Ｄ）、接地ビア４１Ｄは、基体１Ｄ及び第３の絶縁体５２の内部に配置される。また、第１ビア（１４１Ｄ、１４２Ｄ、１４３Ｄ、１４４Ｄ）第２ビア（１５１Ｄ、１５２Ｄ、１５３Ｄ）、接地ビア４１Ｄは、第３の絶縁体５２を貫通している。
　平行平板キャパシタ（１６２Ｄ、１６４Ｄ、１６６Ｄ）は、第１電極２３Ｄと、誘電体３１Ｄと、第２電極２７Ｄとを備える。また、平行平板キャパシタ（１６１Ｄ、１６３Ｄ、１６５Ｄ）は、第３電極２４Ｄと、誘電体３２Ｄと、第４電極２８Ｄとを備える。なお、平行平板キャパシタ（１６２Ｄ、１６４Ｄ、１６６Ｄ）は、キャパシタ１６の一例である。平行平板キャパシタ（１６１Ｄ、１６３Ｄ、１６５Ｄ）は、キャパシタ１６の一例である。誘電体３１Ｄ及び誘電体３２Ｄは、誘電体３１及び誘電体３２の一例である。第２電極２７Ｄ及び第４電極２８Ｄは、第２電極２７及び第４電極２８の一例である。
　平行平板キャパシタ（１６２Ｄ、１６４Ｄ、１６６Ｄ）は、基体１Ｄ及び第１の絶縁体１２Ｄの内部に配置される。平行平板キャパシタ（１６２Ｄ、１６４Ｄ、１６６Ｄ）は、第１の主面１ａ側において、第３の絶縁体５２上に配置される。
　平行平板キャパシタ（１６１Ｄ、１６３Ｄ、１６５Ｄ）は、基体１Ｄ及び第２の絶縁体１３Ｄの内部に配置される。平行平板キャパシタ（１６１Ｄ、１６３Ｄ、１６５Ｄ）は、第２の主面１ｂ側において、第３の絶縁体５２上に配置される。
　第１電極２３Ｄは、第１の主面１ａ側において、第３の絶縁体５２上に配置される。また、第１電極２３Ｄは、第３の絶縁体５２と誘電体３１Ｄとの間に配置される。
　誘電体３１Ｄは、第１の主面１ａ側において、第１電極２３Ｄ上に配置される。また、誘電体３１Ｄは、第１電極２３Ｄと第２電極２７Ｄとの間に配置される。
　第２電極２７Ｄは、第１の主面１ａ側において、誘電体３１Ｄ上に配置される。また、第２電極２７Ｄは、誘電体３１Ｄと接地パッド２１との間に配置される。
　第３電極２４Ｄは、第２の主面１ｂ側において、第３の絶縁体５２上に配置される。また、第３電極２４Ｄは、第３の絶縁体５２と第４電極２８Ｄとの間に配置される。
　第４電極２８Ｄは、第２の主面１ｂ側において、第３電極２４Ｄ上に配置される。第４電極２８Ｄは、第３電極２４Ｄと誘電体３２Ｄとの間に配置される。
　誘電体３２Ｄは、第２の主面１ｂ側において、第４電極２８Ｄ上に配置される。また、誘電体３２Ｄは、第４電極２８Ｄと接地パッド２２Ｄとの間に配置される。
　第１の絶縁体１２Ｄは、平行平板キャパシタ（１６２Ｄ、１６４Ｄ、１６６Ｄ）と、接地電極２５Ｄとを備える。なお、接地電極２５Ｄは、接地電極２５の一例である。
　第２の絶縁体１３Ｄは、平行平板キャパシタ（１６１Ｄ、１６３Ｄ、１６５Ｄ）と、接地電極２６Ｄとを備える。なお、接地電極２６Ｄは、接地電極２６の一例である。
　第１の絶縁体１２Ｄは、第１の主面１ａ側において、第３の絶縁体５２上に配置される。第１の絶縁体１２Ｄは、第３の絶縁体５２と接地パッド２１との間に配置される。第１の絶縁体１２Ｄは、基板１１Ｄの上方に配置され、かつ、第１の主面１ａ側に配置されている。
　第２の絶縁体１３Ｄは、第２の主面１ｂ側において、第３の絶縁体５２上に配置される。また、第２の絶縁体１３Ｄは、第３の絶縁体５２と接地パッド２２Ｄとの間に配置される。第２の絶縁体１３Ｄは、基板１１Ｄの上方に配置され、かつ、第２の主面１ｂ側に配置されている。
　第３の絶縁体５２は、基板１１Ｄの上方に配置され、かつ、第１の絶縁体１２Ｄと第２の絶縁体１３Ｄとの間に配置されている。
　接地パッド２２Ｄは、基板１１Ｄと第２の絶縁体１３Ｄとの間に配置される。なお、接地パッド２２Ｄは、酸化膜５１上に配置されていてもよい。
　基板１１Ｄは、酸化膜５１を有する。基板１１Ｄは、第２の主面１ｂ側において、接地パッド２２Ｄ、または酸化膜５１上に配置される。また、酸化膜５１は、基板１１Ｄ上に配置される。なお、酸化膜５１は、基板１１Ｄの内部になくてもよい。
　平行平板キャパシタ（１６２Ｄ、１６４Ｄ、１６６Ｄ）の一方の第１電極２３Ｄは、第１ビア（１４２Ｄ、１４３Ｄ）、第２ビア（１５１Ｄ、１５２Ｄ、１５３Ｄ）、及び第３電極２４Ｄを介して、平行平板キャパシタ（１６１Ｄ、１６３Ｄ、１６５Ｄ）の一方の第４電極２８Ｄと接続される。また、第１電極２３Ｄは、第１ビア１４４Ｄを介して、接地電極２６と接続される。
　平行平板キャパシタ（１６２Ｄ、１６４Ｄ、１６６Ｄ）の他方の第２電極２７Ｄは、接地パッド２１に接続され、接地パッド２１を介して、接地電極２５と接続される。
　平行平板キャパシタ１６１Ｄの一方の第４電極２８Ｄは、第３電極２４Ｄ及び第１ビア１４１Ｄを介して、接地電極２５と接続される。
　平行平板キャパシタ（１６１Ｄ、１６３Ｄ、１６５Ｄ）の他方の接地パッド２２Ｄは、接地電極２６と接続される。接地パッド２２Ｄは、例えば、回路動作の基準となる電位と接続してもよい。
　接地電極２５Ｄ及び接地電極２６Ｄは、第１の実施形態と同様な電気的な接続のため、説明を省略する。
　半導体装置１０Ｄは、図１１に示すように、基体１Ｄの内部に配置された第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、第１ビア１４の順の配列を最小単位とし、最小単位が周期的に配置された周期構造を有する。ここで、図１１では、周期構造が３個接続される。具体的には、第１番目の周期構造は、第１ビア１４１Ｄ、平行平板キャパシタ１６１Ｄ、第２ビア１５１Ｄ、平行平板キャパシタ１６２Ｄ、第１ビア１４２Ｄを備える。第２番目の周期構造は、第１ビア１４２Ｄ、平行平板キャパシタ１６３Ｄ、第２ビア１５２Ｄ、平行平板キャパシタ１６４Ｄ、第１ビア１４３Ｄを備える。第３番目の周期構造は、第１ビア１４３Ｄ、平行平板キャパシタ１６５Ｄ、第２ビア１５３Ｄ、平行平板キャパシタ１６６Ｄ、第１ビア１４４Ｄを備える。すなわち、図１１の等価回路は、図３の等価回路と同様であるため、説明を省略する。
　（第５の実施形態の効果）
　第５の実施形態に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第５の実施形態に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第６の実施形態］
　図１２は、第６の実施形態に係る半導体装置１０Ｅの上面図である。図１３は、図１２のＡ５－Ａ５断面図線に沿う断面図である。
　第６の実施形態に係る半導体装置１０Ｅは、図１２及び図１３に示すように、半導体装置１０に対し、基体１の第１の主面１ａを開口し、第１電極２３の代わりに第１電極２３Ｅ（ＲＦ１、ＲＦ２）を設けてもよい。他の構成は、第１の実施形態と同様なため、説明を省略する。なお、第１電極２３Ｅは、第１電極２３の一例である。
　第１電極２３Ｅ（ＲＦ１、ＲＦ２）は、図１３に示すように、例えば、一部をＸ方向に延伸して配置される。具体的には、第１電極２３Ｅ（ＲＦ１）は、例えば、高周波（RF：Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）信号を入力する電極であってもよい。また、第１電極２３Ｅ（ＲＦ２）は、例えば、高周波信号を出力する電極であってもよい。すなわち、半導体装置１０Ｅは、トポロジカルな特性を有し、特定の高周波信号でチャネルCHが現れるため、高周波信号を入力することで、バンドパスフィルタ回路として機能する。ここで、特定の周波数信号とは、例えば、３MHz以上３TＨｚ以下の高周波信号である。
　図１４は、第６の実施形態に係る半導体装置１０Ｅの第１ビア１４、第２ビア１５、キャパシタ１６、及び第１電極２３Ｅ（ＲＦ１、ＲＦ２）の２次元的な配置関係を示す図である。図１５は、図１４の等価回路図である。なお、図１４は、接地パッド２１、第１の絶縁体１２Ｅ、及び接地電極２５の図示を省略した図１２の上面図である。
　半導体装置１０Ｅは、図１４に示すように、Ｘ方向及びＹ方向に対して、周期構造を３×３個で構成した構造である。図１４及び図１５に示すように、第１ビア１４は、第１インダクタＬａを備える。第２ビア１５は、第２インダクタＬｂを備える。平行平板キャパシタ１６は、キャパシタＣを備える。
　半導体装置１０Ｅは、図１４及び図１５に示すように、第１～第６行（１ｌｉｎｅ～６ｌｉｎｅ）において、第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、及び第１ビア１４の順で直列に配置される周期構造がＸ方向に３個接続される。また、半導体装置１０Ｅは、図１４及び図１５に示すように、第１～第６列（１ｃｏｌｕｍｎ～６ｃｏｌｕｍｎ）において、第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、及び第１ビア１４の順で直列に配置される周期構造が、Ｙ方向に３個接続される。すなわち、半導体装置１０Ｅは、Ｘ方向及びＹ方向に対して、第１ビア１４、キャパシタ１６、第２ビア１５、キャパシタ１６、及び第１ビア１４の周期構造を２次元的に配置してもよい。つまり、周期構造の構成は、この構成に限定されるものではない。また、図示はしないが、周期構造をＺ方向に積層して３次元的に配置してもよい。
　第１電極２３Ｅは、図１４に示すように、一部の第１電極２３Ｅ（ＲＦ１、ＲＦ２）をＸ方向に延伸して配置される。具体的には、図１４に示すように、第１電極２３Ｅ（ＲＦ１）は、第２行目（２ｌｉｎｅ）の周期構造の回路の端部分でＸ方向に延伸して配置される。また、第１電極２３Ｅ（ＲＦ２）は、第４行目（４ｌｉｎｅ）の周期構造の回路の端部分でＸ方向に延伸して配置される。つまり、第１電極２３Ｅは、周期構造の配置された領域の終端に配置されている。なお、ここでは、第１電極２３Ｅを延伸した電極は、２個であるが、周期構造の配置された領域の終端（エッジ）の第１電極２３Ｅを数個延伸してもよい。
　第１電極２３Ｅ（ＲＦ１、ＲＦ２）は、図１４に示すように、Ｙ方向において、回路の同じ端側に配置される。なお、第１電極２３Ｅ（ＲＦ１、ＲＦ２）は、図１４に示すように、Ｚ方向からみて、正方形でなくてもよい。また、第１電極２３Ｅ（ＲＦ１、ＲＦ２）を回路の同じ端側に配置することは、Ｙ方向に限定されない。Ｘ方向については、図２１及び図２２を用いて、説明する。
　半導体装置１０Ｅをバンドパスフィルタ回路として機能させるためには、図１５に示すように、第１電極２３Ｅ（ＲＦ１、ＲＦ２）は、周期構造の配置された領域の終端（エッジ）の第１電極２３Ｅを延伸する必要がある。第１電極２３Ｅの他の一例については、図１６～２４を用いて説明する。
　すなわち、第６の実施形態に係る半導体装置１０Ｅは、第１～第５の実施形態に記載の半導体装置１０～１０Ｄに適用可能である。
　（第６の実施形態の効果）
　第６の実施形態に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第６の実施形態に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第６の実施形態の第１変形例］
　図１６は、第６の実施形態の第１変形例に係る半導体装置１０Ｆの上面図である。図１７は、第６の実施形態の第１変形例に係る半導体装置１０Ｆの第１ビア１４、第２ビア１５、キャパシタ１６、及び第１電極２３Ｆ（ＲＦ１、ＲＦ２）の２次元的な配置関係を示す図である。図１８は、図１７の等価回路図である。なお、図１７は、例えば、接地パッド２１Ｆ、第１の絶縁体１２、及び接地電極２５の図示を省略した図１６の上面図である。
　第６の実施形態の第１変形例に係る半導体装置１０Ｆは、図１６及び図１７に示すように、例えば、半導体装置１Ｅの接地パッド（２１、２２）の代わりに、基体１Ｆを全面に覆う接地パッド（２１Ｆ、２２Ｆ）を設けてもよい。また、半導体装置１０Ｆは、図１６に示すように、例えば、基体１Ｆ及び接地パッド２１Ｆの第１の主面１ａを開口し、第１電極２３Ｅの代わりに第１電極２３Ｆ（ＲＦ１、ＲＦ２）を設けてもよい。他の構成は、第１の実施形態と同様なため、説明を省略する。なお、第１電極２３Ｆは、第１電極２３Ｅの一例である。
　半導体装置１０Ｆは、図１７及び図１８に示すように、例えば、Ｘ方向またはＹ方向において、周期構造の回路の端の第１ビア１４を共通にして配置されてもよい。つまり、周期構造は、Ｚ方向からみて、周期構造の配置された領域の終端において、第１ビアを共通にして配置されている。
　半導体装置１０Ｆは、図１７及び図１８に示すように、Ｘ方向及びＹ方向に対して、周期構造を３×３個で構成した構造である。図１７に示すように、第１ビア１４は、第１インダクタＬａを備える。第２ビア１５は、第２インダクタＬｂを備える。平行平板キャパシタ１６は、キャパシタＣを備える。
　第１電極２３Ｆは、図１７に示すように、例えば、一部の第１電極２３Ｆ（ＲＦ１、ＲＦ２）をＸ方向に延伸して配置される。また、第１電極２３Ｆ（ＲＦ１、ＲＦ２）は、図１７に示すように、例えば、Ｘ方向において、周期構造の配置された領域の終端と周期構造の配置された領域の終端に対向する回路の端とに配置される。すなわち、図１７に示すように、第１電極２３Ｆ（ＲＦ１）は、例えば、第４行目（４ｌｉｎｅ）の第６列目（６Ｃｏｌｕｍｎ）に配置される。また、第１電極２３Ｆ（ＲＦ２）は、例えば、第３行目（３ｌｉｎｅ）の第１列目（１Ｃｏｌｕｍｎ）に配置される。なお、第１電極２３Ｆ（ＲＦ１、ＲＦ２）は、図１７に示すように、Ｚ方向からみて、正方形でなくてもよい。
　半導体装置１０Ｆは、半導体装置１０Ｅの別の一例であり、バンドパスフィルタ回路として機能する。
　すなわち、第６の実施形態の第１変形例に係る半導体装置１０Ｆは、第１～第５の実施形態に記載の半導体装置１０～１０Ｄに適用可能である。
　（第６の実施形態の第１変形例の効果）
　第６の実施形態の第１変形例に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第６の実施形態の第１変形例に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第６の実施形態の第２変形例］
　図１９は、第６の実施形態の第２変形例に係る半導体装置１０Ｇの上面図である。図２０は、第６の実施形態の第２変形例に係る半導体装置１０Ｇの第１ビア１４、第２ビア１５、キャパシタ１６、及び第１電極２３Ｇ（ＲＦ１、ＲＦ２）の２次元的な配置関係を示す図である。なお、図２０は、接地パッド２１Ｇ、第１の絶縁体１２、及び接地電極２５の図示を省略した図１９の上面図である。
　半導体装置１０Ｇは、図１９及び図２０に示すように、接地パッド２１Ｇ及び基体１Ｇを開口し、第１電極２３の代わりに第１電極２３Ｇ（ＲＦ１、ＲＦ２）を設けてもよい。図２０に示すように、ここでは、Ｘ方向及びＹ方向に対して、周期構造を３×５個で構成した構造である。なお、周期構造は、第１電極２３Ｇ（ＲＦ１、ＲＦ２）の配置位置に対して、非対称であってもよい。また、なお、第１電極２３Ｇは、第１電極２３Ｅの一例である。
　第１電極２３Ｇは、図２０に示すように、一部の第１電極２３Ｇ（ＲＦ１、ＲＦ２）をＸ方向に延伸して配置される。また、第１電極２３Ｇ（ＲＦ１、ＲＦ２）は、図２０に示すように、Ｘ方向において、周期構造の配置された領域の終端と周期構造の配置された領域の終端に対向する回路の端とに配置される。すなわち、図２０に示すように、第１電極２３Ｇ（ＲＦ１）は、例えば、第４行目（４ｌｉｎｅ）の第６列目（６Ｃｏｌｕｍｎ）に配置される。また、第１電極２３Ｇ（ＲＦ２）は、例えば、第３行目（３ｌｉｎｅ）の第１列目（１Ｃｏｌｕｍｎ）に配置される。なお、第１電極２３Ｇ（ＲＦ１、ＲＦ２）は、図２０に示すように、Ｚ方向からみて、正方形でなくてもよい。
　半導体装置１０Ｇは、半導体装置１０Ｅの別の一例であり、バンドパスフィルタ回路として機能する。
　すなわち、第６の実施形態の第２変形例に係る半導体装置１０Ｇは、第１～第５の実施形態に記載の半導体装置１０～１０Ｄに適用可能である。
　（第６の実施形態の第２変形例の効果）
　第６の実施形態の第２変形例に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第６の実施形態の第２変形例に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第６の実施形態の第３変形例］
　図２１は、第６の実施形態の第３変形例に係る半導体装置１０Ｈの上面図である。図２２は、第６の実施形態の第３変形例に係る半導体装置１０Ｈの第１ビア１４、第２ビア１５、キャパシタ１６、及び第１電極２３Ｈ（ＲＦ１、ＲＦ２）の２次元的な配置関係を示す図である。なお、図２２は、接地パッド２１Ｈ、第１の絶縁体１２、及び接地電極２５の図示を省略した図２１の上面図である。
　半導体装置１０Ｈは、図２１及び図２２に示すように、接地パッド２１Ｈ及び基体１Ｈを開口し、第１電極２３の代わりに第１電極２３Ｈ（ＲＦ１、ＲＦ２）を設けてもよい。図２２に示すように、ここでは、Ｘ方向及びＹ方向に対して、周期構造を５×３個で構成した構造である。なお、第１電極２３Ｈは、第１電極２３Ｅの一例である。
　第１電極２３Ｈ（ＲＦ１、ＲＦ２）は、図２１及び図２２に示すように、例えば、Ｘ方向において、一部をＹ方向に延伸して配置される。また、第１電極２３Ｈ（ＲＦ１、ＲＦ２）は、図２２に示すように、Ｘ方向において、回路の同じ端側に配置される。すなわち、図２２に示すように、第１電極２３Ｈ（ＲＦ１）は、例えば、第６行目（６ｌｉｎｅ）の第８列目（８Ｃｏｌｕｍｎ）に配置される。また、第１電極２３Ｈ（ＲＦ２）は、例えば、第６行目（６ｌｉｎｅ）の第２列目（２Ｃｏｌｕｍｎ）に配置される。なお、第１電極２３Ｈ（ＲＦ１、ＲＦ２）は、図２２に示すように、Ｚ方向からみて、正方形でなくてもよい。
　半導体装置１０Ｈは、半導体装置１０Ｅの別の一例であり、バンドパスフィルタ回路として機能する。
　すなわち、第６の実施形態の第３変形例に係る半導体装置１０Ｈは、第１～第５の実施形態に記載の半導体装置１０～１０Ｄに適用可能である。
　（第６の実施形態の第３変形例の効果）
　第６の実施形態の第３変形例に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第６の実施形態の第３変形例に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［第６の実施形態の第４変形例］
　図２３は、第６の実施形態の第４変形例に係る半導体装置１０Ｊの上面図である。図２４は、第６の実施形態の第４変形例に係る半導体装置１０Ｊの第１ビア１４、第２ビア１５、キャパシタ１６、及び第１電極２３Ｊ（ＲＦ１、ＲＦ２）の２次元的な配置関係を示す図である。なお、図２４は、接地パッド２１Ｊ、第１の絶縁体１２、及び接地電極２５の図示を省略した図２３の上面図である。
　半導体装置１０Ｊは、図２３及び図２４に示すように、接地パッド２１Ｊ及び基体１Ｊを開口し、第１電極２３の代わりに第１電極２３Ｊ（ＲＦ１、ＲＦ２）を設けてもよい。図２４に示すように、ここでは、Ｘ方向及びＹ方向に対して、周期構造を５×５個で構成した構造である。また、半導体装置１０Ｊは、周期構造の配置された領域の終端において、第１ビア１４、第２ビア１５、及びキャパシタ１６の一部を除いて配置してもよい。すなわち、半導体装置１０Ｊは、回路に欠損が発生してもトポロジカルな特性によって、周期構造の配置された領域の終端（エッジ）にチャネルが出現するため、バンドパスフィルタの機能は保たれる。なお、半導体装置１０Ｊは、回路に欠損がなくても、意図的に回路設計時に、周期構造の配置された領域の終端において、第１ビア１４、第２ビア１５、及びキャパシタ１６の一部を任意に除いてもよい。
　第１電極２３Ｊは、図２４に示すように、一部の第１電極２３Ｊ（ＲＦ１、ＲＦ２）をＸ方向に延伸して配置される。また、第１電極２３Ｊ（ＲＦ１、ＲＦ２）は、図２４に示すように、Ｘ方向において、周期構造の配置された領域の終端と周期構造の配置された領域の終端に対向する回路の端とに配置される。すなわち、図２４に示すように、第５行目及び第６行目において、例えば、一部の第１ビア１４、第２ビア、及びキャパシタ１６が除かれている。また、第１電極２３Ｊ（ＲＦ１）は、例えば、第６行目（６ｌｉｎｅ）の第８列目（８Ｃｏｌｕｍｎ）に配置される。また、第１電極２３Ｊ（ＲＦ２）は、例えば、第５行目（５ｌｉｎｅ）の第３列目（３Ｃｏｌｕｍｎ）に配置される。なお、第１電極２３Ｊ（ＲＦ１、ＲＦ２）は、図２４に示すように、Ｚ方向からみて、正方形でなくてもよい。また、第１電極２３Ｊ（ＲＦ１、ＲＦ２）は、図示はしないが、Ｙ方向において、周期構造の配置された領域の終端と周期構造の配置された領域の終端に対向する回路の端とに配置されていてもよい。
　半導体装置１０Ｊは、半導体装置１０Ｅの別の一例であり、バンドパスフィルタ回路として機能する。
　すなわち、第６の実施形態の第４変形例に係る半導体装置１０Ｊは、第１～第５の実施形態に記載の半導体装置１０～１０Ｄに適用可能である。
　（第６の実施形態の第４変形例の効果）
　第６の実施形態の第４変形例に係る半導体装置においても、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。また、第６の実施形態の第４変形例に係る半導体装置においても、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
　［その他の実施形態］
　上述のように、実施形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。このように、本実施形態は、ここでは記載しない様々な実施形態等を含む。以下は、様々な態様の例である。
　＜１＞　本実施形態に係る半導体装置は、第１の主面と前記第１の主面と対向する第２の主面を有する基体と、前記第１の主面上に配置している接地パッドと、を備える。前記基体は、前記基体の内部に配置された第１ビアと、前記基体の内部に配置され、前記第１ビアと電気的に接続されたキャパシタと、前記基体の内部に配置され、前記キャパシタと電気的に接続された第２ビアと、を有する。前記基体の第１の方向に沿って前記第１ビア、前記キャパシタ、前記第２ビア、前記キャパシタ、及び前記第１ビアの順で周期的に配置された周期構造を有する。
　＜２＞　前記周期構造は、トポロジカルな特性を有する、＜１＞に記載の半導体装置。
　＜３＞　前記基体１の厚さ方向からみて、前記第２ビアの直径は、前記第１ビアの直径より小さい、＜１＞または＜２＞に記載の半導体装置。
　＜４＞　前記第１ビアは、第１インダクタを備える、＜１＞～＜３＞のいずれか一項に記載の半導体装置。
　＜５＞　前記第２ビアは、第２インダクタを備える、＜４＞に記載の半導体装置。
　＜６＞　前記キャパシタは、直列接続された前記第１インダクタと前記第２インダクタとの接続点と、前記接地パッドとの間に電気的に接続されている前記キャパシタと、を備える、＜５＞に記載の半導体装置。
　＜７＞　前記第２インダクタは、前記第１インダクタよりも高い値のインダクタンスを備える、＜５＞または＜６＞に記載の半導体装置。
　＜８＞　前記周期構造は、前記基体の第１の方向において、周期的に１次元配置されている、＜１＞～＜７＞のいずれか一項に記載の半導体装置。
　＜９＞　前記基体は、前記基体の内部に配置された基板を有し、前記第１ビア及び前記第２ビアは、前記基板の内部に配置されている、＜１＞～＜８＞のいずれか一項に記載の半導体装置。
　＜１０＞　前記キャパシタは、前記第１の主面側及び前記第２の主面側において、前記基板上に配置されている、＜９＞に記載の半導体装置。
　＜１１＞　前記基体は、前記第１の主面側において、前記基板上に配置された第１の絶縁体と、前記第２の主面側において、前記基板上に配置された第２の絶縁体と、をさらに有し、前記キャパシタは、前記第１の絶縁体及び前記第２の絶縁体の内部に配置されている、＜９＞に記載の半導体装置。
　＜１２＞　前記キャパシタは、前記基板の内部に配置する、＜９＞に記載の半導体装置。
　＜１３＞　前記基板は、前記第１の主面または前記第２の主面において、基板の深さ方向に延伸する溝を有し、前記キャパシタは、前記溝上に配置された第１電極及び第３電極と、前記第１電極及び前記第３電極上に配置された誘電体と、前記誘電体上に配置された第５電極及び第６電極と、を有し、前記基板と前記接地パッドとの間に配置されている、＜１２＞に記載の半導体装置。
　＜１４＞　前記基体は、前記基体の内部に配置された基板と、前記基板の上方に配置され、かつ、前記第１の主面側に配置された第１の絶縁体と、前記基板の上方に配置され、かつ、前記第２の主面側に配置された第２の絶縁体と、前記基板の上方に配置され、かつ、前記第１の絶縁体と前記第２の絶縁体との間に配置された第３の絶縁体と、をさらに有し、前記第１ビア及び前記第２ビアは、前記第３の絶縁体の内部に配置され、前記キャパシタは、前記第１の絶縁体及び前記第２の絶縁体の内部に配置されている、＜１＞～＜９＞のいずれか一項に記載の半導体装置。
　＜１５＞　前記キャパシタは、前記基板上に配置され、前記第１ビア及び前記第２ビアと電気的に接続している第１電極を有し、前記第１電極は、前記基体の厚さ方向からみて、前記周期構造の配置された領域の終端に配置されている、＜１＞～＜１４＞のいずれか一項に記載の半導体装置。
　＜１６＞　前記周期構造は、前記基体の厚さ方向からみて、前記周期構造の配置された領域の終端において、前記第１のビアを共通にして配置されている、＜１＞～＜１５＞のいずれか一項に記載の半導体装置。
　＜１＞～＜１６＞によれば、基体の内部に、ビア及びキャパシタを備えることで、構造が平坦化され、また各層の積層数を低減化可能である。このため、プロセス工程を簡略化可能である。
　＜１＞～＜１６＞によれば、ビア及びキャパシタによって、集中定数回路の受動素子を構成するため、小型化及び低背化を実現可能である。
１　基体
１０　半導体装置
１１　基板
１２　第１の絶縁体
１３　第２の絶縁体
１４、１４１、１４２、１４３、１４４　第１ビア
１５、１５１、１５２、１５３　第２ビア
１６、１６１、１６２、１６３、１６４、１６５、１６６　キャパシタ
２１　接地パッド
２２　接地パッド
２３　第１電極
２４　第３電極
２５、２６　接地電極
２７　第２電極
２８　第４電極
３１、３２　誘電体
３３　第５電極
３４　第６電極
４１　接地ビア
５２　第３の絶縁体
１００、２００、３００　周期構造

Claims (16)

  1. 　第１の主面と前記第１の主面と対向する第２の主面を有する基体と、
    　前記第１の主面上に配置している接地パッドと、を備え、
    　前記基体は、
    　前記基体の内部に配置された第１ビアと、
    　前記基体の内部に配置され、前記第１ビアと電気的に接続されたキャパシタと、
    　前記基体の内部に配置され、前記キャパシタと電気的に接続された第２ビアと、を有し、
    　前記第１ビア、前記キャパシタ、前記第２ビア、前記キャパシタ、及び前記第１ビアの順の配列を最小単位とし、前記最小単位が周期的に接続された周期構造を有する、
    　半導体装置。
  2. 　前記周期構造は、
    　トポロジカルな特性を有する、請求項１に記載の半導体装置。
  3. 　前記基体の厚さ方向からみて、
    　前記第２ビアの直径は、前記第１ビアの直径より小さい、請求項１に記載の半導体装置。
  4. 　前記第１ビアは、第１インダクタを備える、請求項１に記載の半導体装置。
  5. 　前記第２ビアは、第２インダクタを備える、請求項４に記載の半導体装置。
  6. 　前記キャパシタは、直列接続された前記第１インダクタと前記第２インダクタとの接続点と、前記接地パッドとの間に電気的に接続されている、請求項５に記載の半導体装置。
  7. 　前記第２インダクタは、前記第１インダクタよりも高い値のインダクタンスを備える、請求項５または請求項６に記載の半導体装置。
  8. 　前記周期構造は、
    　前記基体の第１の方向において、周期的に１次元配置されている、請求項１に記載の半導体装置。
  9. 　前記基体は、
    　前記基体の内部に配置された基板を有し、
    　前記第１ビア及び前記第２ビアは、前記基板の内部に配置されている、請求項１に記載の半導体装置。
  10. 　前記キャパシタは、
    　前記第１の主面側及び前記第２の主面側において、前記基板上に配置されている、請求項９に記載の半導体装置。
  11. 　前記基体は、
    　前記第１の主面側において、前記基板上に配置された第１の絶縁体と、
    　前記第２の主面側において、前記基板上に配置された第２の絶縁体と、をさらに有し、
    　前記キャパシタは、
    　前記第１の絶縁体及び前記第２の絶縁体の内部に配置されている、請求項９に記載の半導体装置。
  12. 　前記キャパシタは、前記基板の内部に配置されている、請求項９に記載の半導体装置。
  13. 　前記基板は、前記第１の主面または前記第２の主面において、基板の深さ方向に延伸する溝を有し、
    　前記キャパシタは、
    　前記溝上に配置された第１電極及び第３電極と、
    　前記第１電極及び前記第３電極上に配置された誘電体と、
    　前記誘電体上に配置された第５電極及び第６電極と、を有し、
    　前記基板と前記接地パッドとの間に配置されている、請求項１２に記載の半導体装置。
  14. 　前記基体は、
    　前記基体の内部に配置された基板と、
    　前記基板の上方に配置され、かつ、前記第１の主面側に配置された第１の絶縁体と、
    　前記基板の上方に配置され、かつ、前記第２の主面側に配置された第２の絶縁体と、
    　前記基板の上方に配置され、かつ、前記第１の絶縁体と前記第２の絶縁体との間に配置された第３の絶縁体と、
    　をさらに有し、
    　前記第１ビア及び前記第２ビアは、前記第３の絶縁体の内部に配置され、
    　前記キャパシタは、前記第１の絶縁体及び前記第２の絶縁体の内部に配置されている、請求項１に記載の半導体装置。
  15. 　前記キャパシタは、
    　前記基板上に配置され、前記第１ビア及び前記第２ビアと電気的に接続している第１電極を有し、
    　前記第１電極は、前記基体の厚さ方向からみて、前記周期構造の配置された領域の終端に配置されている、請求項９に記載の半導体装置。
  16. 　前記周期構造は、
    　前記基体の厚さ方向からみて、前記周期構造の配置された領域の終端において、前記第１ビアを共通にして配置されている、請求項１に記載の半導体装置。
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