KR20050071600A - 전자 소자, 집적회로, 전자 소자 제조 방법 및 집적회로제조 방법 - Google Patents

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Abstract

전자 소자(EB)는 제 1 금속 층(5)이 배열되어 있는 제 1 절연 층(1)을 포함한다. 전기 전도성 구조(2)는 소자(EB)의 본딩 및/또는 어셈블리 상의 절연 층을 기계적으로 안정화시키며 수동 전자 소자로서 구현된 제 1 절연 층(1)에 집적된다.

Description

전자 소자, 집적회로, 전자 소자 제조 방법 및 집적회로 제조 방법{ELECTRONIC COMPONENT WITH AN INTEGRATED PASSIVE ELECTRONIC COMPONENT AND METHOD FOR PRODUCTION THEREOF}
본 발명은 집적된 전자 소자를 구비한 전자 소자 및 이 전자 소자를 제조하는 방법에 관한 것이다.
복합형 디지털/아날로그 회로의 대부분의 아날로그 회로부는 수동 소자, 예를 들어 고용량, 높은 선형성 및 고품질의 커패시터를 요구한다. 소자를 제조하는 비용을 최소화하기 위해서는, 수동 소자 특히 커패시턴스나 인덕턴스 구조의 제조가 가급적 적은 공정 단계를 요구하는 것이 필요하다. 더욱이, 소자 및 집적회로의 소형화 발달은 또한 상기 집적된 수동 소자에 관한 최소한의 가능한 영역 요건을 위한 요청(demand)도 수반한다.
미국 특허 명세서 제 5,583,359호는 집적회로용 커패시턴스 구조를 개시한다. 그 경우, 스택형 커패시터(stacked capacitor)의 전극을 형성하는 다수의 금속판은 하나의 금속판 위에 유전체 층에 의해 이격된 다른 금속판이 배열된다. 금속판의 각 평면에 배열된 것은 각각의 평면으로부터 절연된 금속 라인이다. 금속 라인은 각 경우에 비아 커넥션에 의해 양측이 콘택트 접속되며, 그 결과로서, 한편으로는 스택에서 홀수형으로 배치된 모든 평면과 다른 한편으로는 스택에서 짝수형으로 배치된 모든 평면이 서로 전기적으로 접속된다. 짝수형으로 배치된 평면을 제 1 접속 라인에 접속시키고 홀수형으로 배치된 평면을 제 2 접속 라인에 접속시킴으로써, 인접 평면은 상이한 전위에 있고, 각 경우에 평면 커패시터의 전극을 쌍으로 형성한다. 따라서 커패시턴스 표면 영역이 평면 표면에 의해 형성된다. 전극의 대안적인 실시예는 서로 평행하게 배열된 스트립형 라인으로서 평면을 형성함으로써 제공된다.
커패시턴스 구조의 추가의 가능한 구성이 Aparicio, R. 및 Hajimiri, A.의 Capacity Limits and Matching Properties of Integrated Capacitors; IEEE Journal of Solid-State Circuits, Vol. 37, No. 3, 2002, pp. 384-393에 개시되며, 도 5 내지 도 10에서 투영도로 도시된다.
더욱이, 유전체 영역이 형성되고 그 물질이 낮은 유전 상수를 갖는(예를 들어 SiLK(2.65의 유전 상수를 갖는 유기물), 석탄, 산호(탄소 도핑된 산화물은 두 개 모두 3보다 작은 유전 상수를 가짐) 또는 이들 유전체의 다공성 구성물) 신규한 칩에서는, 이들 유전체 물질의 낮은 경도(hardness) 때문에 소자에 대한 기계적 힘의 작용에 의한 손상을 피하기 위해 기계적 보강력을 형성하는 것이 필요하다.
따라서 수동 소자 및 기계적 지지 구조 모두가 필요한 소자는 비교적 넓은 공간을 필요로 한다. 게다가, 기계적 지지 구조는 소자의 완성 후, 특히 하우징에 소자를 본딩 및 탑재한 후에는 더 이상 필요하지 않다.
예시적인 실시예가 도표식 도면을 참조하여 이하에서 더욱 상세히 설명된다.
도 1은 본 발명에 따른 전자 소자의 단면도,
도 2는 본 발명에 따른 전자 소자의 전기 전도성 구조의 제 1 예시적인 실시예의 투영도,
도 3은 본 발명에 따른 전자 소자의 전기 전도성 구조의 제 2 예시적인 실시예의 평면도,
도 4는 도 3에 따른 전자 전도 구조의 세목에 대한 투영도이다.
도면에서, 동일하거나 기능적으로 동일한 구성요소에는 동일한 참조 부호가 제공된다.
따라서 본 발명의 목적은 집적된 수동 전자 소자를 구비한 전자 소자, 및 비교적 낮은 경비의 공간 절약형 방식으로 제조될 수 있으며 기계적 힘의 임의의 작용에 대해 강건한 전자 소자를 제조하는 방법을 제공하는 데 있다.
이 목적은 특허 청구항 1의 특징을 갖는 전자 소자, 및 특허 청구항 18에 따른 단계를 갖는 방법에 의해 달성된다.
본 발명에 따른 전자 소자는 제 1 절연 층을 구비하며, 이 층 위에는 상측 금속 층이 형성된다. 상측 금속 층은, 전기 전도성 본딩 패드 층, 특히 예를 들어 전자 소자 또는 칩의 콘택트 영역을 전자 소자가 내장되어 있는 하우징의 콘택트 트랙에 전기적으로 접속시키기 위한 알루미늄이나 골드와이어로 본딩된 전기 전도성 본딩 패드 층으로서 형성된다. 전기 전도성 구조는 제 1 절연 층에 집적되고, 특히 상측 금속 층 및/또는 전기 소자의 탑재 중에, 기계적 힘의 작용 하에서 제 1 절연 층을 기계적으로 안정화시킨다. 또한, 전기 전도성 구조는 수동 전자 소자로서 형성된다.
그 결과, 비교적 낮은 공간 요건을 요구하며 비교적 낮은 비용으로 구현할 수 있는 전자 소자를 제조하는 것이 가능하다. 전자 소자의 전기 전도성 구조는, 한편으로는 소자에 대한 기계적 힘의 작용 하에서 기계적 지지 구조로서, 특히 제 1 절연 층을 위한 기계적 지지 구조로서 작용하며, 다른 한편으로는 전자 소자의 수동 소자로서 작용한다. 이 이중 기능을 갖는 개별적인 구조는, 기계적 지지 또는 안정성 구조 및 수동 소자 구조가 개별적으로 제조될 필요가 없기 때문에, 제조 중의 공정 단계를 감소시키고 이로 인해 제조 비용을 절감한다.
바람직한 예시적인 실시예에서, 제 1 절연 층은 유전 상수가 4보다 작은 값을 갖는 물질로 구성된 유전체 층으로서 형성된다. 예를 들어, 유기 물질인 SiLK의 유전 상수는 2.65의 값을 갖는다. 다른 물질은, 예를 들어, 탄소 도핑된 산화물로서 3보다 작은 유전 상수를 갖는 산호 또는 석탄일 수도 있다. 이들 물질의 작은 계수 및 낮은 경도는, 비교적 낮은 기계적 힘조차도 손상을 유발할 수 있다는 것을 의미하며, 따라서 그 결과로서 이 경우에는 기계적 안정화로서의 집적된 전기 전도성 구조가 특히 유리한 것으로 판명된다. 또한 제 1 절연 층은 몇몇 경우에 개별적인 층들이 또한 4보다 더 높은 유전 상수를 갖는 다층 시스템으로서 형성될 수도 있다. 이 경우에 필수적인 것은 다층 시스템이 4보다 작은 값 특히 3보다 작은 값의 평균 유전 상수를 갖는다는 것이다.
유리한 예시적인 실시예에서, 전기 전도성 구조는 필수적으로 상측 금속 층의 본딩 영역 아래에 수직으로 배열된다. 필수적으로, 본딩 영역은, 하우징의 콘택트 트랙을 갖는 전기적 콘택트를 제조하기 위한 전기적 커넥션 특히 콘택트 배선이 배열되어 있는 상측 금속 층의 해당 영역을 나타내며, 다양한 방식으로 구현될 수 있다. 상기 본딩 영역 아래에 전기 전도성 구조를 직접 배열하는 것은 최적화된 기계적 안정성을 가능하게 한다. 그것은 상측 금속 층에 평행한 평면의 전기 전도성 구조의 규모(dimension)가 적어도 본딩 영역의 규모를 갖는 경우에 더 바람직하다. 따라서 본딩 또는 기계적 힘의 작용이 본딩 영역에 작용하는 것과는 무관하게, 제 1 절연 층 또는 전체 전자 소자는 기계적 손상 또는 파괴로부터 보호될 수 있다.
전기 전도성 구조가 필수적으로 제 1 절연 층의 수직 평면과 동일한 높이가 되도록 제 1 절연 층에 전기 전도성 구조를 배열하는 것이 특히 유리하다. 결과적으로, 전기 전도성 구조는 제 1 절연 층의 수직 표면의 부분 영역이 전기 전도성 구조의 표면 영역에 의해 형성되도록 제 1 절연 층에 형성된다. 이 경우, 전기 전도성 구조는 수직 방향으로 최대 범위를 갖도록 제 1 절연 층에 형성된다(제 1 절연 층 및 전기 전도성 구조는 수직 방향으로 필수적으로 동일한 규모를 갖는다). 이 결과로서 전기 전도성 구조에 의해 지지되지 않은 본딩 영역보다 아래에 제 1 절연 층의 기계적으로 덜 안정하거나 "더 연성(softer)"인 어떤 영역도 존재하지 않기 때문에, 기계적 안정성은 다시 개선될 수 있다.
더욱 유리한 실시예는 전기 전도성 구조가 추가의 금속화 평면에 형성된 금속 스트립, 특히 콘택트 금속 스트립에 의한 비아 커넥션에 의해 공급 전압 전위에 접속되며, 금속화 평면에 형성된 추가의 금속 스트립에 의한 비아 커넥션에 의해 접지 전위에 접속되는 것을 특징으로 한다. 양 콘택트 스트립은 제 1 절연 층의 물질의 기계적 안정성에 비해 높은 기계적 안정성을 갖는 물질로부터 제조되는 제 2 절연 층에 형성되는 것이 제공될 수도 있다. 제 2 절연 층의 물질의 탄성 계수는 바람직하게는 15 기가파스칼보다 더 큰 값 특히 20기가파스칼보다 더 큰 값을 가지며 4보다 더 큰 경도를 갖는다. 그러나 또한 콘택트 스트립 중에서 단 하나만이 제 2 절연 층에 형성되거나 어느 것도 형성되지 않는 것이 제공될 수도 있다. 이것은 전기 전도성 구조의 기하 배열 및 콘택트 금속 스트립의 관련 배열에 의존한다. 높은 기계적 안정성을 갖는 물질로 구성된 제 2 절연 층에 적어도 하나의 금속 스트립(전기 전도성 구조가 접지 전위에 전기적으로 콘택트 접속되게 할 수 있음)을 형성하는 것은 특히 상측 금속 층의 본딩 영역에 대한 기계적 힘의 작용 하에서의 전자 소자의 추가적인 안정성을 달성한다. 산화물 층 또는 FSG(fluorosilicate glass) 유전체로 구성된 층이 제 2 유전체 층으로서 형성될 수도 있다.
전기 전도성 차폐 층이 상측 금속 층과 전기 전도성 구조 사이에 형성되는 경우 특히 유리하다. 전기 전도성 차폐 층은 상측 금속 층 및 전기 전도성 구조 양측으로부터 절연된다. 유리하게는 차폐 층이 바람직하게 접지 전위에 접속된 금속 층으로서 형성될 수도 있다. 이 결과로서 달성될 수 있는 것은 상측 금속 층에 인가된 신호가 하부의 전기 전도성 구조에 커플링될 수 없으며 전기 전도성 구조 또는 수동 소자에 인가된 신호가 상측 금속 층에 커플링될 수 없다는 것이다.
제 3 절연 층에 차폐 층을 형성하는 것이 유리하며, 제 3 절연 층은 상측 금속 층과 제 1 절연 층 사이에 배열된다. 바람직하게 산화물 층으로서 제 3 절연 층을 형성하는 것은 제 1 절연 층의 추가적인 기계적 보강력을 획득하는 것을 가능하게 한다. 차폐 층은 인접 평판 또는 그리드 구조로서 형성될 수도 있다.
특히 효율적인 전기적 차폐는 전기 전도성 구조에 면하는 차폐 층의 해당 영역이 차폐 층에 면하는 전기 전도성 구조의 해당 영역과 크기 면에서 적어도 동일하도록 유리하게 형성된다. 차폐 층은, 차폐 층의 평면도의 경우, 차폐 층의 영역의 윤곽이 전기 전도성 구조의 영역의 윤곽을 포함하도록 전기 전도성 구조 상에 바람직하게 형성된다.
전기 전도성 구조가 커패시턴스 구조 및/또는 인덕턴스 구조로서 형성되는 경우 특히 유리하다. 이 경우, 전기 전도성 구조가 완전히 커패시턴스로서 또는 완전히 인덕턴스로서 제조된다. 그러나 전기 전도성 구조는 또한 다수의 부분 구조를 포함할 수도 있으며, 하나의 부분 구조는 커패시턴스로서 배열되고 추가의 부분 구조는 제 1 절연 층의 인덕턴스로서 배열된다.
전기 전도성 구조의 바람직한 예시적인 실시예는 적어도 하나의 부분 구조가 적어도 2개의 금속화 평면에 퍼져 있는 커패시턴스 구조로서 형성되며, 서로에게 평행하게 배열되며 서로 전기적으로 절연된 금속 스트립이 각 금속화 평면에 형성되는 것을 특징으로 한다. 제 1 금속화 평면의 금속 스트립은 필수적으로 제 2 금속화 평면의 금속 스트립과 합동으로 배열되며, 비아 커넥션에 의해 수직 방향으로 서로 전기적으로 접속된다.
더욱 유리한 예시적인 실시예는, 전기 전도성 구조의 적어도 하나의 부분 구조가 인덕턴스 구조로서 형성되며 나선형 금속 트랙이 형성되어 있는 적어도 하나의 금속화 평면을 포함한다는 사실에 의해 제공된다.
상측 금속 층은 제 2 절연 층에서의 콘택트 홀에 의해 아래쪽에 형성된 전기 전도성 영역 특히 제 3 절연 층에 콘택트 접속될 수도 있다. 콘택트 홀은 바람직하게는 상측 금속 층의 본딩 영역 외부에 있는 영역에 배열되며, 전기 전도성 영역과 동일한 방식으로 전기 전도성 구조에 대해 수직 오프셋으로 배열될 수도 있다.
바람직한 예시적인 실시예에서, 본 발명에 따른 전자 소자는 집적회로의 기판 상에 배열된다.
전자 소자를 제조하기 위해 본 발명에 따른 방법에 있어서, 제 1 절연 층에서 전기 전도성 구조는 적어도 하나의 수동 전자 소자로서 및 기계적 힘의 작용 하에 제 1 절연 층을 지지하기 위한 기계적 안정화 구조로서 형성된다. 제 1 절연 층 상에는 상측 금속 층이 제조되는데, 이 금속 층은 특히 기계적 힘의 작용이 특히 전자 소자의 본딩 또는 탑재 중에 인가되는 전기 전도성 본딩 패드 층으로서 형성된다.
따라서 전자 소자를 위한 이중 기능을 갖는 구조가 낮은 경비를 나타내는 간단한 방식으로 제조된다. 그 결과, 전자 소자는 공간 절약형 및 비용 효율적으로 구현될 수 있다.
유리한 예시적인 실시예에서, 제 1 절연 층은 4보다 작은 유전 상수 특히 3보다 작은 유전 상수를 갖는 물질로부터 형성된다. 이로써 특히 기계적으로 불안정하고 기계적 힘의 작용에 대해 비교적 민감한 물질의 경우에 특히 기계적 안정성의 상당한 개선이 달성될 수 있다.
특히 본딩 영역의 아래 영역에서의 전자 소자의 탑재 또는 본딩 결과로서, 큰 기계적 힘이 효력을 나타내고 손상 및 파괴를 가져올 수도 있기 때문에, 상측 금속 층의 본딩 영역 아래에 전기 전도성 구조를 형성하는 것이 특히 유리하다.
본 발명의 더욱 유리한 실시예는 종속 청구항에서 기술된다.
전자 소자(EB)(도 1)는 제 1 절연 층(1)을 갖는데, 이 층은 예시적인 실시예에서 낮은 유전 상수를 갖는 물질로부터 형성된다. 전자 전도 구조(2)는 이 제 1 절연 층(1)에 집적된다. 전기 전도성 구조(2)는 커패시턴스 구조로서 형성되고, 금속 스트립(M11 내지 M33)으로 구성된다. 금속 스트립(M11 내지 M33)은 서로 평행한 z 방향으로 연장되며, 금속 스트립(M11 내지 M13), 금속 스트립(M21 내지 M23) 및 금속 스트립(M31 내지 M33)이 각각의 경우에 금속화 평면에 형성된다. 금속 스트립(M11, M21, M31)은 서로에 대해 합동으로 배열되고 비아 커넥션(v)에 의해 서로 전기적으로 접속된다. 이것은 또한 금속 스트립(M12, M22, M32)에도 비슷하게 적용되며, 금속 스트립(M13, M23, M33)에도 적용된다. 금속 스트립(M11, M21, M31) 및 또한 금속 스트립(M13, M23, M33)은 공급 전압 전위 - DC 또는 AC 전압에 접속된다. 금속 스트립(M12, M22, M32)은 접지 전위에 접속된다. 커패시턴스 구조는 금속 스트립(M11, M12, M13)이 평면 방식으로 제 1 절연 층(1)의 더 낮은 수평 표면에서 끝나도록 제 1 절연 층에 배열된다. 동일하게, 금속 스트립(M31, M32, M33)은 제 1 절연 층(1) 내에 포함되며, 그들의 표면은 x-z 평면에서 제 1 절연 층(1)의 상측 수평면을 구비한 평평한 표면을 형성하고 동일한 높이 레벨을 필수적으로 갖는다. 추가의 절연 층(4b)은, 제 1 절연 층(1)에 인접하게 배열되고, 제 1 절연 층(1)의 물질의 기계적 안정성에 비해 높은 기계적 안정성을 갖는 물질로부터 형성된다. 소자, 예를 들어, 트랜지스터는 이 절연 층(4b)에 형성된다. 이 층(4b)은 기판(도시하지 않음) 상에 형성된다.
커패시턴스 구조로서 형성된 구조(2)는 또한 예시적인 실시예에 도시된 형태 이외에도 다양한 방식으로 형성될 수도 있다. 추가적인 구성의 가능성으로서, Aparicio, R. 및 Hajimiri, A.의 Capacity Limits and Matching Properties of Integrated Capacitors; IEEE Journal of Solid-State Circuits, Vol. 37, No. 3, 2002, pp. 384-393의 구조로서, 도 5 내지 도 10의 투영도에 도시된 구조에 대해 언급할 수도 있다. 커패시턴스 구조(2)는 또한 반도체 소자에서 MOS 구조로서 또는 그리드 구조로서 구현될 수도 있다.
이 구조(2) 상에는 제 3 절연 층(4a)에 배열된 금속 층으로서 전기 전도성 차폐 층(3)이 형성된다. 평면으로서 형성된 차폐 층(3)은, 구조(2)가 완전히 차폐 층(3) 아래에 배열되는 방식으로 제 3 절연 층(4a)에 배열된다. 제 3 절연 층(4a)은 예시적인 실시예에서 산화물 층으로서 구현된다. 상측 금속 층(5)은 제 3 절연 층(4a) 상에 본딩 패드 층으로서 형성된다. 본딩 패드 층(5)은 제 3 절연 층(4a)에 형성된 콘택트 홀(contact hole)에 의해 전기 전도성 영역(7)에 접속된다. 콘택트 홀(6) 및 전기 전도성 영역(7)은 모두 본딩 패드 층(5)의 본딩 영역(BB) 외부에 배열된다. 본딩 중에 및/또는 전자 소자(EB)를 하우징에 탑재하는 중에 발생하는 힘의 작용에 관하여 제 1 절연 층(1)의 최적의 기계적 보강력 또는 안정성을 얻기 위해, 구조(2)는 필수적으로 본딩 영역(BB) 아래에 배열된다. 본딩 영역(BB)은 본딩 패드 층(5) 상에 형성된 층(10) 및/또는 산화물 및 질화물 층(8, 9)의 제거에 의해, 예를 들어, 노출 또는 에칭에 의해 생성된다. 층(10)은 예시적인 실시예에서 PSPI 층(Photo-Sensitive Polyamide layer)으로서 형성된다.
차폐 층(3)은 접지 전위에 접속되어, 본딩 패드 층(5)에 존재하는 신호를 구조(5)에 커플링하거나 또는 구조(2)에 존재하는 신호를 본딩 패드 층(5)에 커플링하는 것을 방지하는 것이 가능하게 한다.
어떤 차폐 층(3)도 도시된 예시적인 실시예(도 1)에 형성되지 않는다면, 금속 스트립(M31 내지 M33)이 또한 배열된 해당 금속화 평면에 전기 전도성 영역(7)을 형성하기 위한 방안이 또한 만들어질 수도 있다.
도 2는 커패시턴스 구조(2)의 투영도를 나타낸 것으로, 금속 스트립(M11, M21, M31), 금속 스트립(M12, M22, M32) 및 또한 금속 스트립(M13, M23, M33)은 각 경우에 y 방향에서 바라본 단 하나의 비아 커넥션(v)에 의해 콘택트 접속된다. 금속 스트립(M12, M22, M32)과 접지 전위의의 전기적 커넥션 및 금속 스트립(M11, M21, M31, M13, M23, M33)과 공급 전압 전위의 전기적 커넥션은 비아 커넥션(도시하지 않음) 및 금속 스트립(KM)(도시하지 않음)에 의해 영향을 받는다. 적어도 금속 스트립(KM)은 제 1 절연 층(1)(도 1)보다 더 높은 기계적 안정성을 갖는 제 2 절연 층(도시하지 않음) 모두에 형성될 수도 있다. 제 2 절연 층은 도 1에 도시한 제 3 절연 층(4)과 동일한 것일 수도 있다. 제 2 절연 층의 물질은 제 1 절연 층(1)의 물질보다 더 높은 기계적 안정성을 갖는다. 제 2 절연 층은 예를 들어 산화물 층 또는 FSG 유전체로 구성된 층으로서 제조될 수도 있다. 그러나 콘택트 스트립(KM) 중의 단 하나만이 제 2 절연 층에 형성되는 경우가 있을 수도 있다. 또한 제 1 절연 층(1)에 콘택트 금속 스트립(KM)을 형성하는 것도 가능하다.
도 3은 본 발명에 따른 전자 소자의 전기 전도성 구조(2)의 추가의 예시적인 실시예의 (음의 y 방향에서 바라본) 평면도를 도시한다. 전기 전도성 구조(2)는 이 예시적인 실시예에서 인덕턴스 구조로서 형성된다. 사각형 형상을 갖는 나선형 금속 트랙(MB4)은 단일 금속화 평면에 형성된다. 금속 트랙(MB4)은 이 도 3에 도시되지 않은 제 1 절연 층에 집적된다. 나선형 금속 트랙(MB4) 형태의 인덕턴스 구조가 또한 다수의 금속화 평면에 형성될 수도 있으며, 이 경우, 도 1 및 도 2에 따른 커패시턴스 구조의 예시적인 실시예에서와 같이, 본 발명의 본질점은, 마찬가지로 본 명세서에서, 그 중에서도 특히 전체 금속 트랙(MB4)이 제 1 절연 층(1)에 도달한다는 사실에서 알 수 있다. 그 나선형의 안쪽 종단에서, 금속 트랙(MB4)은, 공급 전압 전위에 접속된 콘택트 금속 스트립(KM)에 비아 커넥션(v)에 의해 콘택트 접속된다. 콘택트 금속 스트립(KM)은 금속 트랙(MB4)이 형성되어 있는 금속화 평면보다 더 높은 (도 1, 도 2 및 도 4에 해당하는 y방향에서 바라본) 금속화 평면에서 제조되며, 제 2 절연 층에 형성된다. 이 경우, 더 높게 배열된 금속화 평면은 커패시턴스 구조 및/또는 인덕턴스 구조의 형태인 전기 전도성 구조(2)가 형성되어 있는 금속화 평면보다 집적회로의 기판(동일한 방향에서 볼 때 본 발명에 따른 전자 소자(EB)가 배열되어 있음)으로부터 더 멀리 떨어져 있는, 동일 방향에서 바라본 금속화 평면으로 이해될 수 있다. 이 예시적인 실시예에 있어서, 역시, 제 2 절연 층은 도 1에 도시한 제 3 절연 층(4a)과 동일할 수도 있다.
나선형 금속 트랙(MB4)의 외부의 제 2 종단은 비아 커넥션(도시하지 않음) 및 추가의 콘택트 금속 스트립(KM)(도시하지 않음)에 의해 접지 전위에 마찬가지로 전기적으로 접속된다. 이 추가 금속 스트립(KM)은 제 1 절연 층(1)(도 1) 또는 제 2 절연 층 또는 혹시 존재할 수도 있는 (양의 y 방향에서 바라본) 더 높은 절연 층에 배열될 수도 있다.
평면도(도 3)에서 전기 전도성 구조(2)의 기하학적 영역 구성은 본 발명에 대해 2차적으로 중요하다. 이와 같이, 도 3에 따른 나선형 금속 트랙은 또한 예를 들어 사각형으로 제작될 수도 있다. 마찬가지로, 도 2에 따른 커패시턴스 구조는 음의 y 방향에서의 평면도의 경우에, 예를 들어 직사각형 도는 사각형의 윤곽(contour)을 가질 수도 있다. 특히 유리한 방식으로, 기하학적 영역 구성, 특히, 윤곽 및 이로 인한 전기 전도성 구조의 규모는, 전기 전도성 구조의 윤곽 영역에 투영될 때, 제 1 금속 층(5)의 본딩 영역(BB)의 해당 영역이 전기 전도성 구조의 상기 윤곽 영역에 완전히 포함되도록 선택된다.
도 4는 도 3에 도시된 영역(I)의 투영 단면도를 나타낸다. 도 4에서, 인덕턴스 구조로서 형성된 전기 전도성 구조(2)는 제 1 절연 층(1)에 집적되고 4개의 금속화 평면에 형성된다. 금속 트랙(MB1 내지 MB4) 중의 하나는 각 경우에 금속화 평면에 형성되며, 이들 금속 트랙이 각 경우에 비아 커넥션(v)에 의해 서로 전기적으로 콘택트 접속된다. 비아 커넥션은 수직 기둥(pillars)으로서 또는 금속 트랙(MB1 내지 MB4)에 평행하게 연결된 긴 가닥(elongated strands)으로서 형성될 수도 있다. 소위 계층 상호접속(hierarchical interconnect) 기술 때문에, 금속 트랙(MB1 내지 MB4)은, 기판(S)으로부터 (양의 y 방향으로) 증가하는 거리를 가지며, 더 큰 교차부(x-y 평면) 및 서로로부터 (양의 y 방향으로) 증가하는 거리를 갖는 것으로 형성될 수도 있다. 제 2 절연 층(도시하지 않음)은 그 안에 콘택트 금속 스트립(KM)이 배열되어 있으며, 직접 인접하는 방식으로 제 1 절연 층(1) 상에 형성될 수도 있다. 도 1에 따른 층(3 내지 10)이 그 위에 배열될 수도 있다. 도 4에서 알 수 있는 바와 같이, 또한 금속 트랙(MB4)의 표면 영역 및 금속 트랙(MB1)의 표면 영역이 제 1 절연 층(1)의 표면을 갖는 (x-z 평면에서 바라본) 평면 방식으로 형성되도록 금속 코일(MB1 내지 MB4) 형태의 인덕턴스 구조(2)가 형성된다. 제 1 절연 층(1) 내에서 금속 트랙(MB4)의 진로는 파선 및 예를 들어 금속 트랙(MB1 내지 MB3)의 진로에 의해 도시된다. 제 1 절연 층(1)은 절연 층(4b)에 직접 인접하며, 절연 층(4b)은 기판(S) 상에 형성된다.
또한, 도 1 또는 도 2의 예시적인 실시예에 따른 커패시턴스 구조에 대응하는 제 1 부분 구조, 및 도 3 또는 도 4의 예시적인 실시예에 따른 인덕턴스 구조에 대응하는 제 2 부분 구조를 갖도록 전기 전도성 구조(2)를 형성하는 방안이 만들어질 수도 있다. 이 경우, 기계적 안정화 구조 및 2개의 수동 전자 소자가 전기 전도성 구조를 이용하여 구현될 수 있다. 부분 구조는 하나 옆에 다른 하나가 배열되거나 하나 위에 다른 하나가 배열될 수도 있다.
전기 전도성 구조는 다양한 방식으로 구현될 수도 있으며, 도시한 예시적인 실시예로 제한되지 않는다. 따라서 전기 전도성 구조는 또한 5개 이상의 금속화 평면에 형성될 수도 있다. 동일하게, 절연 층은 각 경우에 다수의 층으로부터 구성될 수도 있다. 도 1 및 도 2에 따라 단 하나의 금속화 평면에 커패시턴스 구조를 형성하고, 예를 들어 금속 스트립(M11, M12, M13) 만을 제조하는 방안이 만들어질 수도 있다.
본 발명에 따른 전자 소자 및 전자 소자를 제조하는 방법에 의하면, 절연 층 특히 낮은 유전 상수를 갖는 물질로 이루어진 유전체 층에 형성된 단일 전기 전도성 구조의 적합한 구성(형상) 및 배열에 의해, 예를 들어 하우징에 소자를 본딩하거나 탑재하는 중에 기계적 힘의 작용 하의 손상에 대비하여, 전자 소자(EB) 특히 전기 전도성 구조가 형성된 절연 층에 대한 기계적 지지 또는 안정화 구조 및 수동 소자 모두를 제조한다. 그 결과, 최적의 활용(utilization)이 본딩 패드 층 아래의 영역으로 구성되며, 이 영역은 이와 달리 전자 소자(EB)에 필수적으로 요구되지는 않게 되어, 최소화된 규모 및 최적화된 기능적 이용도를 갖는 소자 토폴로지를 가져온다.
그러면 본 발명에서 필수적인 것은, 전기 전도성 구조가 한편으로는 적어도 하나의 수동 전자 소자의 형태이며, 다른 한편으로는 전자 소자(EB) 특히 제 1 절연 층에 대한 기계적 안정화 구조인 2중 기능을 갖는다는 것이다.

Claims (28)

  1. 제 1 절연 층(1)과,
    상측 금속 층(5) - 특히 상기 제 1 절연 층(1) 상에 형성된 전기 전도성 본딩 패드 층 - 과,
    - 상기 제 1 절연 층(1)에 집적되고, 특히 상기 상측 금속 층(5)의 본딩 및/또는 상기 전자 소자(EB)의 탑재 중에 기계적 힘의 작용 하에서 상기 절연 층(1)을 기계적으로 안정화시키며, 수동 전자 소자로서 형성된 전기 전도성 구조(2)를 구비하는
    전자 소자.
  2. 제 1 항에 있어서,
    상기 제 1 절연 층(1)은 4보다 작은 유전 상수, 특히 3보다 작은 유전 상수를 갖는 물질로부터 형성되는 것을 특징으로 하는
    전자 소자.
  3. 제 1 항 또는 제 2 항 중의 어느 한 항에 있어서,
    상기 상측 금속 층(5)은 본딩 영역(BB)을 구비하며, 상기 전기 전도성 구조(2)는 필수적으로 이 본딩 영역(BB) 아래에 수직으로 배열되는 것을 특징으로 하는
    전자 소자.
  4. 제 3 항에 있어서,
    상기 상측 금속 층(5)에 평행한 평면에서 상기 전기 전도성 구조(2)의 규모는 상기 본딩 영역(BB)과 크기 면에서 적어도 동일한 것을 특징으로 하는
    전자 소자.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)는 비아 커넥션(v) 및 전기적 콘택트 스트립(KM) 특히 콘택트 금속 스트립에 의해 각각 공급 전압 전위 및 접지 전위에 전기적으로 접속되는 것을 특징으로 하는
    전자 소자.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    적어도 하나의 전기 전도성 차폐 층(3)은 상기 상측 금속 층(5)과 상기 전기 전도성 구조(2) 사이에서 전기적으로 절연되도록 형성되는 것을 특징으로 하는
    전자 소자.
  7. 제 6 항에 있어서,
    상기 차폐 층(3)은 제 2 금속 층이며 접지 전위에 접속되는 것을 특징으로 하는
    전자 소자.
  8. 제 6 항 또는 제 7 항 중의 어느 한 항에 있어서,
    상기 차폐 층(3)은 제 3 절연 층(4a) - 상기 제 3 절연 층(4a)은 상기 제 1 절연 층(1)과 상기 상측 금속 층(5) 사이에 배열됨 - 에 형성되는 것을 특징으로 하는
    전자 소자.
  9. 제 6 항 내지 제 8 항 중의 어느 한 항에 있어서,
    상기 차폐 층(3)은 접촉 평면 또는 그리드 구조로서 형성되는 것을 특징으로 하는
    전자 소자.
  10. 제 6 항 내지 제 9 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)에 면하는 상기 차폐 층(3)의 해당 영역은 상기 차폐 층(3)에 면하는 상기 전도 구조(2)의 해당 영역과 크기 면에서 적어도 동일하며, 상기 영역들이 서로에 대해 투영될 때, 상기 차폐 층(3)의 상기 영역이 상기 전기 전도성 구조(2)의 상기 영역을 완전히 포함하도록 배열되는 것을 특징으로 하는
    전자 소자.
  11. 제 1 항 내지 제 10항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)는 커패시턴스 구조 및/또는 인덕턴스 구조로서 형성되는 것을 특징으로 하는
    전자 소자.
  12. 제 11 항에 있어서,
    상기 전기 전도성 구조(2)의 적어도 하나의 부분 영역은 커패시턴스 구조로서 형성되고 적어도 2개의 금속화 평면을 구비하며, 서로 평행하게 배열되고 서로 절연된 스트립(M11, M12, M13)은 상기 제 1 금속화 평면에 형성되어, 서로 평행하게 배열되고 서로 절연된 스트립(M21, M22, M23)에 대해 합동으로 상기 제 2 금속화 평면에 배열되며, 상기 2개의 금속화 평면에서 하나 위에 다른 하나가 수직 방향으로 배열된 상기 스트립(M11, M21; M12, M22; M13, M23)은 비아 커넥션(v)에 의해 전기적으로 접속되는 것을 특징으로 하는
    전자 소자.
  13. 제 11 항 또는 제 12 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)의 적어도 하나의 부분 영역은 인덕턴스 구조로서 형성되고 나선형 금속 트랙이 형성되어 있는 적어도 하나의 금속화 평면을 구비하는 것을 특징으로 하는
    전자 소자.
  14. 제 8 항에 있어서,
    상기 상측 금속 층(5)은 상기 제 3 절연 층(4a)의 콘택트 영역(6)에 의해 전기 전도성 영역(7)에 전기적으로 접속되며, 상기 전기 전도성 영역(7)은 특히 상기 제 2 또는 제 3 절연 층(4)에 배열되는 것을 특징으로 하는
    전자 소자.
  15. 제 14 항에 있어서,
    상기 콘택트 영역(6) 및 상기 제 2 전기 전도성 영역(7)은 상기 전기 전도성 구조(2) 및 상기 상측 금속 층(5)의 상기 본딩 영역(BB)에 대해 수직으로 오프셋되게 배열되는 것을 특징으로 하는
    전자 소자.
  16. 제 1 항 내지 제 15 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)는 상기 제 1 절연 층(1)의 상기 수직 표면을 구비하는 평면 방식으로 형성되며, 상기 제 1 전도 구조(2)의 표면 영역은 상기 제 1 절연 층(1)의 상기 수직 표면의 부분 영역을 형성하는 것을 특징으로 하는
    전자 소자.
  17. 제 1 항 내지 제 16 항 중의 하나 이상의 항에 있어서,
    기판 및 전자 소자(EB)를 구비하며, 상기 전자 소자는 상기 기판 상에 형성되는
    집적회로.
  18. - 제 1 절연 층이 생성되고,
    - 상측 금속 층(5) 특히 전기 전도성 본딩 패드 층이 상기 제 1 절연 층(1) 상에 생성되고,
    - 상기 제 1 절연 층(1)에서, 전기 전도성 구조(2)는 상기 상측 금속 층(5)으로부터 전기적으로 절연된 방식으로 수동 전자 소자 및 기계적 안정화 구조로서 형성되는
    전자 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 절연 층(1)은 4보다 작은 유전 상수 특히 3보다 작은 유전 상수를 갖는 물질로부터 형성되는 것을 특징으로 하는
    전자 소자 제조 방법.
  20. 제 18 항 또는 제 19 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)는 필수적으로 상기 상측 금속 층(5)의 본딩 영역 아래에 형성되며, 상기 상측 금속 층(5)에 평행한 평면에서 상기 전기 전도성 구조(2)의 규모는 상기 본딩 영역(BB)과 크기 면에서 적어도 동일하게 제조되는 것을 특징으로 하는
    전자 소자 제조 방법.
  21. 제 18 항 내지 제 20 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)는 각각 비아 커넥션(v) 및 콘택트 스트립(KM) 특히 콘택트 금속 스트립에 의해 공급 전압 전위 및 접지 전위에 전기적으로 콘택트 접속되는 것을 특징으로 하는
    전자 소자 제조 방법.
  22. 제 18 항 내지 제 21 항에 있어서,
    상기 상측 금속 층(5)과 상기 전기 전도성 구조(2) 사이에서, 저기 전도 차폐 층(3)은 상기 상측 금속 층(5) 및 상기 전기 전도성 구조(2) 특히 상기 제 1 절연 층(1) 상에 생성된 제 3 절연 층(4a)으로부터 전기적으로 절연된 방식으로 형성되는 것을 특징으로 하는
    전자 소자 제조 방법.
  23. 제 22 항에 있어서,
    상기 전기 전도성 차폐 층(3)은 평면 또는 그리드 구조로서 형성되며, 접지 전위에 접속되는 것을 특징으로 하는
    전자 소자 제조 방법.
  24. 제 22 항 또는 제 23 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 차폐 층(3)은 그것의 수직 영역 범위가 상기 전기 전도성 구조(2)의 수직 영역 범위와 크기 면에서 적어도 동일하고 상기 전기 전도성 구조(2)의 상기 영역 범위는 상기 전기 전도성 차폐 층(3)의 상기 영역 범위가 완전히 포함하도록 형성되는 것을 특징으로 하는
    전자 소자 제조 방법.
  25. 제 18 항 내지 제 24 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)는 커패시턴스 구조 및/또는 인덕턴스 구조로서 형성되는 것을 특징으로 하는
    전자 소자 제조 방법.
  26. 제 25 항에 있어서,
    상기 전기 전도성 구조(2)의 적어도 하나의 부분 영역은 커패시턴스 구조로서 형성되며, 각 경우에 서로 평행하고 서로 전기적으로 절연된 방식으로 형성된 전기 전도성 스트립(M11, M12, M13; M21, M22, M23)은 제 1 및 제 2 금속화 평면에 생성되며, 상기 제 1 및 제 2 금속화 평면의 상기 스트립(M11, M12, M13; M21, M22, M23)은 필수적으로 합동으로 배열되고 비아 커넥션(v)에 의해 전기적으로 접속되며, 상기 수직 인접 스트립(M11, M12, M13; M21, M22, M23)은 각각 제 1 및 제 2 전기 전위에 택일적으로 접속되는 것을 특징으로 하는
    전자 소자 제조 방법.
  27. 제 25 항 또는 제 26 항 중의 어느 한 항에 있어서,
    상기 전기 전도성 구조(2)의 적어도 하나의 부분 영역은 인덕턴스 구조로서 형성되며, 나선형 금속 트랙은 적어도 하나의 금속화 평면에서 생성되는 것을 특징으로 하는
    전자 소자 제조 방법.
  28. 기판이 마련되어, 제 18 항 내지 제 27 항 중의 하나 이상의 항에 따라 전자 소자(EB)가 상기 기판 상에 형성되는
    집적회로 제조 방법.
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