JP2007059867A - 半導体装置 - Google Patents

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wiring
pad
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Noriyuki Nagai
紀行 永井
Takeshi Hamaya
毅 濱谷
Tadaaki Mimura
忠昭 三村
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】Ｉ／Ｏ領域を縮小し、延いては、半導体装置の面積を縮小することを目的とする。
【解決手段】層間膜２２を厚くして電極パッド１１の一部または全部をアクティブ領域１６に引き出して形成することにより、Ｉ／Ｏ領域１５を縮小することができるため、半導体装置の面積を縮小することができる。
【選択図】図１

Description

本発明は、電極パッドを配線にてシールドするＩ／Ｏセルを備える半導体装置に関するものである。
従来の半導体装置の電極パッド構造について図８、図９、図１０、図１１、図１２、図１３を見ながら説明する。
図８は従来の電極パッド近傍を示す半導体装置の要部拡大図であり、ここでは、表面のＳｉＮ絶縁膜および保護膜を省略している。図９は従来の電極パッド近傍を示す半導体装置の断面図であり、図８のＡ−Ａ’断面図である。図１０は従来のバンプを形成した電極パッド構成を示す断面図、図１１は従来のバンプを形成した電極パッド構成を示す平面図、図１２は従来の再配線技術を用いた電極パッド構成を示す断面図、図１３は従来の再配線上にバンプを形成した電極パッド構成を示す断面図である。
図８，図９、図１０，図１１に示すように、ここで例示する半導体装置は、配線が複数層のＣｕ配線で形成されており、Ｉ／Ｏセルの回路領域であるＩ／Ｏ領域１５にＡｌで形成された電極パッド１１を備え、電極パッド１１を外部端子としてボンディングワイヤにより外部と接続することにより外部と電気的に接続する構成である。電極パッド１１は、内部配線（図示せず）からの引き出しのために最上層Ｃｕ配線を用いて形成された電極パッド１１とほぼ同形状のパッドメタル１２を介して内部配線と接続される。電極パッド１１とパッドメタル１２は接続ビア１３を介して電気的な接続をしていて、接続ビア１３は電極パッド１１と同一の材料であるＡｌで構成される。電極パッド１１上に形成されるワイヤーボンディングやスタッドバンプ３１などと電極パッド１１との接合箇所の接合径１７は、接続ビア１３よりも小さな構成となっていて、さらに、接合面は接続ビア１３上からはみ出さずに形成される。また、Ｉ／Ｏ領域１５に形成されたＩ／Ｏセルへのノイズ等の電気的な干渉の影響を低減するために、半導体装置の機能素子形成領域であるアクティブ領域１６のＩ／Ｏ領域１５との界面近傍に、最上層Ｃｕ配線を用いて形成されたシールド配線１４を設ける。さらに、電極パッド１１以外の半導体装置全面上には、ＳｉＮ絶縁膜等の層間膜２２と半導体装置を保護する保護膜２３が形成されている。一般的に、保護膜２３はポリイミド膜やＰＢＯ膜が用いられる。
このような半導体装置にバンプ電極等を形成する場合は、図１２に示すように、再配線技術を用いて、電極パッド１１から保護膜２３上に配線９１を引き伸ばして平坦な配線領域を形成し、その上に、図１３に示すように、バンプやメッキ，半田ボール１０１等を形成する（例えば、特許文献１参照）。
特開２００１−１５５１６号公報
しかしながら、昨今の半導体装置がチップサイズの縮小化を求められているにもかかわらず、従来の電極パッド構造では、電極パッドの面積はボンディングワイヤの接続のために一定の規格以上の面積が必要となっており、Ｉ／Ｏ領域は電極パッドの面積より小さくすることができないため、チップサイズの縮小の妨げになるという問題点を有していた。
また、従来の再配線技術では、半導体装置の形成後に配線を引き伸ばしているため、半導体装置の保護のために膜厚が非常に厚くなる保護層上まで引き伸ばす必要があり、引き伸ばす距離の長さによる電気的特性の劣化と、引き伸ばした配線の段差による配線自体の信頼性悪化のため、再配線技術を用いて電極パッドをアクティブ領域等に移動することが困難であるという問題点があった。
以上の問題点を解決するために、本発明の半導体装置は、Ｉ／Ｏ領域を縮小し、延いては、半導体装置の面積を縮小することを目的とする。
上記目的を達成するために、本発明の請求項１記載の半導体装置は、Ｉ／Ｏセルの回路領域であるＩ／Ｏ領域および機能素子形成領域であるアクティブ領域から成る半導体装置であって、Ｉ／Ｏ領域に形成されて内部配線を引き出すパッドメタルと、前記パッドメタルの一部を露出させた状態で前記半導体装置全面に形成される層間膜と、一部または全部が前記アクティブ領域の前記層間膜上に形成される電極パッドと、前記パッドメタルと前記電極パッドとを電気的に接続する接続ビアと、前記電極パッドを露出させた状態で前記半導体装置全面に形成される保護膜とを有し、前記Ｉ／Ｏ領域が前記電極パッドより小さくなることを特徴とする。
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記層間膜がＳｉＮ膜であることを特徴とする。
請求項３記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記層間膜の膜厚が２５０ｎｍから７００ｎｍであることを特徴とする。
請求項４記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記層間膜の膜厚が３００ｎｍであることを特徴とする。
請求項５記載の半導体装置は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置、前記配線および接続領域がＣｕで、前記電極パッドおよび導電層がＡｌであることを特徴とする。
請求項６記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記電極パッド直下の最上層配線の少なくとも一部が前記Ｉ／Ｏセルをシールドするシールド配線であることを特徴とする。
請求項７記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置において、前記電極パッドをワイヤーボンディングにより外部と接続することを特徴とする。
請求項８記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置において、前記電極パッド上にスタッドバンプを形成することを特徴とする。
請求項９記載の半導体装置は、請求項７記載の半導体装置において、前記電極パッドと前記ワイヤーボンディングとの接合箇所の接合径が前記接続ビアと前記電極パッドとの接続面のいずれの辺の長さよりも大きいことを特徴とする。
請求項１０記載の半導体装置は、請求項８記載の半導体装置において、前記電極パッドと前記スタッドバンプとの接合箇所の接合径が前記接続ビアと前記電極パッドとの接続面のいずれの辺の長さよりも大きいことを特徴とする。
請求項１１記載の半導体装置は、請求項９または請求項１０のいずれかに記載の半導体装置において、前記接合箇所と前記接続ビアの位置関係は電極パッドのいずれかの辺に平行な方向にずれていることを特徴とする。
以上により、Ｉ／Ｏ領域を縮小し、延いては、半導体装置の面積を縮小することができる。
以上のように、本発明の半導体装置は、層間膜を厚くして電極パッドの一部または全部をアクティブ領域に引き出して形成することにより、Ｉ／Ｏ領域を縮小することができるため、半導体装置の面積を縮小することができる。
以下、本発明の実施の形態について図を見ながら説明する。
まず、実施の形態１における半導体装置を図１，図２，図３、図４を用いて説明する。
図１は実施の形態１における電極パッド近傍を示す半導体装置の要部拡大図、図２は実施の形態１における電極パッド近傍を示す半導体装置の断面図であり、図１のＡ−Ａ’断面図である。図３は実施の形態１におけるバンプを形成した電極パッド構成を示す断面図である。図４は実施の形態１におけるバンプを形成した電極パッド構成を示す平面図を示す。
図１，図２において、従来の半導体装置と同様に、Ｉ／Ｏ領域１５には、内部配線を引き出すために最上層Ｃｕ配線によりパッドメタル１２が形成され、アクティブ領域１６のＩ／Ｏ領域１５との界面近傍には、Ｉ／Ｏ領域１５および電極パッド１１からなるＩ／Ｏセルへのノイズ等の電気的な干渉の影響を低減するためのシールド配線１４が形成されている。本発明の半導体装置における電極パッド１１は、パッドメタル１２から接続ビア１３を介して、Ａｌ配線等の導電層により、アクティブ領域１６のシールド配線１４上に形成されたＳｉＮ絶縁膜等の層間膜２２上に引き伸ばされており、少なくとも一部分がアクティブ領域１６上に形成されている。そして、電極パッド１１を露出させる状態で、全面にポリイミド膜やＰＢＯ膜等の保護膜２３が形成されている。
ここで、従来の層間膜２２の膜厚は２００ｎｍ程度であるが、保護膜２３を介さずに電極パッド１１を形成する構成であるので、ワイヤーボンディング時等の対クラック性を向上させるため、膜厚を３００ｎｍ程度またはそれ以上にする必要があり、６５０ｎｍ程度あると相当な耐クラック性を確保することができる。およそ、２５０ｎｍから７００ｎｍ程度の厚みであれば、ボンディング領域の下層にパッドメタルを設けることなく耐クラック性を維持しながら、引き出しのための配線段差による影響をほぼ無視することができる。
このように、電極パッド１１をパッドメタル１２から引き出してアクティブ領域１６上に形成することにより、パッドメタル１２を電極パッド１１と同形状にする必要がなくなるために、パッドメタル１２の面積を縮小することが可能となり、Ｉ／Ｏ領域１５の面積をサージから保護するための回路等を形成できる程度まで縮小することができる。つまり、従来、電極パッド１１の面積に規正されていたＩ／Ｏ領域１５の面積を縮小することができ、延いては、半導体装置の面積を縮小することができる。
また、図３、４に示すように、電極パッド１１上に、外部端子としてスタッドパンプ３１を形成することもできる。
そして、従来ではワイヤーボンディングやスタッドバンプ３１の接合位置の平坦性を保つため、ワイヤーボンディングやスタッドバンプ３１の接合位置が接続ビア１３上に設けられ、接続ビア１３は接合箇所の接合径より大きくする必要があったが、引き出した電極パッド１１上にワイヤーボンディングやスタッドバンプ３１を接続するため、接続ビア１３の形状や大きさ，位置の自由度が増し、電極パッド１１上に形成されるワイヤーボンディングやスタッドバンプ３１などと電極パッド１１との接合箇所の接合径１７よりも、接続ビア１３を小さくすることが可能となり、接合径１７は接続ビア１３の断面のいずれかの辺に平行な方向の長さよりも大きな構成となっていて、さらに、接合箇所は接続ビア１３の外側に形成されることができる。このように、接続ビア１３を小さくできるために、よりＩ／Ｏ領域１５の面積を縮小することができ、延いては、半導体装置の面積を縮小することができる。また、ボンディング接合面が接続ビア１３と重ならないために、段差へのボンディングによる下部へのダメージを低減することもできる。
次に、実施の形態２における半導体装置を図５，図６，図７を用いて説明する。
図５は実施の形態２における電極パッド近傍を示す半導体装置の要部拡大図、図６は実施の形態２における電極パッド近傍を示す半導体装置の断面図であり、図５のＡ−Ａ’断面図である。図７は実施の形態２におけるバンプを形成した電極パッド構成を示す断面図である。
実施の形態１では、電極パッドをＩ／Ｏ領域とアクティブ領域にまたがって形成していたが、実施の形態２では、図５，図６に示すように、電極パッド１１をＩ／Ｏ領域１５から配線４０によりアクティブ領域１６まで引き出して形成している。
このように、電極パッド１１をパッドメタル１２から引き出してアクティブ領域１６上に形成することにより、パッドメタル１２を電極パッド１１と同形状にする必要がなくなるために、パッドメタル１２の面積を縮小することが可能となり、Ｉ／Ｏ領域１５の面積はサージから保護するための回路等を形成できる程度まで縮小することができる。つまり、従来、電極パッド１１の面積に規正されていたＩ／Ｏ領域１５の面積を縮小することができ、延いては、半導体装置の面積を縮小することができる。
また、図７に示すように、前記パッド構造を有する半導体チップに再配線技術を用いてメッキ、バンプを形成するのではなく、ワイヤーボンディングやスタッドバンプ３１などの工法を用いて電極パッドと外部端子を接続することもできる。
以上の実施の形態１および実施の形態２においては、配線層としてＣｕ配線とＡｌ配線を用いる場合を例に説明したが、配線材料は任意である。また、電極パッド直下の配線層として、シールド配線のみが形成されている図を用いて説明したが、電極パッドに対するシールド効果を維持できる範囲で、信号配線や電源配線等であっても良い。
本発明は、Ｉ／Ｏ領域を縮小し、延いては、半導体装置の面積を縮小することができ、電極パッドを配線にてシールドするＩ／Ｏセルを備える半導体装置等に有用である。
実施の形態１における電極パッド近傍を示す半導体装置の要部拡大図 実施の形態１における電極パッド近傍を示す半導体装置の断面図 実施の形態１におけるバンプを形成した電極パッド構成を示す断面図 実施の形態１におけるバンプを形成した電極パッド構成を示す平面図 実施の形態２における電極パッド近傍を示す半導体装置の要部拡大図 実施の形態２における電極パッド近傍を示す半導体装置の断面図 実施の形態２におけるバンプを形成した電極パッド構成を示す断面図 従来の電極パッド近傍を示す半導体装置の要部拡大図 従来の電極パッド近傍を示す半導体装置の断面図 従来のバンプを形成した電極パッド構成を示す断面図 従来のバンプを形成した電極パッド構成を示す平面図 従来の再配線技術を用いた電極パッド構成を示す断面図 従来の再配線上にバンプを形成した電極パッド構成を示す断面図
符号の説明
１１ 電極パッド
１２ パッドメタル
１３ 接続ビア
１４ シールド配線
１５ Ｉ／Ｏ領域
１６ アクティブ領域
１７ 接合径
２２ 層間膜
２３ 保護膜
３１ スタッドバンプ
４０ 配線
９１ 配線
１０１ 半田ボール

Claims (11)

  1. Ｉ／Ｏセルの回路領域であるＩ／Ｏ領域および機能素子形成領域であるアクティブ領域から成る半導体装置であって、
    Ｉ／Ｏ領域に形成されて内部配線を引き出すパッドメタルと、
    前記パッドメタルの一部を露出させた状態で前記半導体装置全面に形成される層間膜と、
    一部または全部が前記アクティブ領域の前記層間膜上に形成される電極パッドと、
    前記パッドメタルと前記電極パッドとを電気的に接続する接続ビアと、
    前記電極パッドを露出させた状態で前記半導体装置全面に形成される保護膜と
    を有し、前記Ｉ／Ｏ領域が前記電極パッドより小さくなることを特徴とする半導体装置。
  2. 前記層間膜がＳｉＮ膜であることを特徴とする請求項１記載の半導体装置。
  3. 前記層間膜の膜厚が２５０ｎｍから７００ｎｍであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  4. 前記層間膜の膜厚が３００ｎｍであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  5. 前記配線およびパッドメタルがＣｕで、前記電極パッドおよび接続ビアがＡｌであることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置。
  6. 前記電極パッド直下の最上層配線の少なくとも一部が前記Ｉ／Ｏセルをシールドするシールド配線であることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置。
  7. 前記電極パッドをワイヤーボンディングにより外部と接続することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置。
  8. 前記電極パッド上にスタッドバンプを形成することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
  9. 前記電極パッドと前記ワイヤーボンディングとの接合箇所の接合径が前記接続ビアと前記電極パッドとの接続面のいずれの辺の長さよりも大きいことを特徴とする請求項７記載の半導体装置。
  10. 前記電極パッドと前記スタッドバンプとの接合箇所の接合径が前記接続ビアと前記電極パッドとの接続面のいずれの辺の長さよりも大きいことを特徴とする請求項８記載の半導体装置。
  11. 前記接合箇所と前記接続ビアの位置関係は電極パッドのいずれかの辺に平行な方向にずれていることを特徴とする請求項９または請求項１０のいずれかに記載の半導体装置。
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