JP2002016069A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Tadaaki Mimura
忠昭 三村
Toshihiro Kagami
歳浩 甲上
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 チップサイズの縮小を図りながら、信頼性を
向上させた半導体装置を提供する。 【解決手段】 入出力回路１４を備えた半導体装置１０
０であって、入出力回路１４は、半導体基板の素子形成
領域上に位置する層間絶縁膜４０上に形成された入出力
パッド２２を有しており、入出力パッド２２は、第１電
極パッド３２と第２電極パッド３４と、第１電極パッド
３２と第２電極パッド３４とを接続するビア３６とから
構成された積層ビア構造２０を有している、半導体装置
１００である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。特に、素子形成領域上に入出力パッドを備えた半導
体装置に関する。
【０００２】
【従来の技術】図８および図９を参照しながら、従来の
半導体装置１０００の構造を説明する。
【０００３】図８は、従来の半導体装置１０００の上面
を模式的に示している。従来の半導体装置１０００は、
半導体チップ１１０の中央部分に形成された内部回路１
１２と、半導体チップ１１０の外周部分に形成された入
出力回路１１４とを備えている。内部回路１１２の周囲
に位置する入出力回路１１４は、複数の入出力セル（Ｉ
／Ｏセル）１２０から構成されており、Ｉ／Ｏセル１２
０は、半導体チップ１１０の外周部分に一列に配列され
ている。Ｉ／Ｏセル１２０は、例えばワイヤボンディン
グによってリードフレームと接続され、内部回路１１２
と外部機器とを電気的に接続する役割を有している。Ｉ
／Ｏセル１２０がリードフレームと接続された後は、半
導体チップ１１０全体が封止されてＱＦＰやＳＯＰなど
のパッケージにされることになる。また、ＣＳＰやＴＣ
Ｐなどのパッケージにする場合、Ｉ／Ｏセル１２０に
は、スタッドバンプ（金バンプ）や電解めっき法・蒸着
法などで形成したバンプ（金属バンプ）が設けられるこ
とになる。
【０００４】図９（ａ）は、Ｉ／Ｏセル１２０の上面を
一部切り欠いて示しており、図９（ｂ）は、その断面を
模式的に示している。Ｉ／Ｏセル１２０は、シリコン基
板上に形成された最下層配線１４４と、最下層配線１４
４の上層に形成された電源配線１４２と、各層の配線を
電気的に絶縁する層間絶縁膜１４０と、層間絶縁膜１４
０の最上層の上面に形成された電極パッド１２２とを有
している。電極パッド１２２には、電極パッド引き出し
部１４６が電気的に接続されており、層間絶縁膜１４０
の上面には、電極パッド１２２を露出するように保護膜
１２４が形成されている。なお、層間絶縁膜１４０中に
位置する電源配線１４２は、半導体チップ１１０の外周
部分を取り囲むようにリング状に形成されている。
【０００５】ワイヤボンディングやバンプの形成は、Ｉ
／Ｏセル１２０のうちの電極パッド１２２の部分で行わ
れるため、電極パッド１２２は、半導体チップ１１０の
外周部の最も外周側（半導体チップ外周方向５０の最も
外周側）に設けられている。ワイヤボンディングやバン
プ形成を行う際には、電極パッド１２２を通じて電極パ
ッド１２２の下方に衝撃が伝わることになる。この衝撃
が半導体装置の特性に影響を及ぼさないようにするため
に、電極パッド１２２の下方に位置する部位のシリコン
基板には拡散形成を行っておらず、電極パッド１２２の
下方に位置する層間絶縁膜１４０中には配線などの素子
を設けていない。すなわち、Ｉ／Ｏセル１２０の電極パ
ッド１２２は、素子形成領域（トランジスタなどの素子
が形成される領域）でない部分のシリコン基板（Ｓｉ基
板）の上方に配置されている。
【０００６】Ｉ／Ｏセル１２０を備えた半導体装置１０
００よりもチップサイズを小さくした構成の半導体装置
にすることを目的として、電極パッド１２２をＩ／Ｏセ
ル１２０の素子形成領域上に配置したパッド構造が提案
されている（例えば特開平６−２４４２３５号公報）。
この公報によると、例えば、ロジック回路やドライバ回
路が形成された素子形成領域上に層間絶縁膜が設けら
れ、その上に入力パッドまたは出力パッドが形成された
半導体集積回路が提案されている。
【０００７】図１０は、上記公報におけるパッド構造の
断面を模式的に示している。図９に示したパッド構造で
は、Ｓｉ基板の素子形成領域上に電極パッド１２２が形
成されている。電極パッド１２２は、例えば、アルミ電
極（アルミの単層）からなり、電極パッド１２２の下方
には、下層配線パターン（電源配線１４２および最下層
配線１４４）が形成されている。
【０００８】
【発明が解決しようとする課題】上記公報のパッド構造
にすることによって、チップサイズの縮小の目的は達成
できるかもしれないが、この構造では、電極パッド１２
２に対してワイヤボンディングする際の衝撃荷重の影響
によって、電極パッド１２２の下方に位置する配線や層
間絶縁膜にダメージを与えるおそれがある。また、電極
パッド１２２の下方に位置する拡散素子（例えば、トラ
ンジスタ）の動作特性が変化（劣化）するといった影響
を与える可能性がある。
【０００９】図１１は、典型的なワイヤボンド工程を行
った場合にパッド（電極パッド）が受ける衝撃荷重の時
間変化を示している。初期ボール形成時間領域を領域５
１として示し、ボンド形成時間領域を領域５３として示
す。なお、横軸の１ブロックは、５ミリ秒を表してお
り、縦軸の１ブロックは、２５０ｍＶを表している。な
お、点Ａと点Ｂとの間は４６８．７５０ｍＶの差があ
る。
【００１０】図１１中のピーク５２は、キャピラリ先端
の金ボールがパッドに接触する際のエネルギーによって
金ボールが変形する時にパッドに加わる荷重変化を示し
ている。ピーク５２の後のボンド形成領域５３において
は、パッドに所定の荷重を加えながら超音波（ＵＳパワ
ー）を付加することによって、金−アルミ界面における
合金形成が促進されて、金ボールとパッドとの接合が完
了する。図１１から、パッドの下方に位置する配線部や
拡散部が受ける影響は、ピーク５２における衝撃エネル
ギーが支配的に作用していると考えられる。この衝撃エ
ネルギーによって、図１０に示したパッド構造におい
て、パッド１２２直下の層間絶縁膜の破壊（クラッ
ク）、パッドと下層配線とのショート、または、下層配
線間ショートなどが発生することが観察されている。さ
らには、電極パッド（ボンディングパッド）１２２の下
方に形成されている素子形成領域内のトランジスタの特
性（Ｖｔ、Ｇｍ、ホットキャリア寿命など）が劣化する
ことも研究機関からの報告によって判明している（例え
ば、第４５回応用物理学関係連合講演会 講演予稿集ｐ
８４９、１９９８．３）。
【００１１】図９に示したパッド構造で問題となるボン
ディング時の衝撃エネルギーを緩和する目的で、配線
（電源配線１４２など）や層間絶縁膜１４０の厚さを厚
くすることも考えられる。しかしながら、そのような構
成の場合には、相対的に配線やビアのアスペクト比が大
きくなってしまうため、加工の困難性が増し、その結
果、製造コストが増大するという問題がある。
【００１２】また、次のような問題もある。ウエハ検査
を行う場合、プロービング時にプローブ針を電極パッド
１２２に接触させるため、電極パッド１２２に針跡（圧
跡）が残ることになる。組み立て時においては、通常、
この圧跡付の電極パッド上にワイヤボンドを行うが、圧
跡部はプローブ針によってアルミが削られているため、
圧跡部では金ボールとアルミとの合金形成を行うことが
できない。近年、ワイヤボンドのボンディングピッチの
縮小に伴って、パッドサイズやボール径は益々小さくな
っており、その結果、狭ピッチ化によって圧跡面積が相
対的に増大してきている。従って、所定の面積を確保し
た状態で合金を形成することができなくなるという問題
が生じており、それゆえ、ウエハ検査で形成されたプロ
ービング時の圧跡の影響を受けることなく、ワイヤボン
ディングすることができる手法が望まれている。
【００１３】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、チップサイズの縮小を図りな
がら、信頼性を向上させた半導体装置を提供することに
ある。また、本発明の他の目的は、プロービング時の圧
跡の影響を受けることなくワイヤボンディングを行うこ
とができる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明による半導体装置
は、入出力回路を備えた半導体装置であって、前記入出
力回路は、半導体基板の素子形成領域上に位置する層間
絶縁膜上に形成された入出力パッドを有しており、前記
入出力パッドは、最上層の第１配線層から構成された第
１電極パッドと、前記第１配線層の下層に位置する第２
配線層から構成された第２電極パッドと、前記第１電極
パッドと前記第２電極パッドとの間に位置する層間絶縁
膜中に形成され、前記第１電極パッドと前記第２電極パ
ッドとを接続するビアとから構成された積層ビア構造を
有する。
【００１５】前記ビアは、前記第２電極パッド上に２次
元的に配列された複数のビアであることが好ましい。
【００１６】前記入出力回路は、複数の入出力セルから
構成されており、前記複数の入出力セルのそれぞれは、
複数の入出力パッドを有していることが好ましい。
【００１７】ある実施形態では、前記複数の入出力セル
のそれぞれは、前記入出力セル内のチップ外周寄りに設
けられた第１入出力パッドと、前記入出力セル内のチッ
プ内部寄りに設けられた第２入出力パッドとを有してお
り、前記複数の入出力セルのうちの或る入出力セルは、
前記第１入出力パッド上にバンプを有しており、前記或
る入出力セルに隣接する入出力セルは、前記第２入出力
パッド上にバンプを有している。
【００１８】前記層間絶縁膜は、化学的機械的研磨（Ｃ
ＭＰ）による平坦化が施された構造を有していることが
好ましい。
【００１９】本発明によると、素子形成領域上に位置す
る層間絶縁膜上に入出力パッドが設けられているため、
チップ面積を縮小することができるとともに、入出力パ
ッドが第１電極パッドと第２電極パッドとビアとから構
成された積層ビア構造を有しているので、積層ビア構造
によってボンディング時の衝撃エネルギーを吸収するこ
とができる。このため、入出力パッドの下方に位置する
配線部や拡散素子に加わる応力を緩和することができ、
その結果、ダメージの発生を押さえることができるの
で、半導体装置の信頼性を向上させることが可能とな
る。第２電極パッド上に２次元的に複数のビアが配列さ
れていると、ボンディング時の衝撃エネルギーを効果的
に吸収することができる。
【００２０】入出力回路が複数の入出力セルから構成さ
れており、複数の入出力セルのそれぞれが複数の入出力
パッドを有している場合、プローブ検査時の入出力パッ
ドとワイヤボンド時の入出力パッドとを使い分けること
ができる。このため、プローブ検査時に形成された圧跡
部の影響を受けることなく、ワイヤボンディングを行う
ことが可能になる。或る入出力セルには第１入出力パッ
ド上にバンプを設けて、当該或る入出力セルに隣接する
入出力セルには、第２入出力パッド上にバンプを設ける
ように構成すれば、狭ピッチ化されている場合でも、相
対的にピッチを広げることができる。その結果、接続歩
留まりを向上させることができる。
【００２１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。以下の図面においては、簡明さ
のために、実質的に同一の機能を有する構成要素を同一
の参照符号で示す。 （実施形態１）図１から図４を参照しながら、本発明に
よる実施形態１を説明する。図１は、本実施形態にかか
る半導体装置１００の上面を模式的に示している。半導
体装置１００は、半導体チップ１０の中央部分に形成さ
れた内部回路１２と、半導体チップ１０の外周部分に形
成された入出力回路１４とを備えている。入出力回路１
４は、複数の入出力セル（Ｉ／Ｏセル）２０から構成さ
れており、Ｉ／Ｏセル２０は、例えば、半導体チップ１
１０の外周部分に一列に配列されている。
【００２２】図２は、半導体装置１００の入出力セル２
０の上面を拡大して示している。Ｉ／Ｏセル２０は、外
部部材（例えば、リードフレーム）と電気的に接続され
る入出力パッド（Ｉ／Ｏパッド）２２を有しており、Ｉ
／Ｏセル２０の上面には、入出力パッド２２を露出する
ように保護膜２４が形成されている。本明細書における
「入出力パッド（Ｉ／Ｏパッド）」は、入力パッドおよ
び／または出力パッドのことを意味し、必ずしも入力と
出力との両方を行うパッドでなくてもよい。本実施形態
における半導体装置１００のＩ／Ｏセル２０は、図７に
示した従来の半導体装置１０００のＩ／Ｏセル１２０の
サイズよりも小さなサイズで構成されている。なお、図
中の矢印５０は、半導体チップ外周方向を示している。
【００２３】図３は、Ｉ／Ｏセル２０の断面を模式的に
示している。Ｉ／Ｏセル２０の入出力パッド２２は、半
導体基板（シリコン基板）の素子形成領域上に位置する
層間絶縁膜４０上に形成されており、積層ビア構造３０
を有している。積層ビア構造３０は、最上層の第１配線
層から構成された第１電極パッド３２と、第１配線層の
下層に位置する第２配線層から構成された第２電極パッ
ド３４と、第１電極パッドと第２電極パッドとの間の層
間絶縁膜４０中に形成され、第１電極パッドと第２電極
パッドとを接続するビア３６とを有している。本実施形
態では、最上層（第４層）に形成した第１電極パッド３
２と、その１つ下層（第３層）に形成した第２電極パッ
ド３４とが、基板法線方向から見て互いに重なるように
形成されており、２つの電極パッド（３２および３４）
の間はビア３６によって接続されている。第１電極パッ
ド３２および第２電極パッド３４は、例えばアルミの単
層（厚さ：例えば０．５〜１．０μｍ程度）から構成さ
れており、ビア３６は、例えば、タングステンから構成
されている。
【００２４】入出力パッド２２（ビア構造３０）の下方
には、下層配線パターン（電源配線４２および最下層配
線４４）が形成されており、層間絶縁膜４０の最上層に
は、入出力パッド２２を露出するようにして保護膜２４
が形成されている。チップ１０の外周部に各Ｉ／Ｏセル
２０を隣接して配置した場合、電源配線（第２層）４２
は、チップ外周部を取り囲むようにリング状に形成され
ている。電源配線４２の下には、入出力回路内の配線
（最下層配線、第１層）４４が形成されており、最下層
配線層４４のさらに下面には、トランジスタ等を含む拡
散層が形成されている。最下層配線層４４は、引き出し
配線部４６を通じて入出力パッド２２（第２電極パッド
３４）に電気的に接続されている。
【００２５】図３では、簡単さのために、半導体基板
（例えばＳｉ基板）上に形成された４層構造の配線構造
を示し、その配線構造の下の拡散層（素子形成領域）は
示していない。なお、図３の構成に限定されず、２層以
上の配線構造であれば適用可能であり、勿論、５層以上
の配線構造にも好適に適用可能である。
【００２６】図４は、基板法線方向から見たビア３６の
配置構造を示しており、本実施形態では、複数のビア３
６が二次元的に（マトリクス状に）第２電極パッド３４
上に配列されている。すなわち、互いに所定の間隔をお
いてパッド平面に対してマトリクス状（行列状）に配置
されている。複数のビア３６がマトリクス状に配列され
ていると、外力を適度に分散させることができるため好
適である。ビア３６の断面形状は例えば円形であり、ビ
ア３６の断面形状はデザインルール上許容される最小の
寸法（例えば、０．４μｍ程度）にされており、各ビア
３６の間隔は例えば１〜２μｍ程度である。ビア３６の
長さ（高さ）は、第１電極パッドと第２電極パッドとの
間に位置する層間絶縁膜４０の厚さと同じであり、例え
ば１．０μｍ程度である。
【００２７】本実施形態のＩ／Ｏセル２０には、積層ビ
ア構造３０を有する入出力パッド２２が形成されてい
る。このため、ボンディング時においてパッド上部から
加わる垂直方向の衝撃エネルギー（図９のピーク５２が
示す衝撃エネルギー）を積層ビア構造３０によって受け
止めることが可能となる。すなわち、配線部や拡散部に
支配的に影響を及ぼす垂直方向の衝撃エネルギーを、比
較的硬い（ヤング率が高い）タングステンから構成され
たビア３６によって受け止めることができるため、入出
力パッド２２よりも下層に位置する層間絶縁膜４０やア
ルミ配線４２および４４に伝わることを防止・抑制する
ことができる。
【００２８】また、積層ビア構造３０の形成は、典型的
な半導体プロセスを用いて行うことができるため、製造
コスト的にも有利である。また、配線や層間絶縁膜の厚
さを厚くすることなく、ボンディング時の衝撃エネルギ
ーを緩和することができるため、配線やビアのアスペク
ト比が大きくなり加工の困難性が増すというような問題
も回避することができる。すなわち、加工精度を確保し
ながら、ボンディング時の衝撃エネルギーを緩和するこ
とが可能となる。
【００２９】さらに、衝撃エネルギーだけでなく、ボン
ディング工程における超音波（ＵＳ）印加時のＵＳエネ
ルギーも積層ビア構造３０によって受け止めることが可
能である。積層ビア構造３０が設けられていない場合、
ＵＳエネルギーは金ボールを介して入出力パッド（ボン
ディングパッド）から水平方向の歪みとなって層間絶縁
膜４０やアルミ配線４２および４４に伝わることなる。
これに対して、積層ビア構造３０が設けられている場合
には、ＵＳエネルギーを積層ビア構造３０の各ビア３６
と層間絶縁膜４０との間の界面の応力歪みとして吸収す
ることができる。このため、積層ビア構造３０によっ
て、ＵＳエネルギーによる影響も回避することができ
る。
【００３０】本実施形態によれば、拡散層（素子形成領
域）上方に入出力パッド２２が形成されていても、配線
部や拡散素子に加わる応力（内部応力）を緩和してダメ
ージの発生を抑制することができるので、チップサイズ
の縮小を図りながら、信頼性を向上させた半導体装置１
００を提供することができる。
【００３１】本実施形態では、ビア３６として断面形状
が円形のタングステンプラグを使用したが、これに限定
されず、正方形や長方形の形状のビアを使用してもよ
い。また、図４に示した構成における行または列を１個
のビアとして、そのビアを複数個形成するようにして
も、従来の構成よりも配線部や拡散素子に加わる応力を
緩和することができる。また、比較的小さなビアを複数
個マトリクス状に形成するのではなく、図５に示すよう
に、比較的広い面積のビア３６’を形成することも可能
である。ビア３６’をタングステンから構成した場合に
は、垂直方向の加重をより広い面積で受け止めることが
可能となるため、垂直方向からの加重に強い構造にする
ことができる。
【００３２】また、良好に応力吸収を行うという観点か
らは、図３に示した構成における最上層の第１電極パッ
ド３２のアルミ層の厚さをさらに厚くすることも好適で
ある。さらに、パッド引き出し部４６上にビア３６およ
び第１電極パッド３２を形成して積層ビア構造３０を形
成することも可能である。このようにして積層ビア構造
３０を形成すれば、パッド引き出し部４６の部分も入出
力パッド２２として使用することができるため、さらに
チップ面積を縮小させることも可能である。
【００３３】層間絶縁膜４０の構成材料は、誘電率や機
械的強度を考慮して適宜決定すればよく、本実施形態で
は、層間絶縁膜４０は、原材料にＴＥＯＳを用いた酸化
シリコン膜から構成されている。なお、より効果的に応
力緩和をする目的で、比較的弾性率の低い材料から層間
絶縁膜４０を構成することも好適である。また、本実施
形態のＩ／Ｏセル２０は、多層配線構造を有しているの
で、層間絶縁膜４０の各層の上面は、化学的機械的研磨
（ＣＭＰ）によって平坦化が施されていることが好まし
い。
【００３４】なお、本実施形態では、ワイヤボンディン
グの場合について説明したが、入出力パッド２２上にバ
ンプを形成する場合においても、バンプ形成時に配線部
や拡散素子に加わる応力を積層ビア構造３０によって緩
和することができる。このため、ＣＳＰやＴＣＰなどの
パッケージが施された半導体装置でも、チップサイズの
縮小を図りながら、信頼性を向上させることができる。 （実施形態２）図６を参照しながら、本発明による実施
形態２を説明する。図６は、本実施形態の半導体装置に
含まれるＩ／Ｏセル２１の上面を一部切り欠いて示して
いる。図６に示すように、本実施形態のＩ／Ｏセル２１
は、上記実施形態１のＩ／Ｏパッド２２が１個のＩ／Ｏ
セル内において複数個（２２ａおよび２２ｂ）形成され
ており、この点が上記実施形態１のＩ／Ｏセル２０と異
なる。本実施形態の説明を簡明にするため、以下では、
実施形態１と異なる点を主に説明し、実施形態１と同様
の点の説明は省略する。
【００３５】入出力セル（Ｉ／Ｏセル）２１は、入出力
セル２１内のチップ外周寄りに形成された第１入出力パ
ッド２２ａと、チップ内部寄りに形成された第２入出力
パッド２２ｂを有している。上記実施形態１の入出力パ
ッド２２と同様に、第１入出力パッド２２ａおよび第２
入出力パッド２２ｂはそれぞれ積層ビア構造３０を有し
ている。なお、第１入出力パッド２２ａと第２入出力パ
ッド２２ｂとは、パッド間配線２３によって電気的に接
続されており、入出力セル２１の上面には、第１入出力
パッド２２ａおよび第２入出力パッド２２ｂを露出する
ようにして保護膜２４が形成されている。
【００３６】本実施形態では、入出力パッドが複数個設
けられているため、プローブ検査時に第１入出力パッド
２２ａを使用し、ワイヤボンド時に第２入出力パッド２
２ｂを使用することができる。それゆえ、プローブ検査
時に形成された圧跡部の影響を受けることなく、ワイヤ
ボンディングを行うことが可能になる。すなわち、プロ
ーブ検査時に使用されなかった第２入出力パッド２２ｂ
は、プローブ検査に用いられるプローブ針によってアル
ミが削られていないため、パッドのアルミとワイヤの金
ボールとの合金形成を良好に行うことが可能となる。そ
の結果、プロービング時の針跡に影響されずにボンディ
ングを行うことが可能になるため、ワイヤボンドのボン
ディング性が改善され、ワイヤボンドの歩留まりを向上
させることができる。
【００３７】なお、勿論、プローブ検査時に第２入出力
パッド２２ｂを使用し、ワイヤボンド時に第２入出力パ
ッド２２ａを使用することもできる。また、入出力パッ
ド２２ａおよび２２ｂには積層ビア構造３０が形成され
ているので、ワイヤボンディング時やバンプ形成時にお
ける衝撃を緩和することができる。
【００３８】さらに、図７に示すように、第１入出力セ
ル２１ａにおいては第１入出力パッド２２ａ上にバンプ
２８を形成し、第１入出力セル２１ｂに隣接する第２入
出力セル２１ｂにおいては第２入出力パッド２２ｂにバ
ンプ２８を形成すると、隣接するバンプ２８間隔を相対
的に広げることができる。すなわち、２つの入出力パッ
ド２２ａおよび２２ｂに対して交互にバンプ２８を形成
することによって、接続ピッチを拡大させることができ
る。
【００３９】入出力パッド（２２ａおよびｂ）上に形成
されるバンプ２８の種類は特に限定されず、例えば、金
ボール形成をベースとするスタッドバンプでもよいし、
電解めっき法または無電解めっき法を用いて形成された
金属バンプ（金、ニッケル、銅などの金属バンプ）でも
よい。スタッドバンプまたは金属バンプのいずれの場合
においても、実質的な接続ピッチを拡大させることがで
きるため、図７に示す構成にすることによって、接続歩
留まりを向上させることができる。また、フリップ構造
の半導体装置においても、接続ピッチを実質的に拡大す
ることができる。このため、ＣＳＰやＢＧＡなどのキャ
リア基板にチップを搭載する場合において、基板設計上
のルールを緩和することができるので、基板コストの低
減を図ることができるという利点も得られる。
【００４０】
【発明の効果】本発明によれば、素子形成領域上に位置
する層間絶縁膜上に入出力パッドが設けられており、入
出力パッドが第１電極パッドと第２電極パッドとビアと
から構成された積層ビア構造を有しているので、チップ
サイズの縮小を図りながら、信頼性を向上させた半導体
装置を提供することができる。また、チップサイズの縮
小によって、チップコストを低減させることも可能とな
る。
【００４１】入出力セルが複数の入出力パッドを有して
いる場合、プローブ検査時の入出力パッドとワイヤボン
ド時の入出力パッドとを使い分けることができるので、
プロービング時の圧跡の影響を受けることなくワイヤボ
ンディングを行うことができる半導体装置を提供するこ
とができる。また、或る入出力セルは第１入出力パッド
上にバンプを有し、当該或る入出力セルに隣接する入出
力セルは第２入出力パッド上にバンプを有する場合、実
質的に接続ピッチを拡大することができるため、接続歩
留まりを向上させることができる。この接続ピッチの拡
大によって、ベアチップ実装やＣＳＰ・ＢＧＡのキャリ
ア基板のコストを低減することができるという効果を得
ることができる。
【図面の簡単な説明】
【図１】本発明による実施形態１にかかる半導体装置１
００を模式的に示す平面図である。
【図２】半導体装置１００のＩ／Ｏセル２０を示す拡大
平面図である。
【図３】Ｉ／Ｏセル２０の構成を模式的に示す断面図で
ある。
【図４】ビア３６の構成を示す平面図である。
【図５】ビア３６’の構成を示す平面図である。
【図６】実施形態２にかかる半導体装置のＩ／Ｏセル２
１の構成を示す平面図である。
【図７】交互にバンプ２８が形成された複数のＩ／Ｏセ
ル２１の構成を示す平面図である。
【図８】従来の半導体装置１０００の構成を模式的に示
す平面図である。
【図９】（ａ）は、Ｉ／Ｏセル１２０の構成を模式的に
示す平面図であり、（ｂ）は、その断面図である。
【図１０】従来のパッド構成を模式的に示す断面図であ
る。
【図１１】ワイヤボンド工程においてパッドが受ける衝
撃荷重の時間変化を示すグラフである。
【符号の説明】
１０ 半導体チップ １２ 内部回路 １４ 入出力回路 ２０、２１ 入出力セル（Ｉ／Ｏセル） ２２ 入出力パッド（Ｉ／Ｏパッド） ２３ パッド間配線 ２４ 保護膜 ２８ バンプ ３２ 第１電極パッド ３４ 第２電極パッド ３６ ビア ４０ 層間絶縁膜 ４２ 電源配線 ４４ 最下層配線 ４６ パッド引き出し部 １００ 半導体装置 １１０ 半導体チップ １１２ 内部回路 １１４ 入出力回路 １２０ 入出力セル（Ｉ／Ｏセル） １２２ 電極パッド（Ｉ／Ｏパッド） １２４ 保護膜 １４０ 層間絶縁膜 １４２ 電源配線 １４４ 最下層配線 １４６ パッド引き出し部 １０００ 半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 JJ19 KK08 NN33 NN34 QQ48 RR04 SS04 VV04 VV07 VV12 XX03 XX19 XX34 5F038 BE07 BE09 CA02 CD02 DF01 DT15 EZ20 5F044 EE06 EE11 EE21

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入出力回路を備えた半導体装置であっ
    て、 前記入出力回路は、半導体基板の素子形成領域上に位置
    する層間絶縁膜上に形成された入出力パッドを有してお
    り、 前記入出力パッドは、 最上層の第１配線層から構成された第１電極パッドと、 前記第１配線層の下層に位置する第２配線層から構成さ
    れた第２電極パッドと、 前記第１電極パッドと前記第２電極パッドとの間に位置
    する層間絶縁膜中に形成され、前記第１電極パッドと前
    記第２電極パッドとを接続するビアと、 から構成された積層ビア構造を有する、請求項１に記載
    の半導体装置。
  2. 【請求項２】 前記ビアは、前記第２電極パッド上に２
    次元的に配列された複数のビアである、請求項１に記載
    の半導体装置。
  3. 【請求項３】 前記入出力回路は、複数の入出力セルか
    ら構成されており、 前記複数の入出力セルのそれぞれは、複数の入出力パッ
    ドを有している、請求項１または２に記載の半導体装
    置。
  4. 【請求項４】 前記複数の入出力セルのそれぞれは、前
    記入出力セル内のチップ外周寄りに設けられた第１入出
    力パッドと、前記入出力セル内のチップ内部寄りに設け
    られた第２入出力パッドとを有しており、 前記複数の入出力セルのうちの或る入出力セルは、前記
    第１入出力パッド上にバンプを有しており、 前記或る入出力セルに隣接する入出力セルは、前記第２
    入出力パッド上にバンプを有している、請求項３に記載
    の半導体装置。
  5. 【請求項５】 前記層間絶縁膜は、化学的機械的研磨に
    よる平坦化が施された構造を有している、請求項１から
    ４の何れか一つに記載の半導体装置。
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Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123587A (ja) * 2003-09-26 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2005083767A1 (ja) * 2004-02-26 2005-09-09 Renesas Technology Corp. 半導体装置
JP2005302759A (ja) * 2004-04-06 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2006108329A (ja) * 2004-10-04 2006-04-20 Fujitsu Ltd 半導体装置
JP2006515956A (ja) * 2002-10-08 2006-06-08 グレイト・ウォール・セミコンダクター・コーポレイション パワーｍｏｓｆｅｔ
JP2006229186A (ja) * 2005-01-18 2006-08-31 Matsushita Electric Ind Co Ltd 半導体集積回路およびその製造方法
JP2007059867A (ja) * 2005-07-26 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置
JP2007150150A (ja) * 2005-11-30 2007-06-14 Renesas Technology Corp 半導体装置
US7335992B2 (en) 2004-03-29 2008-02-26 Nec Electronics Corporation Semiconductor apparatus with improved yield
US7391114B2 (en) 2004-02-05 2008-06-24 Matsushita Electric Industrial Co., Ltd. Electrode pad section for external connection
KR100849640B1 (ko) 2005-09-16 2008-08-01 가부시키가이샤 리코 반도체 장치
JP2008218442A (ja) * 2007-02-28 2008-09-18 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP2008235944A (ja) * 2003-09-26 2008-10-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009076808A (ja) * 2007-09-25 2009-04-09 Panasonic Corp 半導体装置
US7629689B2 (en) 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP2010003953A (ja) * 2008-06-23 2010-01-07 Nec Electronics Corp 半導体集積回路
EP2195837A1 (en) * 2007-10-31 2010-06-16 Agere Systems Inc. Bond pad support structure for semiconductor device
JP2010147062A (ja) * 2008-12-16 2010-07-01 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
CN101944518A (zh) * 2009-07-03 2011-01-12 卡西欧计算机株式会社 半导体结构体及其制造方法、半导体器件及其制造方法
JP2011040759A (ja) * 2002-03-13 2011-02-24 Freescale Semiconductor Inc ボンドパッドを有する半導体装置およびそのための方法
JP2011066459A (ja) * 2010-12-28 2011-03-31 Panasonic Corp 半導体装置
JP2011071274A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
JP2012109325A (ja) * 2010-11-16 2012-06-07 Renesas Electronics Corp 半導体装置および半導体装置製造方法
JPWO2010147187A1 (ja) * 2009-06-18 2012-12-06 ローム株式会社 半導体装置
US8810039B2 (en) 2005-09-02 2014-08-19 Panasonic Corporation Semiconductor device having a pad and plurality of interconnects
JP2017084944A (ja) * 2015-10-27 2017-05-18 株式会社デンソー 半導体装置
EP3264453A1 (en) 2016-06-27 2018-01-03 Renesas Electronics Corporation Semiconductor device
JP2018014757A (ja) * 2012-08-02 2018-01-25 株式会社堀場製作所 増幅器及び放射線検出器

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040759A (ja) * 2002-03-13 2011-02-24 Freescale Semiconductor Inc ボンドパッドを有する半導体装置およびそのための方法
JP2006515956A (ja) * 2002-10-08 2006-06-08 グレイト・ウォール・セミコンダクター・コーポレイション パワーｍｏｓｆｅｔ
JP4641259B2 (ja) * 2002-10-08 2011-03-02 グレイト・ウォール・セミコンダクター・コーポレイション パワーｍｏｓｆｅｔ
JP2008235944A (ja) * 2003-09-26 2008-10-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4630919B2 (ja) * 2003-09-26 2011-02-09 パナソニック株式会社 半導体装置及びその製造方法
JP4579621B2 (ja) * 2003-09-26 2010-11-10 パナソニック株式会社 半導体装置
US7741207B2 (en) 2003-09-26 2010-06-22 Panasonic Corporation Semiconductor device with multilayered metal pattern
JP2005123587A (ja) * 2003-09-26 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7629689B2 (en) 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
US7391114B2 (en) 2004-02-05 2008-06-24 Matsushita Electric Industrial Co., Ltd. Electrode pad section for external connection
US8178981B2 (en) 2004-02-26 2012-05-15 Renesas Electronics Corporation Semiconductor device
WO2005083767A1 (ja) * 2004-02-26 2005-09-09 Renesas Technology Corp. 半導体装置
US7701063B2 (en) 2004-02-26 2010-04-20 Renesas Technology Corp. Semiconductor device
US7335992B2 (en) 2004-03-29 2008-02-26 Nec Electronics Corporation Semiconductor apparatus with improved yield
JP2005302759A (ja) * 2004-04-06 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2006108329A (ja) * 2004-10-04 2006-04-20 Fujitsu Ltd 半導体装置
JP2006229186A (ja) * 2005-01-18 2006-08-31 Matsushita Electric Ind Co Ltd 半導体集積回路およびその製造方法
JP2007059867A (ja) * 2005-07-26 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置
US8810039B2 (en) 2005-09-02 2014-08-19 Panasonic Corporation Semiconductor device having a pad and plurality of interconnects
KR100849640B1 (ko) 2005-09-16 2008-08-01 가부시키가이샤 리코 반도체 장치
TWI496245B (zh) * 2005-11-30 2015-08-11 Renesas Electronics Corp Semiconductor device
TWI570844B (zh) * 2005-11-30 2017-02-11 Renesas Electronics Corp Semiconductor device
US8552561B2 (en) 2005-11-30 2013-10-08 Renesas Electronics Corporation Semiconductor device with output circuit arrangement
US9515019B2 (en) 2005-11-30 2016-12-06 Renesas Electronics Corporation Semiconductor device
JP2007150150A (ja) * 2005-11-30 2007-06-14 Renesas Technology Corp 半導体装置
KR101336355B1 (ko) * 2005-11-30 2013-12-04 르네사스 일렉트로닉스 가부시키가이샤 반도체장치
US8946770B2 (en) 2005-11-30 2015-02-03 Renesas Electronics Corporation Semiconductor device with output circuit and pad
US9343460B2 (en) 2005-11-30 2016-05-17 Renesas Electronics Corporation Semiconductor device with output circuit and pad arrangements
US9093283B2 (en) 2005-11-30 2015-07-28 Renesas Electronics Corporation Semiconductor devices with output circuit and pad
JP2008218442A (ja) * 2007-02-28 2008-09-18 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP2009076808A (ja) * 2007-09-25 2009-04-09 Panasonic Corp 半導体装置
US8669555B2 (en) 2007-09-25 2014-03-11 Panasonic Corporation Semiconductor device
US8338829B2 (en) 2007-09-25 2012-12-25 Panasonic Corporation Semiconductor device
EP2195837A1 (en) * 2007-10-31 2010-06-16 Agere Systems Inc. Bond pad support structure for semiconductor device
JP2010003953A (ja) * 2008-06-23 2010-01-07 Nec Electronics Corp 半導体集積回路
JP2010147062A (ja) * 2008-12-16 2010-07-01 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JPWO2010147187A1 (ja) * 2009-06-18 2012-12-06 ローム株式会社 半導体装置
CN101944518B (zh) * 2009-07-03 2012-08-22 兆装微股份有限公司 半导体结构体及其制造方法、半导体器件及其制造方法
CN101944518A (zh) * 2009-07-03 2011-01-12 卡西欧计算机株式会社 半导体结构体及其制造方法、半导体器件及其制造方法
US8319246B2 (en) 2009-09-25 2012-11-27 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2011071274A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
JP2012109325A (ja) * 2010-11-16 2012-06-07 Renesas Electronics Corp 半導体装置および半導体装置製造方法
JP2011066459A (ja) * 2010-12-28 2011-03-31 Panasonic Corp 半導体装置
JP2018014757A (ja) * 2012-08-02 2018-01-25 株式会社堀場製作所 増幅器及び放射線検出器
US10554178B2 (en) 2012-08-02 2020-02-04 Horiba, Ltd. Amplifier and radiation detector
JP2017084944A (ja) * 2015-10-27 2017-05-18 株式会社デンソー 半導体装置
EP3264453A1 (en) 2016-06-27 2018-01-03 Renesas Electronics Corporation Semiconductor device
US10204853B2 (en) 2016-06-27 2019-02-12 Renesas Electronics Corporation Semiconductor device

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