JP4641259B2

JP4641259B2 - パワーｍｏｓｆｅｔ

Info

Publication number: JP4641259B2
Application number: JP2005501099A
Authority: JP
Inventors: チョン、シェン
Original assignee: Great Wall Semiconductor Corp
Current assignee: Great Wall Semiconductor Corp
Priority date: 2002-10-08
Filing date: 2003-10-06
Publication date: 2011-03-02
Anticipated expiration: 2023-10-06
Also published as: AU2003284004A8; JP2006515956A; WO2004034432A3; US20050017299A1; WO2004034432A2; KR20050075351A; KR101022867B1; AU2003284004A1; WO2004034432A9; US6972464B2

Description

［発明の分野］
本発明は、概して、半導体デバイスおよびそれらを相互接続する方法の分野に関する。

［関連出願の相互参照］
本出願は、２００３年６月１９日に出願された米国特許出願第１０／６０１，１２１号および２００２年１０月８日に出願された米国仮特許出願第６０／４１６，９４２号の利益を主張し、それらは各々、全体として参照により本明細書に援用される。

［関連する背景技術］
現在、従来の横型パワー金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）が入手可能である。しかしながら、これら従来の横型パワーＭＯＳＦＥＴには、金属相互接続の寄生抵抗によりオン抵抗が高いという問題がある。これは、通常、トランジスタセルを接続する際にかつデバイスの外部リードを接続する際に使用される長くかつ薄い相互接続によってもたらされる。この問題は、トランジスタのダイサイズが拡大し、より大きい電力負荷を扱うために多くのトランジスタセルが並列に接続される場合に悪化する。

従来の横型パワーＭＯＳＦＥＴはまた、相補型金属酸化膜半導体（「ＣＭＯＳ」）プロセスを使用して形成される。従来のプロセスには、３金属層プロセスに対し１８のマスクが必要な場合がある。かかるプロセスの複雑性により、製作コストが増大し、誤りが増加するとともに、ラッチアップの問題もまた拡大する。

バイポーラデバイスでもまた、同様の理由で金属相互接続の寄生抵抗のために、高オン抵抗を有するＭＯＳＦＥＴと同じ問題が生じ易い。

したがって、オン抵抗を低減するために相互接続の寄生抵抗が低下した、ＭＯＳＦＥＴおよびバイポーラデバイス等の横型パワーデバイスを提供する必要がある。ＭＯＳＦＥＴの場合、従来使用されたステップより少ない処理ステップを使用して、横型パワーＭＯＳＦＥＴを製作することも必要である。

［発明の簡単な概要］
本発明は、幅広の金属ランナまたは平面相互接続層と、チェッカー盤パターンで配置されるかまたは交互に配置される導電性パッド上の複数のはんだバンプと、を使用して、半導体基板上の領域を相互接続し、それにより寄生抵抗を低減するシステムを開示する。相互接続を、集積デバイスと同様に個別デバイスを接続するために使用してもよい。

例示を簡略化しかつ明確にするために、図に示す要素は、必ずしも一定比例尺になっていない、ということが理解されよう。たとえば、要素のいくつかの寸法は、明確にするために他の要素と比較して誇張されている。さらに、適当であると考えられる場合、対応するかまたは類似する要素を示すために、図の間で参照数字を繰り返して使用する。

［発明の説明］
本発明の好ましい実施形態は、従来のＣＭＯＳ製作プロセスを使用して、本発明を具現化する半導体デバイスを作製することにより、生産のコストを削減する。しかしながら、本発明の一態様によれば、１つのタイプのＭＯＳＦＥＴのみ（ｎチャネルＭＯＳＦＥＴまたはｐチャネルＭＯＳＦＥＴのいずれか）がダイ上に作製される。本発明のデバイスは並列のｎチャネルまたはｐチャネルトランジスタのみから構成されるため、ラッチアップの問題が回避される。

別の好ましい実施形態ではフィールドインプラントを使用しないが、ダイ上に２つ以上のトランジスタがある場合、代替実施形態ではフィールドインプラントを使用してもよい。

さらに、本発明の別の好ましい実施形態では、ダイ毎に１つのデバイスしか有していないように構成されるため、局所的なフィールド酸化物層はない。

さらに、本発明の別の好ましい実施形態では、トランジスタのソース、ドレインおよびゲートの上に、自己整合シリサイドが形成される。

簡略化したプロセスフローを使用する１つの利点は、好ましい実施形態において、プロセスマスクが、３金属層プロセスに対し１８のマスクが１０のマスクまで低減する、ということである。

本発明の好ましい実施形態では、トランジスタセルは、従来技術によるデバイスと比較して短くかつ幅広のランナによって相互接続される。

図１ａは、本発明の一実施形態を斜視図で示す。特に、２つのソース１１０と１つのドレイン１２０とを有する半導体デバイス１００の一部が示されている。例示的な例では、デバイス１００は、Ｐ型基板１０５とともに示されている。別の実施形態では、Ｐ型基板１０５は、Ｐ型基板（図示せず）の上に堆積される。

ソース１１０およびドレイン１２０は、好ましくは、Ｐ型基板１０５へのｎ型ドーパントインプラントである。当業者には、ソースおよびドレインの設計の変形が既知であり、それらは本発明の範囲内にある、ということが理解されよう。たとえば、ソース１１０およびドレイン１２０は、Ｎ型基板１０５へのｐ型ドーパントインプラントであってもよい。

別の例として、図１ｂは、ソース１１０Ｂが、Ｎ＋としてドープされる領域１１２と、Ｐ＋としてドープされる領域１１４と、Ｎとしてドープされる領域１１６と、から構成される、好ましい実施形態を示す。代替実施形態では、ソース１１０Ｂは、Ｐ＋としてドープされる領域１１４から構成され、領域１１２および１１６は、Ｐ＋領域１１４の両側に隣接するＮ＋インプラントである。さらに別の実施形態では、領域１１２および１１４はまた、領域１１８を有する。領域１１８は、領域１１２および１１４の残りがＮ＋である場合、低ドープＮ−インプラントであってもよい。領域１１８の低ドープＮ−インプラントは、低ドープドレインとして機能する。

図１ｂにおいて、ドレイン１２０Ｂは、この例では、Ｎ＋としてドープされる領域１２４と、Ｎとしてドープされる領域１２４および１２６とから構成される。ソース１１０Ｂと同様に、ドーピングを変更することは本発明および当業者の範囲内である。

再び図１ａに示す実施形態を参照すると、ゲート１３０は、ＳｉＯ_２またはＳｉ_３Ｎ_４絶縁層（図示せず）の上のポリシリコンゲートから構成され、ソース１１０とドレイン１２０との間に配置される。ゲート１３０に隣接して、好ましくはＳｉＯ_２またはＳｉ_３Ｎ_４から構成されるスペーサ１３２および１３４があり、それらは、それぞれソース１１０およびドレイン１２０の上に部分的に延在している。（図１ｂはまた、領域１１８および１２２の上に延在するスペーサ１３２および１３４も示す。スペーサはまた、領域１２６の上にも延在する。）

ソースランナ１４０およびドレインランナ１５０は、第１の相互接続層に形成され、好ましくは金属から構成されるが、他の導電性材料を使用してもよい。特に、複数のソース１１０が、ビア１４２を使用してソースランナ１４０によって相互接続される。好ましくは、ソースランナ１４０は、ソース１１０およびドレイン１２０に対して実質的に直交する向きであるが、直交しない他の向き（たとえば、角度をなすまたはさらには平行な向き）を使用してもよい。

ドレイン１２０は、ビア１５２を使用してドレインランナ１５０により相互接続される。好ましくは、ドレインランナ１５０は、ドレイン１２０に対して実質的に直交する向きであるが、直交しない他の向き（たとえば、角度をなすまたはさらには平行な向き）を使用してもよい。

明確にするために、図１ａは、１つのドレイン２０しか示していないが、好ましい実施形態では、複数のソース１１０間に複数のドレイン１２０が交互に配置される。同様に、ソースランナ１４０およびドレインランナ５０を１つずつしか示していないが、好ましい実施形態では、複数のソースランナ１４０およびドレインランナおよび１５０があり、好ましくは互いに交互に配置される。

図１ａはまた、第２の相互接続層上に形成されたソースランナ１６０とドレインランナ１７０とを示し、それらは好ましくは金属から構成されるが、他の導電性材料を使用してもよい。ソースランナ１６０は、ビア１６２を使用してソースランナ１４０を相互接続する。好ましくは、ソースランナ１６０は、ソース１１０に対して実質的に平行な向きであるが、平行でない他の向き（たとえば、角度をなす向き）を使用してもよい。

ドレインランナ１５０は、ビア１７２を使用してドレインランナ１７０によって相互接続される。好ましくは、ドレインランナ１７０は、ドレイン１２０に対して実質的に平行な向きであるが、平行ではない他の向き（たとえば、角度をなす向き）を使用してもよい。

第１の相互接続層と同様に、ソースランナ１６０およびドレインランナ１７０をそれぞれ１つしか示していないが、好ましい実施形態では、複数のソースランナ１６０およびドレインランナ１７０が使用され、好ましくは互いに交互に配置される。

図１ａに示すランナは、実質的に幅が等しく矩形であるが、ランナはいかなる形状であってもよい。たとえば、ランナは、幅が等しくなくてもよく、種々の狭い部分およびより広い部分もしくは丸い角を有してもよい。

図１ａは、第３の相互接続層上に形成されたソースパッド１８０を示し、それは好ましくは金属から構成されるが、他の導電性材料を使用してもよい。ソースパッド１８０は、ビア１８２を使用してソースランナ１６０に接続される。ソースパッド１８０上に形成されたはんだバンプ１８４もまた示されている。明確にするために図１ａには示さないが、同様のドレインパッド（図１ｃ参照、例としてのドレインパッド１９０）とはんだバンプとが、はんだバンプを介してドレインランナ１７０を接続し、ゲートパッドおよびはんだバンプに対しても同様である。これらのはんだバンプは、ソース１１０、ドレイン１２０およびゲート１３０と外部回路との接続を提供する。

好ましい実施形態では、ビア（たとえば、ビア１４２、１５２、１６２、１７２および１８２）は、導電性相互接続を形成し、好ましくはタングステンから構成されるが、他の導電性材料を使用してもよい。これらは、当業者に既知である方法で形成される。

別の実施形態では、ランナのために第２の相互接続層を使用しない。例として、図１ｃは、図１ａに類似する実施形態を示すが、ここでは、ソースランナ１６０とドレインランナ１７０とを形成する第２の相互接続層がない。代りに、第２の相互接続層上にドレインパッド１９０が形成され、それがビア１７２によりドレインランナ１５０に接続される。ドレインパッド１９０の上に、はんだバンプ１９４が形成される。明確にするために図１ｃには図示しないが、同様のソースパッドおよびはんだバンプがソースランナ１４０を接続する。

ここで図２を参照すると、図１ａに示す実施形態の平面図が示されており、追加のソース１１０と、ドレイン１２０と、第１の層相互接続ソースランナ１４０およびドレインランナ１５０と、が示されている。ソース１１０およびドレイン１２０は、実質的に垂直な向きを有するように示されており、ソースランナ１４０およびドレインランナ１５０は、実質的に水平な向きで示されている。また、ソースランナ１４０およびドレインランナ１５０をそれぞれソース１１０およびドレイン１２０に相互接続するビア１４２および１５２も示されている。図２は、たとえば接続点において２つのビアを使用するように示すが、図３ａに示すように１つのビアを使用してもよく、あるいはビア１８２について図１ａに示すように３つ以上のビアを使用してもよいことに留意すべきである。

ここで図３ａを参照すると、図１Ａの実施形態の平面図が示されており、第１の相互接続層（ソースランナ１４０およびドレインランナ１５０を形成する）と、第２の相互接続層（ソースランナ１６０およびドレインランナ１７０を形成する）と、ソースパッド１８０（輪郭だけ示す）を形成する第３の相互接続層と、が示されている。

ソースランナ１４０とドレインランナ１５０とは、実質的に水平な向きに配列される。ソースランナ１６０は、ソースランナ１４０の上に重なり、ビア１６２を使用して相互接続される。ドレインランナ１７０は、ドレインランナ１５０の上に重なり、ビア１７２を使用して相互接続される。図３Ａにおいて、ソースパッド１８０は、ソースランナ１６０およびドレインランナ１７０の上に重なるように示されているが、ビア１８２によってソースランナ１６０のみに接続される。

図３ｂは、図１ａの実施形態の平面図を示し、第１の相互接続層（ソースランナ１４０およびドレインランナ１５０を形成する）と、第２の相互接続層（ソースランナ１６０およびドレインランナ１７０を形成する）と、ドレインパッド１９０（輪郭だけ示す）を形成する第３の相互接続層と、が示されている。

ソースランナ１４０とドレインランナ１５０とは、実質的に水平な向きに配列される。ソースランナ１６０は、ソースランナ１４０の上に重なり、ビア１６２を使用してソースランナ１４０を相互接続する。ドレインランナ１７０は、ドレインランナ１５０の上に重なり、ビア１７２を使用してドレインランナ１７０を相互接続する。ドレインパッド１９０は、ソースランナ１６０およびドレインランナ１７０の上に重なるように示されているが、ビア１９２によりドレインランナ１７０のみに接続される。

図４ａは、ソースパッド１８０と、類似するドレインパッド３００と、ゲートパッド４００と、を有するデバイス１００の上部を示す。ソースパッドのためのはんだバンプ１８４と、ドレインパッドのためのはんだバンプ３０４と、ゲートパッドのためのはんだバンプ４０４と、もまた示されている。図４に示す実施形態では、ソースおよびドレインパッドは、チェッカー盤レイアウトで配置される。

図４ｂは、各ソースパッド４１０とドレインパッド４２０とが、「ストライプ」としての形状を有し、互いに交互に配置される、代替レイアウトを示す。好ましい実施形態では、必要に応じて、ゲートパッド４３０は、短くされたソースパッド４１０または短くされたドレインパッド４２０とともに配置される。

図５に、本発明の別の実施形態を示す。この実施形態では、ソース５２０とドレイン５３０とは、「チェッカー盤」パターンで配列される。第１の相互接続層は、ビア５０４を使用してソース５２０を相互接続するソース接続層５００を形成する。

第２の相互接続層は、ビア５１４を介し、第１の相互接続層の開口を介し、その第１の層の切欠部を使用して接続５０２を形成し、ドレイン５３０を接続するドレイン接続層５１０を形成する。そして、ドレイン接続層５１０は、ビア５１６を使用して接続５０２に接続する。

第３の相互接続層（図示せず）もまた、ビア５０６と、接続５１２と、接続５１２に接続されたビア（図示せず）と、を使用してソース接続層５００に接続する。好ましくは、ソース接続層５００、ドレイン接続層５１０および第３の相互接続層は、金属または別の導電性材料から構成され、ビアは、タングステンまたは他の導電性材料から構成される。この第３の相互接続層は、図１ａに示すものに類似する方法ではんだバンプに接続される。

図６ａおよび図６ｂは、平面図を示す。特に、図６ａは、ドレイン接続層５１０からドレイン５３０への接続を可能にする開口および切欠５０２とともに、ソース接続層５００を示す。図６ｂは、ソース５２０に接続するソース接続層５００へのアクセスおよび接触を可能にする開口および切欠５１２とともに、ドレインのためのドレイン接続層５１０を示す。

本発明は集積デバイスに限定されないことが理解されよう。個別部品を相互接続する例として図５を使用すると、ソース５２０およびドレイン５３０が個別部品であった場合、それらの部品は、集積デバイスとして図５を参照して上により詳細に説明した方法で、本発明を利用して相互接続される。さらに、２つまたは３つより多くの相互接続層を使用してもよく、たとえば第１の相互接続層と第２の相互接続層との間、または第２の相互接続層と第３の相互接続層との間に、中間相互接続層があってもよい、ということが理解される。

当業者には、上述したことが、単に例示的なものであり限定するものではなく、単に例として提示された、ということが明らかなはずである。本明細書において開示した特徴はすべて、特に明示的に示さない限り、同じ目的、および等価物または類似する目的を提供する代替的な特徴によって置き換えてもよい。したがって、その変更形態の多くの他の実施形態は、本明細書で定義されるような本発明およびその等価物の範囲内にあるものとみなされる。

本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。本明細書における教示による本発明の態様および特徴を示す図である。

Claims

横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．複数の第３ランナと複数の第４ランナとを有する第２接続層であって、前記第３および第４ランナは前記第１ランナおよび第２ランナと直交し、前記複数の第３ランナは、前記複数の第１ランナに複数接続され、前記複数の第４ランナは、前記複数の第２ランナに複数接続され、前記複数の第３ランナは前記複数の第４ランナと交互に配置される、第２接続層と、
ｆ．前記複数の第３ランナに複数接続された複数の第１パッドと、前記複数の第４ランナに複数接続された複数の第２パッドと、を有する第３接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにチェッカー盤パターンに配置される、第３接続層と、
を具備し、
それにより、前記ソース要素および前記ドレイン要素への複数の電気的経路を有する、横型パワーＭＯＳＦＥＴ半導体デバイス。
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項１に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。
横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．前記複数の第１ランナに複数接続された複数の第１パッドと、前記複数の第２ランナに複数接続された複数の第２パッドと、を有する第２接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにチェッカー盤パターンに配置される、第２接続層と、
を具備し、
それにより、前記ソース要素および前記ドレイン要素への複数の電気的経路を有する、横型パワーＭＯＳＦＥＴ半導体デバイス。
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項３に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。
横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．複数の第３ランナと複数の第４ランナとを有する第２接続層であって、前記第３および第４ランナは前記第１ランナおよび第２ランナと直交し、前記複数の第３ランナは、前記複数の第１ランナに複数接続され、前記複数の第４ランナは、前記複数の第２ランナに複数接続され、前記複数の第３ランナは前記複数の第４ランナと交互に配置される、第２接続層と、
ｆ．前記複数の第３ランナに複数接続された複数の第１パッドと、前記複数の第４ランナに複数接続された複数の第２パッドと、を有する第３接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにストライプパターンに配置される、第３接続層と、
を具備し、
それにより、前記ソース要素および前記ドレイン要素への複数の電気的経路を有する、横型パワーＭＯＳＦＥＴ半導体デバイス。
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項５に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。
横型パワーＭＯＳＦＥＴ半導体デバイスであって、
ａ．半導体基板と、
ｂ．該半導体基板における複数のソース要素を形成する複数の第１ドープ領域であって、前記ソース要素は、シリサイドの層によって定義される一つ以上の列に配列される、複数の第１ドープ領域と、
ｃ．前記半導体基板における複数のドレイン要素を形成する複数の第２ドープ領域であって、前記ドレイン要素は、シリサイドの層によって定義され、前記複数のソース要素列と交互となる一つ以上の列に配列される、複数の第２ドープ領域と、
ｄ．互いに平行な複数の第１ランナと複数の第２ランナとを有する第１接続層であって、前記複数の第１ランナと前記複数の第２ランナとは前記ソース要素および前記ドレイン要素の前記列に直交し、前記複数の第１ランナは、前記複数のソース要素列に接続され、前記複数の第２ランナは、前記複数のドレイン要素列に接続され、前記複数の第１ランナは前記複数の第２ランナと交互に配置される、第１接続層と、
ｅ．前記複数の第１ランナに複数接続された複数の第１パッドと、前記複数の第２ランナに複数接続された複数の第２パッドと、を有する第２接続層であって、前記第１のパッドおよび前記第２のパッドは、前記横型パワーＭＯＳＦＥＴ半導体デバイスを形成するためにストライプパターンに配置される、第２接続層と、
を具備し、
それにより、前記ソース要素および前記ドレイン要素への複数の電気的経路を有する、横型パワーＭＯＳＦＥＴ半導体デバイス。
前記複数の第１パッドは、少なくとも１つの第１のはんだバンプを有し、前記複数の第２パッドは、少なくとも１つの第２のはんだバンプを有する、請求項７に記載の横型パワーＭＯＳＦＥＴ半導体デバイス。