JP5326151B2

JP5326151B2 - パワーｍｏｓトランジスタ

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Publication number: JP5326151B2
Application number: JP2008014498A
Authority: JP
Inventors: 滋之鈴木
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2007-12-26
Filing date: 2008-01-25
Publication date: 2013-10-30
Anticipated expiration: 2028-01-25
Also published as: JP2009176980A

Description

本発明は、ソース領域及びドレイン領域が、格子状に形成されたゲートを挟んで互いに隣接するように形成されたパワーＭＯＳトランジスタに関するものである。

従来、パワーＭＯＳトランジスタには、ゲートがフィンガー形状のＭＯＳトランジスタが知られている（図９参照）。このトランジスタは、ゲートのフィンガー部の左右両側にソース／ドレイン領域が形成された構造になっている。このようなパワーＭＯＳトランジスタの単位面積当たりのトランジスタ幅の効率を上げるために格子状（ワッフルともいう）形状のＭＯＳトランジスタが用いられるようになった。このトランジスタは、格子がポリシリコンなどからなるゲートであり、ゲートに囲まれた拡散領域はソースもしくはドレインを構成している。ある拡散領域をソースとすると、それと隣り合った上下、左右の拡散領域がドレインとなる。この部分を全体的に見るとソース及びドレインが連続的に斜め方向に形成されている構成になっている。

図７を参照して、特許文献１に示される従来の格子状のＭＯＳトランジスタを説明する。図７（ａ）は、格子状のＭＯＳトランジスタの断面図（図７（ｂ）のＡ−Ａ′線に沿う部分に相当する）、図７（ｂ）は、第１層メタル配線７７及び第２層メタル配線７８を取り除いた場合のＭＯＳトランジスタの概略平面図である。Ｐ型シリコン基板７１の表面上にはバックゲート拡散層７２が形成されている。バックゲート拡散層７２の表層部にはソース領域７３及びドレイン領域７４が繰り返し形成されている。ソース領域７３とドレイン領域７４との間のチャンネル領域上には、ゲート酸化膜７５を介してポリシリコンゲート７６が形成されている。ソース領域７３には、下層の層間絶縁膜に形成されたコンタクトを介してシリコン基板７１上に形成された第１層メタル配線７７が接続されている。ドレイン領域７４には、第１層メタル配線７７を通過し、上層の層間絶縁膜に形成されたビアコンタクトを介して上層の層間絶縁膜上に形成された第２層メタル配線７８が接続されている。

図７（ｂ）は、第１層メタル配線７７及び第２層メタル配線７８を取り除いた場合のＭＯＳトランジスタを示している。ソース領域７３とドレイン領域７４とは、格子状に形成されたポリシリコンゲート７６を挟んでソースとドレインとが市松模様の格子状に互いに隣接するように形成されている（以下、ソース領域とドレイン領域とがこのようなパターンで配置されるトランジスタを格子状ＭＯＳトランジスタという）。このような従来の格子状ＭＯＳトランジスタは、チップ上で横方向と縦方向に電流を流せるので単位面積あたりの電流能力を高くすることができる。
パワーＭＯＳトランジスタは、通常、トランジスタサイズが大きいので複数個に分割されたものの集合体で構成される。格子状に交互に配列された複数のソース及びドレインの拡散領域は、チップ表面から見ると、それぞれ斜め方向に並行している。これら拡散領域は、コンタクトを介して第１層メタル配線に接続される。第１層メタル配線は、第２層メタル配線に接続される。第２層メタル配線は、入出力端子としてＩＣパッケージ外部と接続される場合にはパッド（ＰＡＤ）に接続される。
特開２００６−２４５０４０号公報

従来の半導体チップに形成されたソース及びドレインに接続される第２層メタル配線の境界領域に存在する第１層メタル配線において、ソースに接続される第２層メタル配線の下のドレインに接続される第１層メタル配線（ドレイン配線）と、ドレインに接続される第２層メタル配線の下のソースに接続される第１層メタル配線（ソース配線）は、この境界領域を経て繋がっている。この境界領域では、メタルに対する電流負荷が大きく、エレクトロマイグレーションの制約を受ける（図８参照）。
電流の流れるルートを考慮すると、第１層メタル配線の細長い形状配線と迂回ルートの配線は、配線抵抗を大きくし、トランジスタの電力損失になる。
トランジスタのソース及びドレインに接続される第２層メタル配線は、そのトランジスタ上の配線領域を２分するようにレイアウトされる。従って、その両方がパッドに接続される場合、ソース用パッドとドレイン用パッドは、ソースとドレインに接続されるそれぞれの第２層メタル配線（ソース配線、ドレイン配線）間の境界領域を除く外周部分に互いに対向するように配置しなければならない。また、そのトランジスタに並列、若しくは直列に接続する素子が存在する場合にも同様に配置制約を生じる。

本発明は、以上のような問題を解決するためになされ、エレクトロマイグレーションの制約を受けにくく、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ないパワーＭＯＳトランジスタを提供する。

本発明のパワーＭＯＳトランジスタの一態様は、半導体基板と、前記半導体基板に形成されたソース領域及びドレイン領域が、格子状に形成されたゲートを挟んで互いに隣接するように配置されたＭＯＳトランジスタであって、前記半導体基板上に順次形成され、前記ソース領域またはドレイン領域に接続された複数のメタル配線を具備し、前記一方の領域に接続されたメタル配線と前記他方の領域に接続されたメタル配線の配線抵抗が同一となるように前記メタル配線を前記ソース領域もしくはドレイン領域に接続し、前記複数のメタル配線が積層されたｎ層の多層配線からなる場合において、前記ソース領域に接続されるソース配線として前記多層配線の最上層のメタル配線と組み合わせるメタル配線数をｋ（ｎ＞ｋ≧０の整数) とすると、前記ソース配線の合成シート抵抗Ｒa は（Ｒx ×Ｒtop)／（Ｒx ＋ｋ×Ｒtop ）（Ｒtop は前記最上層メタル配線のシート抵抗、Ｒx は最上層メタル配線以外のメタル配線のシート抵抗である）で表され、前記ドレイン領域に接続されるドレイン配線の合成シート抵抗Ｒb はＲx ／（ｎ-1-k）表され、前記合成シート抵抗Ｒa と前記合成シート抵抗Ｒb とは等しいことを特徴としている。
また、本発明のパワーＭＯＳトランジスタの一態様は、半導体基板と、前記半導体基板に形成されたソース領域及びドレイン領域が、格子状に形成されたゲートを挟んで互いに隣接するように配置されたＭＯＳトランジスタであって、前記半導体基板上に順次形成され、前記ソース領域またはドレイン領域に接続された複数のメタル配線を具備し、前記一方の領域に接続されたメタル配線と前記他方の領域に接続されたメタル配線の配線抵抗が同一となるように前記メタル配線を前記ソース領域もしくはドレイン領域に接続し、前記メタル配線は、前記ソース領域を最上層の第３層メタル配線に接続する場合は、前記ドレイン領域を第２層メタル配線及び当該第２層メタル配線より下層の第１層メタル配線に接続し、前記ドレイン領域を前記第３層メタル配線に接続する場合は、前記ソース領域を第２層メタル配線及び前記第１層メタル配線に接続することを特徴としている。前記第１層メタル配線及び前記第２層メタル配線は、平坦化処理が行われているようにしても良い。前記最上層の第３層メタル配線は、前記第１層メタル配線及び前記第２層メタル配線より膜厚であるようにしても良い。

本発明は、以上の構成により、エレクトロマイグレーションの制約を受けにくく、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ないパワーＭＯＳトランジスタが得られる。

以下、実施例を参照して発明の実施の形態を説明する。

まず、図１乃至図５を参照して実施例１を説明する。
図１は、この実施例に係るパワーＭＯＳトランジスタ（格子状ＭＯＳトランジスタ）が形成された半導体基板表面の状態を説明する平面図及びＡ−Ａ′線に沿う部分の断面図、図２は、図１の半導体基板表面に形成された第１層メタル配線の状態を説明する平面図及びＢ−Ｂ′線に沿う部分の断面図、図３は、図１の半導体基板表面に形成された第２層メタル配線の状態を説明する平面図及びＣ−Ｃ′線に沿う部分の断面図、図４は、図１の半導体基板表面に形成された第３層メタル配線の状態を説明する平面図及びＤ−Ｄ′線に沿う部分の断面図、図５は、図１の半導体基板表面に形成されたメタル配線の状態を説明する平面図である。
この実施例のパワーＭＯＳトランジスタは、シリコンなどの半導体基板１に形成された格子状ＭＯＳトランジスタと、半導体基板１上に順次形成された３層のメタル配線とを備えている。格子状ＭＯＳトランジスタのソース領域２は、コンタクト８もしくはコンタクト８及びビア１０を介して第１層及び第２層のメタル配線５、６に接続され、ドレイン領域３は、最上層の第３層メタル配線７に接続される。

シリコンなどの半導体基板１にはソース領域２及びドレイン領域３が、格子状に形成されたゲート４を挟んで、互いに隣接して配置されている。
図４に示すように、ソース領域２とドレイン領域３との間のチャンネル領域上には、ゲート酸化膜（図示しない）を介してポリシリコンなどからなるゲート４が形成されている。ゲート４が形成された半導体基板１の表面は、下層の層間絶縁膜（図示しない）で被覆されている。下層の層間絶縁膜は、平坦化された表面に第１層メタル配線５が形成されている。第１層メタル配線５は、中層の層間絶縁膜（図示しない）で被覆されている。中層の層間絶縁膜は、平坦化された表面に第２層メタル配線６が形成されている。第２層メタル配線６は、上層の層間絶縁膜（図示しない）で被覆されている。上層の層間絶縁膜は、表面に第３層メタル配線７が形成されている。第１層メタル配線５は、下層の層間絶縁膜に埋め込まれたコンタクト８、９を介してそれぞれソース領域２、ドレイン領域３に電気的に接続されている。第２層メタル配線６は、中層の層間絶縁膜に埋め込まれたビア１０、１１を介して第１層メタル配線５に電気的に接続されている。また、第３層メタル配線７は、上層の層間絶縁膜に埋め込まれたビア１２を介して第２層メタル配線６に電気的に接続されている。

第１層メタル配線５は、図２に示すように、殆どはソース配線として用いられ、一部の島領域は、ドレイン配線に電気的に接続する中継ぎ配線として用いられる。ソース配線領域は、コンタクト８を介してソース領域２に接続されている。島領域は、コンタクト９を介してドレイン領域３に接続されている。
第２層メタル配線６は、図３に示すように、殆どはソース配線として用いられ、一部の島領域は、ドレイン配線に電気的に接続する中継ぎ配線として用いられる。ソース配線領域は、ビア１０を介して第１層メタル配線５のソース配線領域に接続されている。島領域は、ビア１１を介して第１層メタル配線５のドレイン配線領域に接続されている。
第３層メタル配線７は、図４に示すように、ドレイン配線として用いられる。ドレイン配線は、ビア１２を介して第２層メタル配線６の島領域に電気的に接続されている。第３層メタル配線７のドレイン配線は、半導体基板１の全領域を覆うように配置され、第３層メタル配線７→ビア１２→第２層メタル配線６→ビア１１→第１層メタル配線５→コンタクト９→ドレイン領域３と接続されるように構成されている。ソース配線は、第１層メタル配線と第２層メタル配線の島領域を避けた領域を覆うように配置される。

一般的に、半導体装置の製造プロセスにおいて、多層のメタル配線が用いられる場合、最上層を除くメタル層は、シリコンウェハー上に堆積後、その後のプロセス工程を容易にするために、平坦化処理が行われるので薄くなっている。一方、最上層のメタル配線（この実施例では第３層に相当する）は、余分な工程を省くため、平坦化処理が行われない。従って、メタル配線の厚さは、最上層のメタル層（トップメタル）がその他のメタル層のメタルより厚くなる。メタルのシート抵抗値は、メタル層の厚みの大きさに反比例し、エレクトロマイグレーションに関する許容電流値は、メタル層の厚さに比例して大きくなる。したがって、最上層メタル配線は、他のメタル配線より電流特性的に優れていることになる。
３層のメタル配線を用いる製品において、ソース領域及びドレイン領域へのメタルの配分方法を考えた場合、上記理由により、第３層メタル配線（最上層メタル配線）をソース配線とするときは、第１層メタル配線および第２層メタル配線はドレイン配線とし、第３層メタル配線をドレイン配線とするときは、第１層メタル配線および第２層メタル配線はソース配線とする組み合わせが最適である。

また、この実施例の配線構成において、第１層メタル配線及び第２層メタル配線の各々の配線は、第３層メタル配線と比較して、実質的な配線領域は小さくなる。その理由は、第３層メタル配線からソース／ドレイン領域までを接続する各種コンタクトを避けるために、第１層及び第２層のメタル配線は、スリットが存在する形状になり、実質的な配線領域が小さくなるためである。
この実施例では、ソース、ドレインの電流特性、配線抵抗、エレクトロマイグレーションの点でバランスをとるために、第１層及び第２層メタル配線をソース（ドレイン）配線とし、第３層メタル配線をドレイン（ソース）配線とする組み合わせにした。このことは、平坦化処理が行われない場合においても、有効であるといえる。

例えば、上記３層構造の多層配線を２層構造で同様な配線構成で実現しようとすると、即ち、“第１層メタル配線＋第２層メタル配線”を“第１層メタル配線”にした場合、第１層メタル配線は、本発明の第３層メタル配線に相当する第２層メタル配線と比較し、配線抵抗、エレクトロマイグレーションにおいて顕著に劣る。すなわち、第１層メタル配線によってそのトランジスタの許容電流値が決定される。概して、ＭＯＳトランジスタは、ソースとドレインの電流が等しいので、それぞれのソース、ドレイン配線の抵抗、許容電流値は同等であることが望ましい。したがって、この実施例のように第３層メタル配線をドレイン配線とし、第１層＋第２層メタル配線をソース配線とした。また、ソース配線、ドレイン配線は、トランジスタの配線領域に分割して配分されていないので、ソース、ドレイン用パッドの配置が制約を受けることはない。
実施例１では、メタル配線が３層の場合を説明したが、例えば、メタル配線４層の場合は、ソース（ドレイン）を１層＋２層とし、ドレイン（ソース）を３層＋４層とすることが出来る。また、ソース（ドレイン）を１層＋２層＋３層とし、ドレイン（ソース）を４層とすることも出来る。メタル配線５層以上の場合も抵抗値のバランスをとるべくソース、ドレインを最適に組み合わせることが出来る。
この実施例は、エレクトロマイグレーションの制約を受けず、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ない格子状ＭＯＳトランジスタが得られる。

次に、図６を参照して実施例２を説明する。
図６は、この実施例のパワーＭＯＳトランジスタである格子状ＭＯＳトランジスタが形成された半導体基板表面に設けられた第１層、第２層および第３層メタル配線の状態を説明する断面図である。この実施例では、ソースを第３層メタル配線とし、ドレインを第１層及び第２層メタル配線で構成する。
パワーＭＯＳトランジスタは、半導体基板２１に形成された格子状ＭＯＳトランジスタと、半導体基板２１上に順次形成された３層のメタル配線とを備えている。格子状ＭＯＳトランジスタのソース領域２２は、コンタクト及びビアを介して最上層の第３層メタル配線２７に接続され、ドレイン領域２３は、コンタクト及びビアを介して第１層及び第２層のメタル配線２５、２６に接続される。シリコンなどの半導体基板２１にはソース領域２２及びドレイン領域２３が、格子状に形成されたゲート２４を挟んで、互いに隣接して配置されている。

図６に示すように、ソース領域２２とドレイン領域２３との間のチャンネル領域上には、ゲート酸化膜（図示しない）を介してポリシリコンなどからなるゲート２４が形成されている。半導体基板２１上には、第１層メタル配線２５、第２層メタル配線２６及び第３層メタル配線２７が順次形成されている。第１層メタル配線２５は、コンタクト１４、１３を介してそれぞれソース領域２２、ドレイン領域２３に電気的に接続されている。第２層メタル配線２６は、ビア１５、１６を介して第１層メタル配線２５に電気的に接続されている。第３層メタル配線２７は、ビア１７を介して第２層メタル配線２６に電気的に接続されている。

第１層メタル配線２５は、殆どはドレイン配線として用いられ、一部の島領域は、ソース配線に電気的に接続する中継ぎ配線として用いられる。ドレイン配線領域は、コンタクト１３を介してドレイン領域２３に接続されている。島領域は、コンタクト１４を介してソース領域２２に接続されている。第２層メタル配線２６は、殆どはドレイン配線として用いられ、一部の島領域は、ソース配線に電気的に接続する中継ぎ配線として用いられる。ドレイン配線領域は、ビア１５を介して第１層メタル配線２５のドレイン配線領域に接続されている。島領域は、第１層ビア１６を介して第１層メタル配線２５の島領域に接続されている。第３層メタル配線２７は、ソース配線として用いられる。ソース配線は、第２層ビア１７を介して第２層メタル配線２６の島領域に電気的に接続されている。第３層メタル配線２７のソース配線は、半導体基板２１の全領域を覆うように配置され、第３層メタル配線２７→ビア１７→第２層メタル配線２６→ビア１６→第１層メタル配線２５→コンタクト１４→ソース領域２２と接続されるように構成されている。ドレイン配線は、第１層メタル配線と第２層メタル配線の島領域を避けて、第１層メタル配線と第２層メタル配線の全領域を覆うように配置される。

３層のメタル配線を用いる製品において、ソース領域及びドレイン領域へのメタルの配分方法を考えた場合、実施例１と同様の理由により、第３層メタル配線（最上層メタル配線）をソース配線とすると、ドレイン配線は第１層メタル配線＋第２層メタル配線とする組み合わせが最適である。
第１層及び第２層メタル配線の各々の配線は、第３層メタル配線より配線領域が小さくなっており、それを補うために、この実施例では、第１層及び第２層メタル配線をソース（ドレイン）配線、第３層メタル配線をドレイン（ソース）配線とする組み合わせとし、配線抵抗とエレクトロマイグレーションの点でバランスをとるようにした。
ＭＯＳトランジスタは、ソースとドレインの電流が等しく、それぞれのソース、ドレイン配線の抵抗、許容電流値は同等であることが望ましいので、第３層メタル配線をソース配線とし、第１層＋第２層メタル配線をドレイン配線とした。また、ソース配線、ドレイン配線は、トランジスタの配線領域に分割して配分されていないので、ソース、ドレイン用パッドの配置が制約を受けることはない。

また、この実施例では、接続配線であるコンタクト及びビアは、それぞれ複数の接続体から構成されている。例えば、ソース領域２２と第１層メタル配線２５の中継ぎ配線とは２本のコンタクト１４により接続され、ドレイン配線である第１層メタル配線２５及び同じくドレイン配線である第２層メタル配線２６間を接続するビア１５は、３本の接続体から構成される。このように電流路を分散することにより、電流が均一に流れるようにし、配線抵抗を小さくする。
この実施例は、エレクトロマイグレーションの制約を受けにくく、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ない格子状ＭＯＳトランジスタが得られる。

以上、各実施例で説明したように、パワーＭＯＳトランジスタは、ソースとドレインの電流が等しく、それぞれのソースドレイン配線の抵抗、許容電流値は、同等であることが望ましい。このような前提を踏まえてパワーＭＯＳトランジスタの多層配線を構成するメタル多層のプロセスにおける理想的な各メタル配線の組合わせは次の様に表される。
パワーＭＯＳトランジスタのソース、ドレインに電気的に接続するソース配線及びドレイン配線をｎ層のメタル配線で構成するものとし、このときの各層のメタル配線のシート抵抗値を求める。ここで、多層配線の最上層にある平坦化処理が行なわれない配線（Ｔｏｐメタル）のシート抵抗値をＲtop とする。また、平坦化処理が行なわれるそれ以外のメタル配線について、下層配線又は上層配線に接続するために設けられた島領域を避けるスリットによる配線領域の縮小分による抵抗増加分を考慮した上での実質的なメタル配線のシート抵抗Ｒｘ（メタル配線の膜厚は最上層以外全て同じとする) とする。

ソース配線もしくはドレイン配線としてＴｏｐメタルと組み合わせるメタル数をｋ（ｎ＞ｋ≧０の整数) とすると、ソース配線の合成シート抵抗Ｒa （この実施例では、例えば、Ｔｏｐメタルを含む配線をソース配線とする）は、次式のように表される。
１／Ｒa ＝１／Ｒtop ＋１／Ｒn-1 ＋１／Ｒn-2 ＋・・・＋１／Ｒn-k ＝１／Ｒtop ＋ｋ／Ｒx ・・・（１）
よって、Ｒa ＝（Ｒx ×Ｒtop)／（Ｒx ＋ｋ×Ｒtop ）・・・（２）
ドレイン配線の合成シート抵抗Ｒb は、次式で表される。
１／Ｒb ＝１／Ｒn-1-k ＋１／Ｒn-2-k ＋・・・＋１／Ｒ1 ＝(n-1-k) ／Ｒx ・・・（３）
よって、Ｒb ＝Ｒx ／（ｎ-1-k）・・・（４）
パワーＭＯＳトランジスタの配線抵抗（Ｒa ＋Ｒb ）は勿論出来るだけ小さいことが望ましい。さらに、エレクトロマイグレーションを考慮し、ソース、ドレイン電流のバランスをとるために、ＲａとＲｂのそれぞれの合成抵抗値が近い値になるようにすることが必要である。そのため、（２）式と（４）式とは等しいこと（Ｒa ＝Ｒb ）が望ましい。つまり、Ｒa ＝Ｒb を実現するためにメタル配線の組み合わせの選択をすることが最適である。

実施例１に係るパワーＭＯＳトランジスタである格子状ＭＯＳトランジスタが形成された半導体基板表面の状態を説明する平面図及びＡ−Ａ′線に沿う部分の断面図。図１の半導体基板表面に形成された第１層メタル配線の状態を説明する平面図及びＢ−Ｂ′線に沿う部分の断面図。図１の半導体基板表面に形成された第２層メタル配線の状態を説明する平面図及びＣ−Ｃ′線に沿う部分の断面図。図１の半導体基板表面に形成された第３層メタル配線の状態を説明する平面図及びＤ−Ｄ′線に沿う部分の断面図。図１の半導体基板表面に形成されたメタル配線の状態を説明する平面図。実施例２のパワーＭＯＳトランジスタである格子状ＭＯＳトランジスタが形成された半導体基板表面に設けられた第１層、第２層および第３層メタル配線の状態を説明する断面図。（ａ）従来のパワーＭＯＳトランジスタである格子状ＭＯＳトランジスタの断面図及び（ｂ）（ａ）における第１層メタル配線及び第２層メタル配線を取り除いた場合の格子状ＭＯＳトランジスタの概略平面図。従来のパワーＭＯＳトランジスタである格子状ＭＯＳトランジスタが形成された半導体基板表面に設けられた第１層および第２層メタル配線の状態を説明する概略平面図及びＢ−Ｂ′線に沿う部分の断面図。従来のゲートがフィンガー形状のパワーＭＯＳトランジスタの概略平面図。

符号の説明

１、２１・・・半導体基板
２、２２・・・ソース領域
３、２３・・・ドレイン領域
４、２４・・・ゲート
５、２５・・・第１層メタル配線
６、２６・・・第２層メタル配線
７、２７・・・第３層メタル配線
８、９、１３、１４・・・コンタクト
１０、１１、１２、１５、１６、１７・・・ビア

Claims

半導体基板と、前記半導体基板に形成されたソース領域及びドレイン領域が、格子状に形成されたゲートを挟んで互いに隣接するように配置されたＭＯＳトランジスタであって、前記半導体基板上に順次形成され、前記ソース領域またはドレイン領域に接続された複数のメタル配線を具備し、前記一方の領域に接続されたメタル配線と前記他方の領域に接続されたメタル配線の配線抵抗が同一となるように前記メタル配線を前記ソース領域もしくはドレイン領域に接続し、前記複数のメタル配線が積層されたｎ層の多層配線からなる場合において、前記ソース領域に接続されるソース配線として前記多層配線の最上層のメタル配線と組み合わせるメタル配線数をｋ（ｎ＞ｋ≧０の整数) とすると、前記ソース配線の合成シート抵抗Ｒa は（Ｒx ×Ｒtop)／（Ｒx ＋ｋ×Ｒtop ）（Ｒtop は前記最上層メタル配線のシート抵抗、Ｒx は最上層メタル配線以外のメタル配線のシート抵抗である）で表され、前記ドレイン領域に接続されるドレイン配線の合成シート抵抗Ｒb はＲx ／（ｎ-1-k）表され、前記合成シート抵抗Ｒa と前記合成シート抵抗Ｒb とは等しいことを特徴とするパワーＭＯＳトランジスタ。
半導体基板と、前記半導体基板に形成されたソース領域及びドレイン領域が、格子状に形成されたゲートを挟んで互いに隣接するように配置されたＭＯＳトランジスタであって、前記半導体基板上に順次形成され、前記ソース領域またはドレイン領域に接続された複数のメタル配線を具備し、前記一方の領域に接続されたメタル配線と前記他方の領域に接続されたメタル配線の配線抵抗が同一となるように前記メタル配線を前記ソース領域もしくはドレイン領域に接続し、前記メタル配線は、前記ソース領域を最上層の第３層メタル配線に接続する場合は、前記ドレイン領域を第２層メタル配線及び当該第２層メタル配線より下層の第１層メタル配線に接続し、前記ドレイン領域を前記第３層メタル配線に接続する場合は、前記ソース領域を第２層メタル配線及び前記第１層メタル配線に接続することを特徴とするパワーＭＯＳトランジスタ。
前記第１層メタル配線及び前記第２層メタル配線は、平坦化処理が行われていることを特徴とする請求項１又は請求項２に記載のパワーＭＯＳトランジスタ。
前記最上層の第３層メタル配線は、前記第１層メタル配線及び前記第２層メタル配線より膜厚であることを特徴とする請求項２又は請求項３に記載のパワーＭＯＳトランジスタ。