JPH07263665A - 半導体装置 - Google Patents

半導体装置

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JPH07263665A
JPH07263665A JP4963594A JP4963594A JPH07263665A JP H07263665 A JPH07263665 A JP H07263665A JP 4963594 A JP4963594 A JP 4963594A JP 4963594 A JP4963594 A JP 4963594A JP H07263665 A JPH07263665 A JP H07263665A
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wiring
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Tamotsu Murase
保 村瀬
Hiroshi Maeda
浩 前田
Yoshiaki Nakayama
喜明 中山
Yoshifumi Okabe
好文 岡部
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NipponDenso Co Ltd
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】 【目的】 半導体素子用の配線を二層構造にして配線面
積を大きくしアクセス抵抗を低減させるとともに、余分
なボンディングパッド面積を必要とせずにボンディング
を行うことができるようにすることを目的とする。 【構成】 ソース領域（Ｓ）、ドレイン領域（Ｄ）がメ
ッシュ状に配置された半導体基板上に絶縁膜を介して複
数の第１ソース配線層１及び第１ドレイン配線層２を斜
め配置し、さらに絶縁膜を介して第２ソース配線層３及
び第２ドレイン配線層４を形成する。ここで、第２ソー
ス配線層３及び第２ドレイン配線層４を複数の素子群を
含んだ大きさ（セル領域上を２分割した面積）で形成
し、この第２ソース配線層３及び第２ドレイン配線層４
をワイヤボンディングする領域とした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は二層配線構造を有するＬ
ＤＭＯＳ等の半導体装置に関する。
【０００２】
【従来の技術】従来、ＬＤＭＯＳ等においては、ソー
ス、ドレインをメッシュ状に配置し、その導出配線が重
ならない（相互作用を起こさない）ように一層のみのア
ルミ（伝導金属）で斜状に交互に配置するようにしてい
る。しかながら、そのような一層のアルミ配線では、そ
れぞれの配線が細くなりアクセス抵抗が大きくなってし
まうため、大きな電流に耐えられないという問題があ
る。
【０００３】そこで、上記問題に対し、特開昭６２ー８
６７６３号公報あるいは特開昭６４ー２０６６６号公報
に、ソース、ドレイン配線用の金属層を二層設けること
よって、配線面積（体積）を大きくし、アクセス抵抗を
低減させるようにしたものが提案されている。前者は、
くし歯状の配線を二層に積み重ね、上下の層を絶縁膜を
介して接続することにより配線断面積を大きくしたもの
であり、後者は下層をソース、上層をドレインの配線
（ソース、ドレインを逆にしても可）として、それぞれ
の層にほぼ全面に配線するようにしたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、前者の
従来技術においては、上層においてもくし歯状の配線と
している、すなわちソース、ドレインの配線が素子上で
は幾つかに分けられているため、それぞれの配線面積を
それ程大きくすることができず、従ってそれぞれの配線
にボンディングを施す場合には、ボンディングパッドを
チップ上の別領域に形成しなければならないという問題
がある。また、後者のものにおいても、下層、上層をソ
ース、ドレインの配線として分離しているため下層の配
線に対しては必然的にチップ上に別領域にボンディング
パッドを設けなければならないという問題がある。
【０００５】このように、素子が形成された領域以外の
チップ上の他の箇所にボンディングパッドを設けること
は、そのための面積を余分に必要としてしまうというこ
とになる。本発明は上記問題に鑑みてなされたもので、
半導体素子用の配線を二層構造にして配線面積を大きく
しアクセス抵抗を低減させるとともに、余分なボンディ
ングパッド面積を必要とせずにボンディングを行うこと
ができるようにすることを目的とする。
【０００６】
【課題を達成するための手段】本発明は上記課題を達成
するため、請求項１に記載の発明においては、第１種の
素子要素領域と第２種の素子要素領域からなる素子が並
列的に複数形成された半導体基板と、この半導体基板上
に形成され前記複数の素子における第１種、第２種の素
子要素領域と電気的に接続される上下二層の配線層とを
備えた半導体装置において、前記複数の素子が形成され
ている領域上において第１群および第２群として割り当
てられる複数の素子を包含する面積を有して複数に分割
したそれぞれの領域に、前記複数の素子における第１種
の素子要素領域と電気的に接続される第１種の上層配線
層と、前記複数の素子における第２種の素子要素領域と
電気的に接続される第２種の上層配線層を、前記上層の
配線層として形成し、それぞれの配線層をボンディング
領域としたことを特徴としている。
【０００７】請求項２に記載の発明においては、ソース
領域およびドレイン領域からなる素子が並列的に複数形
成された半導体基板と、該半導体基板上に形成された第
１絶縁層と、該第１絶縁層の上に形成され、前記複数の
素子におけるソース領域を複数グループに分離し、個々
のグループにおいて対応するソース領域に前記第１絶縁
層に設けられた開口部を介して電気接続するようにして
構成された複数グループの第１ソース配線層と、前記第
１絶縁層の上に形成され、前記複数の素子におけるドレ
イン領域を複数グループに分離し、個々のグループにお
いて対応するドレイン領域に前記第１絶縁層に設けられ
た開口部を介して電気接続するようにして構成された複
数グループの第１ドレイン配線層と、前記第１ソース配
線層及び第１ドレイン配線層の上に形成された第２絶縁
層と、該第２絶縁層の上に形成され、該第２絶縁層に形
成された開口部を介して前記第１ソース配線層及び第１
ドレイン配線層とそれぞれ接続された第２ソース配線層
及び第２ドレイン配線層とを備えた半導体装置におい
て、前記第２ソース配線層及び第２ドレイン配線層は、
前記複数の素子が形成されたセル領域上の領域を複数に
分割した領域においてそれぞれ形成され、その領域にお
ける第２ソース配線層及び第２ドレイン配線層をそれぞ
れボンディング領域としたことを特徴としている。
【０００８】請求項３に記載の発明においては、第１種
の素子要素領域と第２種の素子要素領域からなる素子が
並列的に複数形成された半導体基板と、該半導体基板上
に形成され、前記複数の素子における第１種および第２
種の素子要素領域に対応した位置にそれぞれ開口部を有
する第１絶縁層と、該第１絶縁層の上に形成され、前記
複数の素子における第１種の素子要素領域を複数グルー
プに分割した各グループ毎に、それぞれの開口部を介し
て電気的に接続された複数グループからなる第１種の第
１配線層と、前記第１絶縁層の上に形成され、前記複数
の素子における第２種の素子要素領域を複数グループに
分割した各グループ毎に、それぞれの開口部を介して電
気的に接続された複数グループからなる第２種の第１配
線層とを備え、前記複数グループからなる前記第１種及
び第２種の第１配線層とがそれぞれ交互に配置されてな
る半導体装置であって、さらに、前記複数グループの第
１種及び第２種の第１配線層の上に形成され、前記第１
種および第２種の第１配線層のそれぞれのグループに対
応した位置に開口部を有する第２絶縁層と、該第２絶縁
層の上に前記複数グループの第１種および第２種の第１
配線層を含む領域において形成され、前記複数グループ
の第１種の第１配線層とそれぞれに対応する開口部を介
して電気的に接続された第１種の第２配線層と、前記第
２絶縁層の上に前記複数グループの第１種および第２種
の第１配線層を含む領域において前記第１種の第２配線
層と離間して形成され、前記複数グループの第２種の第
１配線層とそれぞれに対応する開口部を介して電気的に
接続された第２種の第２配線層とを備え、前記第１種及
び第２種の第２配線層をそれぞれボンディング領域とし
て形成したことを特徴としている。
【０００９】
【発明の作用効果】請求項１乃至３に記載の発明によれ
ば、半導体素子用の配線を二層構造にしているから、そ
の配線面積を大きくしてアクセス抵抗を低減させること
ができ、しかも複数の素子が形成されている領域上を複
数に分割したそれぞれの領域に、第１種、第２種の上層
配線層を形成するようにしているから、それらの面積を
ボンディングするに十分な大きさとして、チップ上の他
の領域にボンディングパッドを設けることなく第１種及
び第２種の上層配線層をそれぞれボンディング領域とし
て用いることができるという優れた効果を奏する。
【００１０】
【実施例】以下本発明を図に示す実施例について説明す
る。図１は本発明をＬＤＭＯＳに適用した場合の平面概
念図である。この図において、Ｓはソース領域、Ｄはド
レイン領域を示しており（他の図においても同様）、そ
れらの上に、第１配線層、第２配線層が形成されてい
る。第１配線層は、図のハッチングで示すように、複数
のソース領域、ドレイン領域とそれぞれ接続される複数
グループの第１ソース配線層１、第１ドレイン配線層２
にて構成されている。第２配線層は、複数の第１ソース
配線層１と接続される第２ソース配線層３、複数の第１
ドレイン配線層２と接続される第２ドレイン配線層４に
て構成されている。なお、ソース領域、ドレイン領域お
よび第１、第２配線層のそれぞれの間には後述するよう
に絶縁膜が形成されている。
【００１１】上記構成においてその特徴とするところ
は、図１に示すように、ソース領域、ドレイン領域から
なる各素子が複数形成されているセル領域（セルが複数
形成されている領域をいう）上にある第２ソース配線層
３、第２ドレイン配線層４に、ワイヤーボンディング等
のボンディングを施し、従来技術で示したようなボンデ
ィングパッドをチップ上の別領域に設けないようにした
点である。なお、第２ソース配線層３、第２ドレイン配
線層４は、図１から分かるように、第１群および第２群
として割り当てられる複数の素子を包含する面積を有し
て複数に分割したそれぞれの領域に形成されたものであ
り、それぞれの面積はボンディングするに十分な大きさ
のものである。
【００１２】図２（ａ），（ｂ），（ｃ）にゲート電
極、第１配線層、第２配線層の電極パターンを示す。ゲ
ート電極５はポリシリコンで形成されたものであり、そ
の電極取り出しを第１配線層の左端に分離して形成され
た配線５ａにて行うようにしている。図３は図１のＡＡ
断面図で、第２ソース配線層３と第２ドレイン配線層４
とが隣接する周辺部分におけるＬＤＭＯＳの断面構造を
示している。この図から分かるように、半導体基板６に
素子を形成した通常のＬＤＭＯＳに対し、その上に二層
のアルミ配線を形成した構造とし、その上層配線層にお
いて図中のａで示すように第２ソース配線層３と第２ド
レイン配線層４とが分離して形成されている。なお、図
には示されていないが、第２ソース配線層３と第２ドレ
イン配線層４の所定位置にワイヤボンディングされる。
【００１３】また、半導体基板６と第１配線層の間には
第１絶縁層７が形成されており、ソース領域、ドレイン
領域に対応した位置にそれぞれ開口部が形成されてい
る。さらに、第１配線層と第２配線層の間には第２絶縁
層８が形成されており、第１ソース配線層１及び第１ド
レイン配線層２のそれぞれに対応した位置に開口部が形
成されている。
【００１４】次に、上記ＬＤＭＯＳの製造方法について
図４を用いて簡単に説明する。通常の半導体製造技術を
用い、まず図４（ａ）に示すように、半導体基板６にト
ランジスタ素子を形成する。次にその表面に厚い酸化膜
をＣＶＤ法により形成した後、素子のコンタクト部をエ
ッチングにより開口し第１絶縁層７を形成する（図４
（ｂ））。その上に全面アルミを蒸着し、第１のソー
ス、ドレイン配線層１、２を形成すべく不要部分をエッ
チング除去する（（図４（ｃ））。その上に絶縁層を蒸
着し、上層が第２ソース配線層となる所は下層が第１ソ
ース配線層と電気接続され、上層が第２ドレイン配線層
となる所は下層が第１ドレイン配線層と電気接続される
ようにそれぞれの対応箇所に開口部を形成すべくエッチ
ング除去し第２絶縁層８を形成する（図４（ｄ））。そ
して、第２配線層を形成すべく全面にアルミを蒸着し、
所定箇所（図１の斜め開口部で図３のａ点部分）をエッ
チング除去して第２ソース配線層３、第２ドレイン配線
層４をそれぞれ形成する（図４（ｅ））。
【００１５】なお、上記実施例では、ソース、ドレイン
領域をメッシュ状に配置し、第１配線層を斜めに形成す
るようにしたものを示したが、図５に示すように、スト
ライプ状にソース、ドレイン領域を形成し、第１配線層
をくし歯状に形成するともに、第２配線層を２分割した
第２ソース配線層３、第２ドレイン配線層４とするよう
にしてもよい。
【００１６】さらに、図６（ａ）に示すように、ソー
ス、ドレイン領域のメッシュパターンを４５°斜めに形
成し、第１配線層、第２配線層（それぞれ図６（ｂ），
（ｃ）参照）を図５と同様に上下左右方向に形成するよ
うにしてもよい。上記図５、図６のように、第２配線層
を上下２分割の形状にすることにより図１に示すものに
比べ、第２配線層が斜めに形成されないため、ボンディ
ング作業をし易くすることができると共に、第１配線層
の長短を緩和し、長さを均等にできるため、第１配線層
のそれぞれと対応する第２配線層とのバランスを良好に
することができる。
【００１７】さらに、上記実施例においては、ＬＤＭＯ
Ｓに本発明を適用するようにしたものを示したが、パワ
ー系のバイポーラトランジスタ、その他、半導体基板上
に多層の導出配線するような半導体装置に本発明を適用
することができる。パワー系のバイポーラトランジスタ
に適用した場合、エミッタ、ベースの配線を上記ＬＤＭ
ＯＳと同様半導体基板の一面側の上部に二層形成し、コ
レクタ電極を半導体基板の他面側に形成するようにすれ
ばよい。
【００１８】さらに、第２配線層は２分割に限らず、ボ
ンディングするに必要な面積を確保できればそれよりも
大きく分割してもよい。なお、特許請求の範囲に記載し
た第１種、第２種の素子形成領域とは、ＬＤＭＯＳの場
合には、ソース領域、ドレイン領域が該当し、パワー系
のバイポーラトランジスタの場合には、エミッタ領域、
ベース領域が該当する。
【図面の簡単な説明】
【図１】本発明をＬＤＭＯＳに適用した場合の平面概念
図である。
【図２】ゲート電極、第１、第２配線層の構成を説明す
る図である。
【図３】ＬＤＭＯＳの断面構成図である。
【図４】ＬＤＭＯＳの製造工程を示す工程図である。
【図５】本発明の他の実施例を示す平面概念図である。
【図６】本発明のさらに他の実施例を示すゲート電極、
第１、第２配線層の構成を示す図である。
【符号の説明】 １ 第１ソース配線層 ２ 第１ドレイン配線層 ３ 第２ソース配線層 ４ 第２ドレイン配線層 ５ ゲート電極 ６ 半導体基板 ７ 第１絶縁層 ８ 第２絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 好文 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１種の素子要素領域と第２種の素子要
    素領域からなる素子が並列的に複数形成された半導体基
    板と、この半導体基板上に形成され前記複数の素子にお
    ける第１種、第２種の素子要素領域と電気的に接続され
    る上下二層の配線層とを備えた半導体装置において、 前記複数の素子が形成されている領域上において第１群
    および第２群として割り当てられる複数の素子を包含す
    る面積を有して複数に分割したそれぞれの領域に、前記
    複数の素子における第１種の素子要素領域と電気的に接
    続される第１種の上層配線層と、前記複数の素子におけ
    る第２種の素子要素領域と電気的に接続される第２種の
    上層配線層を、前記上層の配線層として形成し、それぞ
    れの配線層をボンディング領域としたことを特徴とする
    半導体装置。
  2. 【請求項２】 ソース領域およびドレイン領域からなる
    素子が並列的に複数形成された半導体基板と、 該半導体基板上に形成された第１絶縁層と、 該第１絶縁層の上に形成され、前記複数の素子における
    ソース領域を複数グループに分離し、個々のグループに
    おいて対応するソース領域に前記第１絶縁層に設けられ
    た開口部を介して電気接続するようにして構成された複
    数グループの第１ソース配線層と、 前記第１絶縁層の上に形成され、前記複数の素子におけ
    るドレイン領域を複数グループに分離し、個々のグルー
    プにおいて対応するドレイン領域に前記第１絶縁層に設
    けられた開口部を介して電気接続するようにして構成さ
    れた複数グループの第１ドレイン配線層と、 前記第１ソース配線層及び第１ドレイン配線層の上に形
    成された第２絶縁層と、 該第２絶縁層の上に形成され、該第２絶縁層に形成され
    た開口部を介して前記第１ソース配線層及び第１ドレイ
    ン配線層とそれぞれ接続された第２ソース配線層及び第
    ２ドレイン配線層とを備えた半導体装置において、 前記第２ソース配線層及び第２ドレイン配線層は、前記
    複数の素子が形成されたセル領域上の領域を複数に分割
    した領域においてそれぞれ形成され、その領域における
    第２ソース配線層及び第２ドレイン配線層をそれぞれボ
    ンディング領域としたことを特徴とする半導体装置。
  3. 【請求項３】 第１種の素子要素領域と第２種の素子要
    素領域からなる素子が並列的に複数形成された半導体基
    板と、 該半導体基板上に形成され、前記複数の素子における第
    １種および第２種の素子要素領域に対応した位置にそれ
    ぞれ開口部を有する第１絶縁層と、 該第１絶縁層の上に形成され、前記複数の素子における
    第１種の素子要素領域を複数グループに分割した各グル
    ープ毎に、それぞれの開口部を介して電気的に接続され
    た複数グループからなる第１種の第１配線層と、 前記第１絶縁層の上に形成され、前記複数の素子におけ
    る第２種の素子要素領域を複数グループに分割した各グ
    ループ毎に、それぞれの開口部を介して電気的に接続さ
    れた複数グループからなる第２種の第１配線層とを備
    え、 前記複数グループからなる前記第１種及び第２種の第１
    配線層とがそれぞれ交互に配置されてなる半導体装置で
    あって、 さらに、前記複数グループの第１種及び第２種の第１配
    線層の上に形成され、前記第１種および第２種の第１配
    線層のそれぞれのグループに対応した位置に開口部を有
    する第２絶縁層と、 該第２絶縁層の上に前記複数グループの第１種および第
    ２種の第１配線層を含む領域において形成され、前記複
    数グループの第１種の第１配線層とそれぞれに対応する
    開口部を介して電気的に接続された第１種の第２配線層
    と、 前記第２絶縁層の上に前記複数グループの第１種および
    第２種の第１配線層を含む領域において前記第１種の第
    ２配線層と離間して形成され、前記複数グループの第２
    種の第１配線層とそれぞれに対応する開口部を介して電
    気的に接続された第２種の第２配線層とを備え、 前記第１種及び第２種の第２配線層をそれぞれボンディ
    ング領域として形成したことを特徴とする半導体装置。
JP4963594A 1994-03-22 1994-03-22 半導体装置 Pending JPH07263665A (ja)

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