JP2959186B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は厚さの異なる複数の電極
を有するトランジスタ、サイリスタ等の半導体装置の製
造方法に関する。
を有するトランジスタ、サイリスタ等の半導体装置の製
造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】図１０
は従来のサイリスタの第１の主電極（カソード電極）が
形成された側のチップ構造を示す。図示のように、半導
体基板１と絶縁膜２とカソード電極３と制御電極（ゲー
ト電極）４とＥＱＲ（等電位リング）５を備えている。
このサイリスタチップは以下のように製作される。まず
Ｎ領域、Ｐ領域、Ｎ+ 領域が形成された半導体基板１を
用意し、この一方の主面全体に絶縁膜２を形成する。次
に、この絶縁膜２に部分的にエッチングを施して開口
６、７、８を図示のように形成する。続いて、この半導
体基板１の上面全体にＡｌ（アルミニウム）等から成る
金属膜を形成し、これに所定のエッチングを施してこの
金属膜をカソード電極３とゲート電極４とＥＱＲ５に相
当する部分に分離する。
は従来のサイリスタの第１の主電極（カソード電極）が
形成された側のチップ構造を示す。図示のように、半導
体基板１と絶縁膜２とカソード電極３と制御電極（ゲー
ト電極）４とＥＱＲ（等電位リング）５を備えている。
このサイリスタチップは以下のように製作される。まず
Ｎ領域、Ｐ領域、Ｎ+ 領域が形成された半導体基板１を
用意し、この一方の主面全体に絶縁膜２を形成する。次
に、この絶縁膜２に部分的にエッチングを施して開口
６、７、８を図示のように形成する。続いて、この半導
体基板１の上面全体にＡｌ（アルミニウム）等から成る
金属膜を形成し、これに所定のエッチングを施してこの
金属膜をカソード電極３とゲート電極４とＥＱＲ５に相
当する部分に分離する。
【０００３】ところで、この種の半導体装置において主
電極の電流容量を増大する手段として、主電極の厚みを
大きくする方法が有効であることが知られている。即
ち、図１０のサイリスタでは電流容量を増大する点でカ
ソード電極３を厚く形成するのが望ましい。ところが、
上述の製造方法でカソード電極３を厚く形成するために
は、厚い金属膜を形成し、これにエッチングを施してカ
ソード電極３、ゲート電極４及びＥＱＲ５を分離しなけ
ればならず、横方向エッチングの影響が無視できなくな
る。このため、例えば幅狭のＥＱＲ５等は良好に形成し
難くなる。この種の問題は、サイリスタに限られずトラ
ンジスタ等においても同様に生じる。
電極の電流容量を増大する手段として、主電極の厚みを
大きくする方法が有効であることが知られている。即
ち、図１０のサイリスタでは電流容量を増大する点でカ
ソード電極３を厚く形成するのが望ましい。ところが、
上述の製造方法でカソード電極３を厚く形成するために
は、厚い金属膜を形成し、これにエッチングを施してカ
ソード電極３、ゲート電極４及びＥＱＲ５を分離しなけ
ればならず、横方向エッチングの影響が無視できなくな
る。このため、例えば幅狭のＥＱＲ５等は良好に形成し
難くなる。この種の問題は、サイリスタに限られずトラ
ンジスタ等においても同様に生じる。
【０００４】そこで、本発明は厚さの異なる複数の電極
を備えた半導体装置を容易且つ高精度に製造することが
できる方法を提供することを目的とする。
を備えた半導体装置を容易且つ高精度に製造することが
できる方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板の同一主面上に互いに異なる厚
さを有し且つ互いに分離されている第１及び第２の電極
を有する半導体装置の製造方法であって、 前記半導体
基板の主面上に第１の金属層を形成する工程と、 前記
第１の金属層を選択的にエッチングして前記第１及び第
２の電極の形成予定領域に前記第１の金属層を残存させ
る工程と、前記第１及び第２の電極の形成予定領域上の
前記第１の金属層の上を覆うように前記半導体基板の主
面上に前記第１の金属層と異なる金属を含む第２の金属
層を形成する工程と、前記第２の金属層の前記第１の電
極を形成するための部分をレジストで覆い、前記第２の
金属層を選択的にエッチングして前記第１の電極のため
の前記第１の金属層の上に前記第２の金属層を残存さ
せ、前記第１の金属層と前記第２の金属層との積層構造
から成る前記第１の電極を得る工程とを有することを特
徴とする半導体装置の製造方法に係わるものである。
の本発明は、半導体基板の同一主面上に互いに異なる厚
さを有し且つ互いに分離されている第１及び第２の電極
を有する半導体装置の製造方法であって、 前記半導体
基板の主面上に第１の金属層を形成する工程と、 前記
第１の金属層を選択的にエッチングして前記第１及び第
２の電極の形成予定領域に前記第１の金属層を残存させ
る工程と、前記第１及び第２の電極の形成予定領域上の
前記第１の金属層の上を覆うように前記半導体基板の主
面上に前記第１の金属層と異なる金属を含む第２の金属
層を形成する工程と、前記第２の金属層の前記第１の電
極を形成するための部分をレジストで覆い、前記第２の
金属層を選択的にエッチングして前記第１の電極のため
の前記第１の金属層の上に前記第２の金属層を残存さ
せ、前記第１の金属層と前記第２の金属層との積層構造
から成る前記第１の電極を得る工程とを有することを特
徴とする半導体装置の製造方法に係わるものである。
【０００６】なお、請求項２に示すように第１及び第２
の金属層を設け、第２の金属層の第１の電極形成予定領
域を残して第２の金属層をエッチングで除去し、次に、
第２の電極形成予定領域を残して第１の金属層をエッチ
ングで除去してもよい。
の金属層を設け、第２の金属層の第１の電極形成予定領
域を残して第２の金属層をエッチングで除去し、次に、
第２の電極形成予定領域を残して第１の金属層をエッチ
ングで除去してもよい。
【０００７】
【作用】第１の電極は第１の金属層とこれに重なる第２
の金属層とから構成されるので厚くなる。第２の電極は
第１の電極の一部を構成する第１の金属層をエッチング
して形成するので、横方向エッチングの影響をあまり受
けない。従って、第１の電極を厚く形成できるにもかか
わらず、第２の電極パターンを微細に形成することが可
能になる。
の金属層とから構成されるので厚くなる。第２の電極は
第１の電極の一部を構成する第１の金属層をエッチング
して形成するので、横方向エッチングの影響をあまり受
けない。従って、第１の電極を厚く形成できるにもかか
わらず、第２の電極パターンを微細に形成することが可
能になる。
【０００８】
【実施例】以下、図１〜図５を参照して本発明の実施例
に係わるサイリスタの製造方法を説明する。まず、図１
に示すように、従来と同様にエピタキシャル成長法や不
純物拡散によってＮ領域１１ａ、Ｐ領域１１ｂ及びＮ+
領域１１ｃ、１１ｄが形成された半導体基板１１を用意
する。なお、図１〜図５には示されていないが基板１１
はＮ領域１１ａの下側にＰ領域を有する。続いて、この
半導体基板１１の上面全体にシリコン酸化膜を形成し、
これにエッチングを施して開口１２ａ、１２ｂ、１２ｃ
を有する絶縁膜１２を形成する。開口１２ａ、１２ｂ、
１２ｃからはそれぞれＮ+ 領域１１ｃ、Ｐ領域１１ｂ及
びＮ+ 領域１１ｄが露出している。
に係わるサイリスタの製造方法を説明する。まず、図１
に示すように、従来と同様にエピタキシャル成長法や不
純物拡散によってＮ領域１１ａ、Ｐ領域１１ｂ及びＮ+
領域１１ｃ、１１ｄが形成された半導体基板１１を用意
する。なお、図１〜図５には示されていないが基板１１
はＮ領域１１ａの下側にＰ領域を有する。続いて、この
半導体基板１１の上面全体にシリコン酸化膜を形成し、
これにエッチングを施して開口１２ａ、１２ｂ、１２ｃ
を有する絶縁膜１２を形成する。開口１２ａ、１２ｂ、
１２ｃからはそれぞれＮ+ 領域１１ｃ、Ｐ領域１１ｂ及
びＮ+ 領域１１ｄが露出している。
【０００９】次に、図２に示すように半導体基板１１の
上面全体にカソード電極（第１の電極）の下側電極層と
ゲート電極（第２の電極）とＥＱＲを形成するための第
１の金属層１３を設ける。第１の金属層１３は相対的に
肉薄（約４μｍ）のアルミニウム（Ａｌ）から成る。
上面全体にカソード電極（第１の電極）の下側電極層と
ゲート電極（第２の電極）とＥＱＲを形成するための第
１の金属層１３を設ける。第１の金属層１３は相対的に
肉薄（約４μｍ）のアルミニウム（Ａｌ）から成る。
【００１０】次に、第１の金属層１３上に選択的にレジ
スト膜（図示せず）を形成し、第１の金属層１３をリン
系のエッチング液を使用して選択的にエッチングし、図
３に示すように互いに離間して配設されたカソード電極
の下側電極層１４ａとゲート電極１５とＥＱＲ１６を形
成する。下側電極層１４ａ、ゲート電極１５及びＥＱＲ
１６は相対的に肉薄の金属膜１３をエッチングして形成
するので、横方向エッチングの影響は無視できる程度で
あり、下側電極層１４ａ、ゲート電極１５及びＥＱＲ１
６の端面の傾斜は小さい。下側電極層１４ａは開口１２
ａを通じてＮ+ 領域１１ｃに対して低抵抗接触（オーミ
ックコンタクト）している。下側電極層１４ａは平面的
に見て開口１２ａの外側まで延在する。ゲート電極１５
は開口１２ｂを通じてＰ領域１１ｂにオーミックコンタ
クトしている。また、ＥＱＲ１６は開口１２ｃを通じて
Ｎ+ 領域１１ｄにオーミックコンタクトしている。
スト膜（図示せず）を形成し、第１の金属層１３をリン
系のエッチング液を使用して選択的にエッチングし、図
３に示すように互いに離間して配設されたカソード電極
の下側電極層１４ａとゲート電極１５とＥＱＲ１６を形
成する。下側電極層１４ａ、ゲート電極１５及びＥＱＲ
１６は相対的に肉薄の金属膜１３をエッチングして形成
するので、横方向エッチングの影響は無視できる程度で
あり、下側電極層１４ａ、ゲート電極１５及びＥＱＲ１
６の端面の傾斜は小さい。下側電極層１４ａは開口１２
ａを通じてＮ+ 領域１１ｃに対して低抵抗接触（オーミ
ックコンタクト）している。下側電極層１４ａは平面的
に見て開口１２ａの外側まで延在する。ゲート電極１５
は開口１２ｂを通じてＰ領域１１ｂにオーミックコンタ
クトしている。また、ＥＱＲ１６は開口１２ｃを通じて
Ｎ+ 領域１１ｄにオーミックコンタクトしている。
【００１１】次に、図４に示すように半導体基板１１の
上面全体にカソード電極の上側電極層を形成するための
第２の金属層１７を形成する。第２の金属層１７は、肉
薄のＡｌ（アルミニウム）層とＴｉ（チタン）層と肉厚
のＡｌ層が連続蒸着されて成る厚さ８μｍの三層構造の
金属膜から成る。第２の金属層１７は下側電極層１４ａ
とゲート電極１５とＥＱＲ１６を被覆する。本実施例で
は第２の金属層１７が連続蒸着によって形成されるの
で、Ｔｉ−Ａｌ間の密着が十分に高く得られる。
上面全体にカソード電極の上側電極層を形成するための
第２の金属層１７を形成する。第２の金属層１７は、肉
薄のＡｌ（アルミニウム）層とＴｉ（チタン）層と肉厚
のＡｌ層が連続蒸着されて成る厚さ８μｍの三層構造の
金属膜から成る。第２の金属層１７は下側電極層１４ａ
とゲート電極１５とＥＱＲ１６を被覆する。本実施例で
は第２の金属層１７が連続蒸着によって形成されるの
で、Ｔｉ−Ａｌ間の密着が十分に高く得られる。
【００１２】次に、下側電極層１４ａの上をレジストで
覆った後に、第２の金属層１７を選択的にエッチングす
る。まず、リン系のエッチング液によって第２の金属層
１７における上側のＡｌ層をエッチングし、続いてＨＮ
Ｏ3 系エッチング液によってＴｉ層をエッチングし、最
後にリン系エッチング液によって下側のＡｌ層をエッチ
ングして下側電極層１４ａの上面に配設されてこれに電
気的に接続された上側電極層１４ｂを図５に示すように
形成する。これにより、下側電極層１４ａと上側電極層
１４ｂとの二層構造のカソード電極（第１の電極）１４
が得られる。上側電極層１４ｂは下側電極層１４ａの内
側に形成されており、平面的に見て開口１２ａの内側に
配設されている。カソード電極１４の上側電極層１４ｂ
と下側電極層１４ａとから成る部分は約１２μｍの厚さ
を有し、ゲート電極１５、ＥＱＲ１６よりも厚い。
覆った後に、第２の金属層１７を選択的にエッチングす
る。まず、リン系のエッチング液によって第２の金属層
１７における上側のＡｌ層をエッチングし、続いてＨＮ
Ｏ3 系エッチング液によってＴｉ層をエッチングし、最
後にリン系エッチング液によって下側のＡｌ層をエッチ
ングして下側電極層１４ａの上面に配設されてこれに電
気的に接続された上側電極層１４ｂを図５に示すように
形成する。これにより、下側電極層１４ａと上側電極層
１４ｂとの二層構造のカソード電極（第１の電極）１４
が得られる。上側電極層１４ｂは下側電極層１４ａの内
側に形成されており、平面的に見て開口１２ａの内側に
配設されている。カソード電極１４の上側電極層１４ｂ
と下側電極層１４ａとから成る部分は約１２μｍの厚さ
を有し、ゲート電極１５、ＥＱＲ１６よりも厚い。
【００１３】本実施例は以下の作用効果を有する。 （１） カソード電極１４のボンディングパッド部即ち
リード細線等の取出し電極部材が接続される部分は、下
側電極層１４ａと上側電極層１４ｂから成る比較的厚い
二層構造となっている。従って、電流容量が大きくな
る。 （２） ゲート電極１５及びＥＱＲ１６は比較的肉薄の
第１の金属膜１３から形成されるので、横方向エッチン
グの影響が小さい。従って、微細な金属電極パターンを
精度良く形成できる。特に、幅狭のＥＱＲ１６も問題な
く形成できる。
リード細線等の取出し電極部材が接続される部分は、下
側電極層１４ａと上側電極層１４ｂから成る比較的厚い
二層構造となっている。従って、電流容量が大きくな
る。 （２） ゲート電極１５及びＥＱＲ１６は比較的肉薄の
第１の金属膜１３から形成されるので、横方向エッチン
グの影響が小さい。従って、微細な金属電極パターンを
精度良く形成できる。特に、幅狭のＥＱＲ１６も問題な
く形成できる。
【００１４】次に、図６〜図９を参照して本発明の別の
実施例に係わるサイリスタの製造方法を説明する。但
し、図６〜図９において図１〜図５と共通する部分には
同一の符号を付してその詳しい説明を省略する。図１の
製造方法と同様に、まず半導体基板１１を用意して開口
１２ａ、１２ｂ、１２ｃを有する絶縁膜１２を図６のよ
うに形成する。
実施例に係わるサイリスタの製造方法を説明する。但
し、図６〜図９において図１〜図５と共通する部分には
同一の符号を付してその詳しい説明を省略する。図１の
製造方法と同様に、まず半導体基板１１を用意して開口
１２ａ、１２ｂ、１２ｃを有する絶縁膜１２を図６のよ
うに形成する。
【００１５】次に、図７に示すように、半導体基板１１
の上面全体にＡｌ（アルミニウム）から成る厚さ約４μ
ｍの第１の金属層１３とこの上にＡｌ−Ｔｉ−Ａｌから
成る厚さ約８μｍの第２の金属層１７とを順次形成す
る。
の上面全体にＡｌ（アルミニウム）から成る厚さ約４μ
ｍの第１の金属層１３とこの上にＡｌ−Ｔｉ−Ａｌから
成る厚さ約８μｍの第２の金属層１７とを順次形成す
る。
【００１６】次に、開口１２ａの上方に対応させて第２
の金属層１７の上にレジスト膜を設けて第２の金属層１
７を図８に示すように選択的にエッチングし、上側電極
層１４ｂを残存させる。即ち、リン系エッチング液によ
って第２の金属層１７の上側のＡｌ層をエッチングし、
次にＨＮＯ3 系エッチング液によって肉薄Ｔｉをエッチ
ングし、最後にリン系エッチング液によって肉薄Ａｌを
エッチングしてカソード電極１４の上側電極層１４ｂを
形成する。なお、リン系エッチング液はＡｌから成る第
１の金属層１３もエッチングするので、実質的に第２の
金属層１７のＡｌ層のみをエッチングするようにエッチ
ング時間を設定する。
の金属層１７の上にレジスト膜を設けて第２の金属層１
７を図８に示すように選択的にエッチングし、上側電極
層１４ｂを残存させる。即ち、リン系エッチング液によ
って第２の金属層１７の上側のＡｌ層をエッチングし、
次にＨＮＯ3 系エッチング液によって肉薄Ｔｉをエッチ
ングし、最後にリン系エッチング液によって肉薄Ａｌを
エッチングしてカソード電極１４の上側電極層１４ｂを
形成する。なお、リン系エッチング液はＡｌから成る第
１の金属層１３もエッチングするので、実質的に第２の
金属層１７のＡｌ層のみをエッチングするようにエッチ
ング時間を設定する。
【００１７】次に、上側電極層１４ｂ及び第１の金属層
１３のカソード電極、ゲート電極、ＥＱＲ予定領域をレ
ジスト（図示せず）で覆い、図９に示すようにリン系の
エッチング液を使用して第１の金属層１３をエッチング
して、カソード電極１４の下側電極層１４ａ、ゲート電
極１５、ＥＱＲ１６を形成する。これによって、上側電
極層１４ｂと下側電極層１４ａから構成された比較的厚
いカソード電極１４を備えたサイリスタが得られる。従
って、本実施例においても先の実施例と同一の効果が得
られる。
１３のカソード電極、ゲート電極、ＥＱＲ予定領域をレ
ジスト（図示せず）で覆い、図９に示すようにリン系の
エッチング液を使用して第１の金属層１３をエッチング
して、カソード電極１４の下側電極層１４ａ、ゲート電
極１５、ＥＱＲ１６を形成する。これによって、上側電
極層１４ｂと下側電極層１４ａから構成された比較的厚
いカソード電極１４を備えたサイリスタが得られる。従
って、本実施例においても先の実施例と同一の効果が得
られる。
【００１８】
【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形が可能なものである。 （１） 第１の金属層１３及び第２の金属層１７の材料
を種々変えることが可能である。また、それをエッチン
グするために使用するエッチング液も適宜選択できる。 （２） 第２の電極としてＥＱＲのみを備えた場合にも
有効である。 （３） ゲート電極及びＥＱＲを形成するための金属層
１３が横方向エッチングの影響を受けぬように、その厚
みを最も細く形成される電極パターン（実施例ではＥＱ
Ｒ）の幅の1/5 以下とするのが理想的である。 （４） ＴｉとＡｌの密着力を高めるために形成する第
２の金属層１７の下側の肉薄のＡｌ層はこれをエッチン
グ除去するときに下側の金属層１４ａ、１５、１６又は
１３のエッチングがあまり生じないように、その厚さを
第１の金属層１３の1/3 以下にすることが望ましく、更
に1/5 以下にすることがより望ましい。
なく、例えば次の変形が可能なものである。 （１） 第１の金属層１３及び第２の金属層１７の材料
を種々変えることが可能である。また、それをエッチン
グするために使用するエッチング液も適宜選択できる。 （２） 第２の電極としてＥＱＲのみを備えた場合にも
有効である。 （３） ゲート電極及びＥＱＲを形成するための金属層
１３が横方向エッチングの影響を受けぬように、その厚
みを最も細く形成される電極パターン（実施例ではＥＱ
Ｒ）の幅の1/5 以下とするのが理想的である。 （４） ＴｉとＡｌの密着力を高めるために形成する第
２の金属層１７の下側の肉薄のＡｌ層はこれをエッチン
グ除去するときに下側の金属層１４ａ、１５、１６又は
１３のエッチングがあまり生じないように、その厚さを
第１の金属層１３の1/3 以下にすることが望ましく、更
に1/5 以下にすることがより望ましい。
【００１９】
【発明の効果】上述から明らかなように本願の各請求項
の発明によれば互いに異なる厚さを有し且つ互いに分離
されている第１及び第２の電極を容易且つ高精度に形成
することができる。即ち、第１の金属層のみの選択的エ
ッチングによって第１の電極に対して分離された第２の
電極を得ることができので、第２の電極を高精度且つ微
細に形成することができる。
の発明によれば互いに異なる厚さを有し且つ互いに分離
されている第１及び第２の電極を容易且つ高精度に形成
することができる。即ち、第１の金属層のみの選択的エ
ッチングによって第１の電極に対して分離された第２の
電極を得ることができので、第２の電極を高精度且つ微
細に形成することができる。
【図１】本発明の実施例に係わるサイリスタの一部を電
極形成前の状態で示す断面図である。
極形成前の状態で示す断面図である。
【図２】第１の金属層を形成した状態を示す断面図であ
る。
る。
【図３】第１の金属層をエッチングした状態を示す断面
図である。
図である。
【図４】第２の金属層を形成した状態を示す断面図であ
る。
る。
【図５】完成したサイリスタの一部を示す断面図であ
る。
る。
【図６】本発明の別の実施例のサイリスタの一部を示す
電極形成前の状態で示す断面図である。
電極形成前の状態で示す断面図である。
【図７】第１及び第２の金属層を形成した状態を示す断
面図である。
面図である。
【図８】第２の金属層をエッチングした状態を示す断面
図である。
図である。
【図９】完成したサイリスタの一部を示す断面図であ
る。
る。
【図１０】従来のサイリスタの一部を示す断面図であ
る。
る。
１３ 第１の金属層 １４ａ カソードの下側金属層 １４ｂ カソードの上側金属層 １５ ゲート電極
Claims (2)
- 【請求項１】 半導体基板の同一主面上に互いに異なる
厚さを有し且つ互いに分離されている第１及び第２の電
極を有する半導体装置の製造方法であって、 前記半導体基板の主面上に第１の金属層を形成する工程
と、 前記第１の金属層を選択的にエッチングして前記第１及
び第２の電極の形成予定領域に前記第１の金属層を残存
させる工程と、 前記第１及び第２の電極の形成予定領域上の前記第１の
金属層の上を覆うように前記半導体基板の主面上に前記
第１の金属層と異なる金属を含む第２の金属層を形成す
る工程と、 前記第２の金属層の前記第１の電極を形成するための部
分をレジストで覆い、前記第２の金属層を選択的にエッ
チングして前記第１の電極のための前記第１の金属層の
上に前記第２の金属層を残存させ、前記第１の金属層と
前記第２の金属層との積層構造から成る前記第１の電極
を得る工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板の同一主面上に互いに異なる
厚さを有し且つ互いに分離されている第１及び第２の電
極を有する半導体装置の製造方法であって、 前記半導体基板の主面上に第１の金属層とこの第１の金
属層と異なる金属を含む第２の金属層とを順次に形成す
る工程と、前記第２の金属層の 前記第１の電極を形成するための部
分をレジストで被覆して前記第２の金属層を選択的にエ
ッチングする工程と、 前記第１の電極の形成予定領域における前記第１及び第
２の金属層と前記第２の電極の形成予定領域における前
記第１の金属層とをレジストで被覆して 前記第１の金属
層を選択的にエッチングし、互いに分離された前記第１
及び第２の電極を得る工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13548591A JP2959186B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13548591A JP2959186B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04335524A JPH04335524A (ja) | 1992-11-24 |
| JP2959186B2 true JP2959186B2 (ja) | 1999-10-06 |
Family
ID=15152827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13548591A Expired - Lifetime JP2959186B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959186B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007035902A1 (de) * | 2007-07-31 | 2009-02-05 | Siemens Ag | Verfahren zum Herstellen eines elektronischen Bausteins und elektronischer Baustein |
-
1991
- 1991-05-10 JP JP13548591A patent/JP2959186B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04335524A (ja) | 1992-11-24 |
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