JPH023944A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH023944A
JPH023944A JP15307888A JP15307888A JPH023944A JP H023944 A JPH023944 A JP H023944A JP 15307888 A JP15307888 A JP 15307888A JP 15307888 A JP15307888 A JP 15307888A JP H023944 A JPH023944 A JP H023944A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
silicon layer
pad
contact
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15307888A
Other languages
English (en)
Inventor
Shuji Murakami
修二 村上
Kenji Anami
穴見 健治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP15307888A priority Critical patent/JPH023944A/ja
Publication of JPH023944A publication Critical patent/JPH023944A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05073Single internal layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05558Shape in side view conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 体装置におけるシリコンゲート構造のMO3ICに関す
るものである。
〔従来の技術] 第4図は例えば特公昭58−46851号公報に示され
た従来の半導体装置におけるポンディングパッドの断面
図を示す。第4図において、1はシリコン基板、2はこ
のシリコン基板1を覆う第1の絶縁膜、3はこの第1の
絶縁膜2上に選択的に形成された多結晶シリコン層、4
はこの多結晶シリコン層3及び上記第1の絶縁膜2上に
形成されたリンガドープされた第2の絶縁膜、5は上記
多結晶シリコン層の上の上記第2の絶縁膜4上に形成さ
れたアルミニュウムパッド、6はアルミニュウム層形成
後、上記アルミニュウムパッド5が露出するように形成
されたコーティング絶縁膜である。
第5図は第4図と同じ(特公昭58−46851号公報
に示された従来の半導体装置における他のポンディング
パッドの断面図を示す。第5図において、各層の材料、
形成方法は第4図のものと同一であるが、コンタクト7
によって、上記多結晶シリコン層3と上記アルミニュウ
ムパッド5が接続されている。
高集積度メモリに代表されるように、集積回路の微細化
は年々進んでおり、アルミニュウム層とシリコン基板と
のコンタクトのサイズが一辺2μmを割る製品が開発さ
れている。この程度のコンタクトサイズになると、アル
ミニュウム層に含まれるシリコンの析出によってコンタ
クト抵抗が急激に増加して不良の原因となる。
シリコン析出を抑える方法として注目されているがバリ
アメタル法である。これは、チタンナイトライド等の高
融点金属化合物層を、アルミニュウム層のスパッタリン
グ前に、コンタクト内に形成する方法・である。バリア
メタル法には、バリアメタル薄膜をコンタクト部を含め
たアルミニュウム層全体の下に敷く方法と、コンタクト
部にだけ選択的に堆積させる方法とがあるが、技術的に
は前者の法が易しい。膜厚が0.1μm程度と薄くてす
るからである。
しかし、前者の方法を用いる際には、バリアメタル層と
その下の絶縁膜層、例えば酸化膜層との密着性が問題と
なる。特にポンディングパッドのように、シリコン基板
や多結晶シリコン層とのコンタクトがない部分ははがれ
易い。
第4図に示す従来のボンディングパ・ノドでは、アルミ
ニュウムパッド5が第2の絶縁膜4を介して多結晶ポリ
シリコン3上に形成されている。この状態では、アルミ
ニュウムバッド5は非常にはがれ易い。そこで、第5図
のように、多結晶シリコン層3との間にコンタクト7を
とると、この部分でアルミニュウムバッド5は密着性が
良くなりはがれ難(なる。しかし、パッド5と多結晶シ
リコン層3が導通し、多結晶シリコン層3の面積は、ア
ルミニュウムバッド5と同じか、それよりも大きいため
シリコン基板1と多結晶シリコン層3との間の容量がパ
ッドの容量増大を招く。バッド容量の増大は、その半導
体装置の人力容量に反映する。例えば、アルミニュウム
バッド5.多結晶シリコン層3を一辺100μmの正方
形とし、第1の絶縁膜2.第2の絶縁膜4が酸化シリコ
ン膜で膜厚が各々6000人、13000人とすると、
パッドの容量は、0.18PFから0.58PFと0.
4PF増加する。
〔発明が解決しようとする課題〕
従来の半導体装置は以上のように構成されているので、
アルミニュウムバッドの密着性を良くするためには、入
力容量が増大せざるを得ないという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、アルミニュウムバッドの密着性を確保しな
がら入力容量の小さい半導体装置を得ることを目的とす
る。
(課、題を解決するための手段〕 多結晶シリコン層をポンディングパッドに比べて面積を
充分小さくして、ポンディングパッドのみとコンタクト
するようにした。
〔作用〕
この発明におけるポンディングパッドは、多結晶シリコ
ン層とコンタクトをとっているので密着性が確保され、
かつ、多結晶シリコン層が小面積であるのでポンディン
グパッドの容量も小さい。
〔発明の実施例] 以下、この発明の一実施例を図について説明する。第1
図において、形成される層の材料、形成方法は従来と同
じであるが、多結晶シリコン層3aが、コンタクト7部
のみに形成されており、その面積がポンディングパッド
5に比べ充分小さ(、局部的に形成されている。そして
、この局部的に形成された多結晶シリコン層3aに対応
して第2の絶縁膜4に孔4aを設け、アルミニュウムバ
ット7の一部をこの孔4aを介して延長させてコンタク
ト7をとる。第2図は、第1図に示すポンディングパッ
ドの一実施例の平面図を示す。多結晶シリコンJi 3
 aは、上記アルミニュウムバッド5で最もはがれ易い
と思われるコーナー付近のみにほぼL字状に設けられ、
この多結晶シリコン層3aにポンディングパッド5がコ
ンタクト7を介して接続される。
第1図において、多結晶シリコン層3aの面積は、第5
図に示す従来のものと比べ非常に小さくなっている事が
わかる。コンタクトのとり方としては、例えば第2図の
ようなものが考えられる。
アルミニュウムバッド5は、コーナーが最もはがれ易く
、そこでコンタクトをとる必要がある。アルミニュウム
パッド5の中心付近でコンタクトをとると、段差の為に
ボンディングワイヤとパッドの密着性が悪くなり、機械
的不良や電気的不良を起こしかねない。従って、アルミ
ニュウムパッド5のコーナー付近でのみコンタクトをと
れば必要最小限に抑えられる。
このようにすると多結晶シリコン層3aの面積は約20
0μm2程度と、従来の1150に押さえられる。この
程度では、パッドの容量は、はぼアルミニュウムパッド
5とシリコン基板1間の容量で決定される。すなわち、
バンドの容量は増加しない。
なお、上記実施例では、コンタクト7をアルミニュウム
パッド5のコーナーにとったが、第3図(al〜+e)
に示すようなとり方をしてもよい。
第3図(a)は、アルミニュウムパッド5のコーナを半
円状に切除成形してはがれ難くし、また多結晶シリコン
層3aのエツジで生じるアルミニュウム層の段差を減少
できることを前提として、コンタクト7をアルミニュウ
ムパッド5の中心にのみとった。これによって、多結晶
シリコン層3aの面積を最小にできる。
第3図(blはアルミニュウムパッド5の各辺に沿って
多結晶シリコンJ’i3aを配し、コンタクト7をとっ
た。多結晶シリコンN3 aの面積が若干増加するが、
アルミニュウムパッド5のエツジ付近の密着性を強化で
き、パッドはがれに強くなる。
第3図(C)はアルミニュウムパッド5と中心を同じと
する多角形のコーナーに多結晶シリコン層3aを配した
。図では、8角形状配置とした。第3図(b)の筒略化
と見ることができる。すなわち、アルミニュウムパッド
5の各コーナー、各辺に対して、密着性強化のため必要
最小限のコンタクト7をとった。
第3図(dlは多結晶シリコン層3aの一部がアルミニ
ュウムパッド5の外側に位置したものを示す。
ワイヤリングの際のボンディング位置のズレを考慮する
と、多結晶シリコン層3aによるアルミニュウムパッド
5の段差は、パッド中心からできるだけ遠い方が良い。
すなわち、アルミニュウムパッド5のコーナーでコンタ
クト7をとるべきであり・そうすると、コンタクト部の
マスクずれマージンを配慮して多結晶シリコン層3aの
一部をアルミニュウムパッド5の外側に形成することも
必要となってくる。
第3図(e)は、第3図(dlの考え方をさらに進みた
もので、アルミニュウムパッド5自身を延長して・その
部分に多結晶シリコンN3aを形成し、コンタクト7を
とったものである。
〔発明の効果〕
以上のように、この発明によれば多結晶シリコン層をポ
ンディングパッドに比べて面積を充分小さくして局部的
に形成し、ボンディングワイヤのみとコンタクトするよ
うにしたのでアルミニュウムパッドの密着性を確保しつ
つ、入力容量が小さいものが得られる効果がある。
【図面の簡単な説明】
第1図は、この発明の一実施例による半導体装置のポン
デイングパ・ンドの断面図、第2図は、こ雄側による半
導体装置のポンディングパッドの平面図、第4図は、従
来の半導体装置のポンディングパッドの断面図、第5図
は、従来の半導体装置のポンディングパッドの断面図で
ある。 1はシリコン基板、2は第1の絶縁膜、3及び3aは多
結晶シリコン層、4は第2の絶縁膜、5はアルミニュウ
ムパッド、6はコーテイング膜、7はコンタクト。 なお、図中、同一符号は同−又は相当部分を示す。 代理人  大  岩  増  a(ほか2名)0、/′
7グト 1B 85図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板表面に形成された第1の絶縁膜と、上記第1
    の絶縁膜上に形成された多結晶シリコン層と、上記多結
    晶シリコン層及び上記第1の絶縁膜上に形成された第2
    の絶縁膜と、上記第2の絶縁膜上に形成されたボンディ
    ングパッドとを有する半導体装置において、上記多結晶
    シリコン層は、上記ボンディングパッドに比べて面積が
    充分に小さく、局部的に形成されて、上記ボンディング
    パッドとのみコンタクトすることにより接続されている
    ことを特徴とする半導体装置。
JP15307888A 1988-06-20 1988-06-20 半導体装置 Pending JPH023944A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15307888A JPH023944A (ja) 1988-06-20 1988-06-20 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15307888A JPH023944A (ja) 1988-06-20 1988-06-20 半導体装置

Publications (1)

Publication Number Publication Date
JPH023944A true JPH023944A (ja) 1990-01-09

Family

ID=15554496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15307888A Pending JPH023944A (ja) 1988-06-20 1988-06-20 半導体装置

Country Status (1)

Country Link
JP (1) JPH023944A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04253337A (ja) * 1991-01-28 1992-09-09 Mitsubishi Electric Corp 半導体装置
JPH05206441A (ja) * 1991-11-20 1993-08-13 Nec Corp 半導体集積回路装置
US5404047A (en) * 1992-07-17 1995-04-04 Lsi Logic Corporation Semiconductor die having a high density array of composite bond pads
US6034439A (en) * 1998-02-07 2000-03-07 Winbond Electronics Corporation Method and structure for preventing bonding pads from peeling caused by plug process
JP2006313824A (ja) * 2005-05-09 2006-11-16 Toshiba Corp 半導体装置
JP2007012646A (ja) * 2005-06-28 2007-01-18 Rohm Co Ltd 半導体集積回路装置
JP2016184745A (ja) * 2011-09-15 2016-10-20 富士通セミコンダクター株式会社 半導体装置
US9818701B2 (en) 2011-09-15 2017-11-14 Fujitsu Semiconductor Limited Semiconductor device, semiconductor wafer and manufacturing method of semiconductor device
US11511684B2 (en) 2018-12-12 2022-11-29 Honda Motor Co., Ltd. Article fixation apparatus and article fixation structure assembly method

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04253337A (ja) * 1991-01-28 1992-09-09 Mitsubishi Electric Corp 半導体装置
JPH05206441A (ja) * 1991-11-20 1993-08-13 Nec Corp 半導体集積回路装置
US5404047A (en) * 1992-07-17 1995-04-04 Lsi Logic Corporation Semiconductor die having a high density array of composite bond pads
US5441917A (en) * 1992-07-17 1995-08-15 Lsi Logic Corporation Method of laying out bond pads on a semiconductor die
US6034439A (en) * 1998-02-07 2000-03-07 Winbond Electronics Corporation Method and structure for preventing bonding pads from peeling caused by plug process
JP2006313824A (ja) * 2005-05-09 2006-11-16 Toshiba Corp 半導体装置
US7893536B2 (en) 2005-05-09 2011-02-22 Kabushiki Kaisha Toshiba Semiconductor device
JP4713936B2 (ja) * 2005-05-09 2011-06-29 株式会社東芝 半導体装置
JP2007012646A (ja) * 2005-06-28 2007-01-18 Rohm Co Ltd 半導体集積回路装置
JP2016184745A (ja) * 2011-09-15 2016-10-20 富士通セミコンダクター株式会社 半導体装置
US9818701B2 (en) 2011-09-15 2017-11-14 Fujitsu Semiconductor Limited Semiconductor device, semiconductor wafer and manufacturing method of semiconductor device
US11511684B2 (en) 2018-12-12 2022-11-29 Honda Motor Co., Ltd. Article fixation apparatus and article fixation structure assembly method

Similar Documents

Publication Publication Date Title
US5403777A (en) Semiconductor bond pad structure and method
JPH023944A (ja) 半導体装置
JPS59155128A (ja) 半導体装置の製造方法
JP2839007B2 (ja) 半導体装置及びその製造方法
JP2770390B2 (ja) 半導体装置
JPS62136857A (ja) 半導体装置の製造方法
JPH02183536A (ja) 半導体装置
JPH02231735A (ja) 半導体装置
JP2959186B2 (ja) 半導体装置の製造方法
JPH0430471A (ja) 半導体装置及びその製造方法
KR950011982B1 (ko) 전도물질 패드를 갖는 반도체 접속장치 및 그 제조방법
JP2758729B2 (ja) 半導体装置
JPH04109654A (ja) 半導体装置及びその製造方法
JPH0620067B2 (ja) 半導体装置およびその製造方法
JPH03265140A (ja) 半導体装置およびその製造方法
JPH08236690A (ja) 三次元実装モジュール及びその製造方法
JPH02111052A (ja) 多層配線形成法
JPH03116852A (ja) 半導体装置
JP2000208554A (ja) 半導体装置およびその製造方法
JPH0794548A (ja) 半導体装置及びその製造方法
JPH08213454A (ja) コンタクトプラグの形成方法
JPH01184938A (ja) 半導体装置及びその製造方法
JPS63299143A (ja) 半導体集積回路装置およびその製造方法
JPS63257268A (ja) 半導体集積回路
JPH0878523A (ja) 半導体装置およびその製造方法