JP2007012646A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】本発明は、上記の問題点に鑑み、動作速度の遅延を発生させる寄生容量の増大を招くことなく、ボンディング時のパッド剥がれを低減することが可能な半導体集積回路装置を提供することを目的とする。
【解決手段】本発明に係る半導体集積回路装置１は、基板１０と；基板１０上に形成された絶縁膜１１と；絶縁膜１１の最上層に形成されたパッド１６ａと；基板１０とパッド１６ａとの間に形成されたダミーパッド１２ａ〜１５ａと；パッド１６ａとダミーパッド１２ａ〜１５ａとを導通するビア１８と、を有して成る半導体集積回路装置であって、ダミーパッド１２ａ〜１５ａのうち、少なくとも最下層のダミーパッド１２ａは、半導体基板１０に対向する面積がパッド１６ａのそれより小さくなるように形成されている。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関するものであり、特に、動作速度の遅延を発生させる寄生容量の低減技術に関するものである。
従来より、半導体集積回路装置の動作速度の遅延を発生させる寄生容量の低減に向けた開発が進められているが、ボンディングパッド（以下、単にパッドと呼ぶ）と半導体基板間の寄生容量の低減に関しては、以下のような半導体集積回路装置の構造が考えられる。なお、以下では、５層の金属配線層を備えた従来の半導体集積回路装置を例に挙げて説明を行う。図８は、パッドと半導体基板間の寄生容量を説明するための従来の半導体集積回路装置の縦断面図である。図９は、図８に示す従来の半導体集積回路装置のパッドの剥がれを模式的に示す縦断面図である。
従来の半導体集積回路装置５０は、図８に示すように、半導体基板５１上に形成された酸化膜系の膜から成る層間絶縁膜５２と、層間絶縁膜５２の最上層に形成され、５層目の第５金属配線層に位置するパッド５３と、半導体集積回路装置５０を湿気等の劣化から保護するための酸化膜系の膜から成るパッシベーション膜５４と、から形成されている。
図８に示すように、半導体集積回路装置５０は、パッド５３と半導体基板５１間が十分離れた構造であるため、パッド５３と半導体基板５１との間の寄生容量を小さくすることができる。しかし、このような構造では、パッド５３と層間絶縁膜５２及びパッシベーション膜５４間との密着が弱いため、パッド５３にボンディングワイヤ５５（以下、単にワイヤ５５と呼ぶ）がボンディングされる工程において、図９に示す通り、ワイヤ５５のテンションによってパッド５３が層間絶縁膜５２及びパッシベーション膜５４から剥がれてしまうケースがあった。
そのため、従来の半導体集積回路装置５０は、図１０に示すように、前述した図９の構造に対する更なる改良版として、第１〜第４金属配線層５６〜５９を利用することで、半導体基板５１とパッド５３との間に、パッド５３と同程度の面積（半導体基板５１に対向する面積）を有するダミーパッド５６ａ〜５９ａ（パッド５３を除いて他の回路素子とは電気的に導通されていない配線層）を設け、パッド５３とダミーパッド５９ａとの間、及び、隣接するダミーパッド５６ａ〜５９ａ相互間を複数のビア６０で接続して成る構造とされていた。
なお、本発明に関連するその他の従来技術としては、半導体集積回路装置におけるパッドの剥がれ低減に関する特許文献が開示・提案されている（例えば特許文献１を参照）。
特開２００１−２６７３２３号公報
確かに、図１０に示す半導体集積回路装置５０であれば、パッド５３が複数のビア６０を介してダミーパッド５６ａ〜５９ａ（特に最上層のダミーパッド５９ａ）と接続されている（言い換えればアンカーされている）ので、パッド５３の剥がれに対する強度を高めることができる。
しかしながら、図１０に示す半導体集積回路装置５０は、半導体基板５１に最も近接したダミーパッド５６ａと半導体基板５１との距離が、図８に示すパッド５３と半導体基板５１との距離よりも短くなるため、ダミーパッド５６ａと半導体基板５１との間の寄生容量が増大してしまい、装置の動作速度が大きく低下してしまう、という課題があった。
また、従来の半導体集積回路装置５０が高速インタフェース部（高速のシリアル転送インタフェースであるＰＣＩ Ｅｘｐｒｅｓｓ、ビデオ端子とコンピュータ間を接続するための高速差動インタフェースであるＤＶＩ[Digital Visual Interface]、或いは、Ｓｅｒｉａｌ ＡＴＡ[Serial AT Attachment]など）を備えた半導体集積回路装置に用いられた場合の等価回路は、図１１のような構成となる。図１１は、図１０に示す従来の半導体集積回路装置５０が高速インタフェース部を備えた半導体集積回路装置に用いられた場合の等価回路図である。
図１１に示すように、高速インタフェース部を備えた半導体集積回路装置について、上記の従来技術を採用した場合、その等価回路としては、パッド５３から高速インタフェース部６１への信号経路上に、ダミーパッド５６ａと半導体基板５１との間の寄生容量Ｃ３と、ＥＳＤ[Electro Static Discharge]保護素子の寄生容量Ｃ２と、が並列に接続されて接地された回路構成となる。例えば、ダミーパッド５６ａの半導体基板５１に対向した面が、１００［μｍ］×１００［μｍ］の大きさのとき、ダミーパッド５６ａと半導体基板５１との間の寄生容量Ｃ３は、２００〜３００［ｆＦ］である。また、ＥＳＤ保護素子の寄生容量Ｃ２は、先進のものでは１００〜２００［ｆＦ］であるため、それらの寄生容量の合計（Ｃ３＋Ｃ２）は、３００〜５００［ｆＦ］と大きな値となってしまう。
そのため、図１０に示す従来の半導体集積回路装置５０は、動作速度の高速性が要求される半導体集積回路装置の高速インタフェース部に使用することが難しかった。
本発明は、上記の問題点に鑑み、動作速度の遅延を発生させる寄生容量の増大を招くことなく、ボンディング時のパッド剥がれを低減することが可能な半導体集積回路装置を提供することを目的とする。
上記目的を達成すべく、本発明に係る半導体集積回路装置は、半導体基板と；前記半導体基板上に形成された層間絶縁膜と；前記層間絶縁膜の最上層に形成され、外部との電気的な接続を行うためのボンディングパッドと；前記ボンディングパッドの下方に位置し、前記半導体基板と前記ボンディングパッドとの間に形成された単層または複数層のダミーパッドと；前記ボンディングパッドと前記ダミーパッドとの間、或いは、隣接するダミーパッド相互間を電気的に接続する単数または複数のビアと、を有して成る半導体集積回路装置であって、前記ダミーパッドのうち、少なくとも前記半導体基板に最も近接した最下層のダミーパッドは、前記半導体基板に対向する面積が前記ボンディングパッドのそれより小さくなるように形成された構成（第１の構成）とされている。
より具体的に述べると、上記第１の構成から成る半導体集積回路装置において、前記ダミーパッドのうち、少なくとも前記半導体基板に最も近接した最下層のダミーパッドは、それに接続されるビアと同数に分割されており、かつ、前記半導体基板に対向する総面積が前記ボンディングパッドのそれより小さくなるように形成された構成（第２の構成）にするとよい。
このような構成とすることにより、動作速度の遅延を発生させる寄生容量の増大を招くことなく、ボンディング時のパッド剥がれを低減することが可能となる。
なお、上記第２の構成から成る半導体集積回路装置において、一のダミーパッドをそれより上層のボンディングパッド或いはダミーパッドに接続するビア、及び、同ダミーパッドをそれより下層のダミーパッドに接続するビアは、各々が同一直線上に並ばないように配設された構成（第３の構成）にするとよい。
このような構成とすることにより、各層間のビアが同一直線上に並ぶ構造に比べて、ボンディングパッドの剥がれに対する強度をより高めることが可能となる。
また、上記第１〜第３いずれかの構成から成る半導体集積回路装置において、前記半導体基板は、それに最も近接した最下層のダミーパッドと対向する位置に、より電気抵抗の高い不純物拡散層を有して成る構成（第４の構成）にするとよい。
このような構成とすることにより、半導体基板に最も近接した最下層のダミーパッドと半導体基板との間の距離が長くなるため、前記ダミーパッドと半導体基板との間の寄生容量をより一層低減することが可能となる。
上記したように、本発明に係る半導体集積回路装置であれば、動作速度の遅延を発生させる寄生容量の増大を招くことなく、ボンディング時のパッド剥がれを低減することが可能となる。
以下では、本発明の実施形態について、本発明に係る半導体集積回路装置が５層の金属配線層を有している場合を例に挙げて説明する。図１は、本発明に係る半導体集積回路装置を示す縦断面図である。図１に示すように、本実施形態の半導体集積回路装置１は、半導体基板１０と；半導体基板１０上に形成された層間絶縁膜１１と；層間絶縁膜１１の最上層に形成され、外部との電気的な接続を行うためのボンディングパッド１６ａ（以下、単にパッド１６ａと呼ぶ）と；パッド１６ａの下方に位置し、半導体基板１０とパッド１６ａとの間に形成された複数層（本例では４層）のダミーパッド１２ａ〜１５ａと；パッド１６ａと最上層のダミーパッド１５ａとの間、或いは、隣接するダミーパッド１２ａ〜１５ａ相互間を電気的に接続する複数のビア１８と、パッド１６ａを露出させるように層間絶縁膜１１上に形成されたパッシベーション膜１７と、を有して成る。
半導体基板１０は、ホウ素がＳｉにドーピングされたＰ型Ｓｉ基板である。ただし、その基板種類は、Ｐ型Ｓｉ基板に限定される必要はなく、Ｎ型Ｓｉ基板を用いてもよいし、Ｓｉ基板にＰ型又はＮ型のＳｉ膜がエピタキシャル成長されたＰ型エピタキシャル基板又はＮ型エピエタキシャル基板を用いてもよい。若しくは、半導体基板１０として、ＳＯＩ[Silicon on Insulator]基板を用いても構わない。
層間絶縁膜１１は、Ｓｉ酸化膜、Ｓｉ窒化膜、低誘電率絶縁膜（ＳｉＯＣ膜、ポーラス膜等）などから成る。
ダミーパッド１２ａは、半導体基板１０に最も近接した１層目の第１金属配線層１２が形成されるときに他の配線と分離されて形成される。ダミーパッド１３ａは、第１金属配線層１２よりも上層に位置し、２層目の第２金属配線層１３が形成されるときに他の配線と分離されて形成される。ダミーパッド１４ａは、第２金属配線層１３よりも上層に位置し、３層目の第３金属配線層１４が形成されるときに他の配線と分離されて形成される。ダミーパッド１５ａは、第３金属配線層１４よりも上層に位置し、４層目の第４金属配線層１５が形成されるときに他の配線と分離されて形成される。
また、ダミーパッド１２ａ〜１５ａは、アルミやアルミ合金（例えば、ＡｌＣｕ）、或いは銅などの金属から形成されている。なお、第１〜第４金属配線層１２〜１５がアルミ配線として形成された場合、ダミーパッド１２ａ〜１５ａ及び第１〜第４金属配線層１２〜１５の各配線（不図示）は、エレクトロマイグレーションやストレスマイグレーションの影響を考慮した構造とすることが好ましく、例えば、半導体基板１０側から順に、ＴｉＮ、ＡｌＣｕ、ＴｉＮを積層した構造とするとよい。
また、ダミーパッド１２ａ〜１５ａは、それぞれ対応する第１〜第４金属配線層１２〜１５において、それに接続されるビア１８の本数（直上層のビア或いは直下層のビアのいずれか一方のみを数えた本数）と同数に分割されており、かつ、半導体基板１０に対向する総面積がパッド１６ａのそれよりも小さくなるように形成されている。当該構成を採用した効果（寄生容量の低減効果）については、後ほど詳細に説明する。
パッド１６ａは、層間絶縁膜１１の最上層に形成された５層目の第５金属配線層１６である。なお、上記構成の半導体集積回路装置１が形成された後、パッド１６ａの上層部には、外部と電気的な接続を行うべく、ボンディング工程にて、金或いはアルミなどから成るボンディングワイヤ１９が接続される。
ビア１８は、パッド１６ａとダミーパッド１５ａとの間、並びに、隣接するダミーパッド１２ａ〜１５ａ相互間を電気的に接続する導電経路であり、アルミ、アルミ合金（例えば、ＡｌＣｕ）、或いは、銅などの金属から形成されている。なお、第１〜第４金属配線層１２〜１５がアルミ配線として形成された場合には、各ビア１８は、エレクトロマイグレーションやストレスマイグレーションの影響を考慮した構造とすることが好ましく、例えば、ビア１８の側面外周からＴｉＮ、ＡｌＣｕを積層した構造にするとよい。
図２は、パッド１６ａ側から見た場合のビア１８とダミーパッド１２ａ〜１５ａとの第１接続ルールを示す図である。なお、図２では、説明の便宜上、一例として第４金属配線層１５のダミーパッド１５ａとその上下に接続されたビア１８とを示しているが、その他のダミーパッド１２ａ〜１４ａについても同様である。本図に示すように、第１接続ルールに基づいて、ビア１８と同数に分割されたダミーパッド１５ａの各々には、それよりも断面積の小さいビア１８がずれないように接続されている。逆に言えば、複数に分割されたダミーパッド１５ａの各面積は、対応するビア１８の断面積以上（実際には、それより若干大きい面積）であれば足りると言うことができる。
このように、本実施形態の半導体集積回路装置１は、パッド１６ａが複数のビア１８を介してダミーパッド１２ａ〜１５ａ（特に最上層のダミーパッド１５ａ）と接続されている（言い換えればアンカーされている）ので、パッド１６ａの剥がれに対する強度を高めることができる。
次に、本実施形態の半導体集積回路装置１におけるダミーパッド１２ａと半導体基板１０との間の寄生容量について、図３を参照して説明する。図３は、本実施形態の半導体集積回路装置１におけるダミーパッド１２ａと半導体基板１０との間の寄生容量を説明するための図である。図３（ａ）は、半導体基板１０側から見た場合のダミーパッド１２ａ及びパッド１６ａを示す図であり、図３（ｂ）は、図１０に示す従来の半導体集積回路装置５０のパッド５３を参考までに示す図である。
本実施形態の半導体集積回路装置１において、層間絶縁膜１１を挟んで半導体基板１０に最も近接した最下層のダミーパッド１２ａと半導体基板１０との間の寄生容量は、半導体基板１０に対向するダミーパッド１２ａの総面積に比例し、半導体基板１０とダミーパッド１２ａとの距離に反比例する。また、図１０に示す従来の半導体集積回路装置５０において、層間絶縁膜５２を挟んで半導体基板５１に最も近接した最下層のダミーパッド５６ａと半導体基板５１との間の寄生容量は、半導体基板５１に対向するダミーパッド５６ａの面積に比例し、半導体基板５１とダミーパッド５６ａとの距離に反比例する。
ここで、図３（ａ）及び図３（ｂ）に示すように、半導体基板１０に対向する本実施形態のダミーパッド１２ａの総面積は、半導体基板５１に対向する従来のダミーパッド５６ａの面積よりも小さい。そのため、ダミーパッド１２ａと半導体基板１０との間に生じる本実施形態の寄生容量は、ダミーパッド５６ａと半導体基板５１との間に生じていた従来の寄生容量よりも小さくなる。
すなわち、半導体基板５１に対向する従来のダミーパッド５６ａの面積をＳ１、半導体基板１０に対向する本実施形態のダミーパッド１２ａの総面積をＳ２とすると、その寄生容量の低減率（従来比）は、Ｓ２／Ｓ１×１００［％］と表すことができる。なお、ダミーパッド１３ａ〜１５ａと半導体基板１０との間に各々生じる寄生容量、並びに、パッド１６ａと半導体基板１０との間に生じる寄生容量は、いずれも、ダミーパッド１２ａと半導体基板１０との間に生じる寄生容量に比べて微小と考えられる。そのため、上記の関係式では、それらの寄生容量が考慮されていない。
例えば、本実施形態の半導体集積回路装置１が標準的な０．１８［μｍ］ＣＭＯＳプロセスで製造されていた場合、分割された各ダミーパッド１２ａの面積は、ビア１８の断面積を考慮すると、最小で０．２［μｍ2］程度とすることができる。ここで、ビア１８が１００本使用されており、ダミーパッド１２ａがそれと同数（１００個）に分割されていると仮定すると、半導体基板１０に対向するダミーパッド１２ａの総面積Ｓ２は、０．２×１００＝２０［μｍ2］程度となる。これに対して、半導体基板１０に対向する従来のダミーパッド５６ａの面積Ｓ１は、１００×１００＝１００００［μｍ2］程度となる。従って、本実施形態を採用することによる寄生容量の低減率は、２０／１００００×１００＝０．２［％］程度となる。すなわち、本実施形態の半導体集積回路装置１では、ダミーパッド１２ａと半導体基板１０との間に生じる寄生容量を従来に比べて５００分の１程度（ほぼ無視することのできる程度）にまで低減することが可能となる。
以上で説明したように、本実施形態の半導体集積回路装置１であれば、動作速度の遅延を発生させる寄生容量の増大を招くことなく、ボンディング時のパッド剥がれを低減することが可能となる。
次に、本実施形態の半導体集積回路装置１が高速インタフェース部（ＰＣＩ Ｅｘｐｒｅｓｓ、ＤＶＩ、Ｓｅｒｉａｌ ＡＴＡなど）を備えた半導体集積回路装置に用いられた場合の効果について以下に説明を行う。図４は、本実施形態の半導体集積回路装置１が高速インタフェース部を備えた半導体集積回路装置に用いられた場合の等価回路図である。
図４に示すように、高速インタフェース部を備えた半導体集積回路装置について、本発明を適用した場合、その等価回路としては、パッド１６ａから高速インタフェース部６１への信号経路上に、ダミーパッド１２ａと半導体基板１０との間の寄生容量Ｃ１と、ＥＳＤ保護素子の寄生容量Ｃ２と、が並列に接続されて接地された回路構成となる。
例えば、前述したように、本実施形態の半導体集積回路装置１において、ダミーパッド１２ａと半導体基板１０との間に生じる寄生容量Ｃ１は、図１０に示す従来の半導体集積回路装置５０において、ダミーパッド５６ａと半導体基板５１との間に生じる寄生容量Ｃ３の０．２［％］にまで改善する。すなわち、本実施形態の寄生容量Ｃ１は、従来の寄生容量Ｃ３の値（２００〜３００［ｆＦ］、図１１を参照）から見積もると、０．２〜０．４［ｆＦ］にまで改善する。一方、ＥＳＤ保護素子の寄生容量Ｃ２は、先述したように、先進のものでは１００〜２００［ｆＦ］である。よって、寄生容量の合計（Ｃ１＋Ｃ２）は、ＥＳＤ保護素子の寄生容量Ｃ２のみの値（１００〜２００［ｆＦ］）とほぼ同じ値になり、寄生容量Ｃ１は殆ど無視することができる。
よって、本実施形態の半導体集積回路装置１は、［ｐｓｅｃ］オーダーの精度が要求される高速インタフェース部（ＰＣＩ Ｅｘｐｒｅｓｓ、ＤＶＩ、Ｓｅｒｉａｌ ＡＴＡなど）を備えた半導体集積回路装置にも適用することが可能となる。
また、上記構成から成る半導体集積回路装置１において、その半導体基板１０は、それに最も近接した最下層のダミーパッド１２ａと対向する位置に、基板よりも電気抵抗の高い不純物拡散層１０ａを有して成る構成としてもよい（図５を参照）。
なお、半導体基板１０よりも電気抵抗の高い不純物拡散層１０ａとしては、例えば、半導体基板１０の最上層にリンを注入することでＮ型ウェル層を形成するとよい。ただし、不純物拡散層１０ａは、Ｎ型ウェル層に限定される必要はなく、Ｐ型ウェル層など、半導体基板１０よりも電気抵抗の高い不純物拡散層であればよい。
このような構成とすることにより、半導体基板１０に最も近接した最下層のダミーパッド１２ａと半導体基板１０との間の距離が長くなるため、ダミーパッド１２ａと半導体基板１０との間の寄生容量をより一層低減することが可能となる。
また、上記の実施形態において、パッド１６ａとダミーパッド１２ａ〜１５ａの間は、図２に示した第１接続ルールに基づいて、ビア１８が全体として一直線上に並ぶように接続されていたが、図６及び図７に示す第２接続ルールに基づいて、各ビア１８がジグザグ（千鳥状）となるように、パッド１６ａとダミーパッド１２ａ〜１５ａとの間を接続してもよい。言い換えれば、第２接続ルールでは、一のダミーパッドをそれより上層のボンディングパッド或いはダミーパッドに接続するビア、及び、同ダミーパッドをそれより下層のダミーパッドに接続するビアは、各々が同一直線上に並ばないように配設されている。
図６は、第２接続ルールでボンディングパッド１６ａ、ダミーパッド１２ａ〜１５ａ、及び、ビア１８が接続された半導体集積回路装置の縦断面図である。図７は、ボンディングパッド１６ａ側から見た場合のビア１８とダミーパッド１２ａ〜１５ａとの第２接続ルールを示す図である。なお、図７では、説明の便宜上、一例として第４金属配線層１５のダミーパッド１５ａとその上下に接続されたビア１８とを示しているが、その他のダミーパッド１２ａ〜１４ａについても同様である。また、図７において、実線のビア１８は、パッド１５ａの直上層のビア１８を示し、破線のビア１８は、パッド１５ａの直下層のビア１８を示している。
図７に示すように、ダミーパッド１５ａは、少なくともビア１８を２本並べて接続し得るだけの面積を有しており、その直上層及び直下層の各ビア１８がダミーパッド１５ａの平面領域内に、かつ、先述の第２接続ルールに基づいて、互いにジグザグ（千鳥状）となるように接続されている。このような構成とすることにより、各層間のビア１８が同一直線上に並ぶ構造（第１接続ルール）に比べて、パッド１６ａの剥がれに対する強度をより高めることが可能となる。
また、上記した第２接続ルールでも、ダミーパッド１２ａ〜１５ａは、それぞれ対応する第１〜第４金属配線層１２〜１５において、それに接続されるビア１８の本数（直上層のビア或いは直下層のビアのいずれか一方のみを数えた本数）と同数に分割されており、かつ、半導体基板１０に対向する総面積がパッド１６ａのそれよりも小さくなるように形成されている。従って、先述と同様、ダミーパッド１２ａと半導体基板１０との間に生じる寄生容量を従来に比べてほぼ無視することのできる程度にまで低減することができるので、動作速度の遅延を発生させる寄生容量の増大を招くことなく、ボンディング時のパッド剥がれを低減することが可能となる。
なお、上記の実施形態では、５層の金属配線層１２〜１６を有して成り、ビア１８によって各ダミーパッド１２ａ〜１５ａとパッド１６ａとの間が接続され、かつ、各ダミーパッド１２ａ〜１５ａがそれぞれ同層の金属配線層１２〜１５における他の配線と構造的に分離された構成とした場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ビア１８を介してパッド１６ａに接続された少なくとも１層のダミーパッドを有して成る構成であればよい。
また、本実施形態のように、パッド１６ａと半導体基板１０との間にダミーパッドを複数層有する場合には、その中間層に位置するダミーパッド（すなわち、半導体基板１０に最も近接する最下層のダミーパッド以外）をそれぞれ同層の金属配線層における他の配線と分離せず、配線の一部として用いても構わない。
また、上記の実施形態では、一のダミーパッドがその直上層及び直下層とのみ接続された構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、一のダミーパッドがその直上層及び直下層以外と接続されていても構わない。
また、上記の実施形態では、ビア１８の本数を１００本とし、また、ダミーパッド１２ａ〜１５ａの分割数をビア１８と同数の１００個とした場合を例示して説明を行ったが、これらの数はあくまで一例であって、ビア１８の本数やダミーパッド１２ａ〜１５ａの分割数はこれに限定されるものではない。例えば、半導体基板１０に最も近接したダミーパッド１２ａのみビア１８と同数に分割し、その他のダミーパッド１３ａ〜１５ａについては分割を行わない構成も考えられるし、或いは、上層から下層に向かうにつれてダミーパッドの面積及びそれに接続されるビア数を徐々に減らしていく構成も考えられる。
すなわち、本発明のポイントは、半導体基板１０とパッド１６ａとの間に単層又は複数層のダミーパッドを設け、そのダミーパッドのうち、少なくとも半導体基板１０に最も近接した最下層のダミーパッドについては、半導体基板１０に対向する面積がパッド１６ａのそれよりも小さくなるように形成したことで、動作速度の遅延を発生させる寄生容量の増大を招くことなく、ボンディング時のパッド剥がれを低減することができる点にある。
なお、上記の実施形態では、高速インタフェースに用いられる半導体集積回路装置に関する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＤＲＡＭ[Dynamic Random Access Memory]、フラッシュメモリ、ＭＲＡＭ（磁気抵抗メモリ）、システムＬＳＩなどにも広く適用することが可能である。
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
本発明は、高速インタフェースの他にも、ＤＲＡＭ、フラッシュメモリ、ＭＲＡＭなどの半導体集積回路装置全般に広く適用が可能であり、ボンディングパッドの剥がれの防止および金属配線と半導体基板間の寄生容量の低減に関して有用な技術である。
は、本発明に係る半導体集積回路装置を示す縦断面図である。 は、ボンディングパッド１６ａ側から見た場合のビア１８とダミーパッド１２ａ〜１５ａとの第１接続ルールを示す図である。 は、本実施形態の半導体集積回路装置１におけるダミーパッド１２ａと半導体基板１０との間の寄生容量を説明するための図である。 は、本実施形態の半導体集積回路装置１が高速インタフェース部を備えた半導体集積回路装置に用いられた場合の等価回路図である。 は、半導体基板１０にＮ型ウェル層が形成された図１に示す半導体集積回路装置１の縦断面図である。 は、第２接続ルールでボンディングパッド１６ａ、ダミーパッド１２ａ〜１５ａ、及び、ビア１８が接続された半導体集積回路装置の縦断面図である。 は、ボンディングパッド１６ａ側から見た場合のビア１８とダミーパッド１２ａ〜１５ａとの第２接続ルールを示す図である。 は、ボンディングパッドと半導体基板間の寄生容量を説明するための従来の半導体集積回路装置の縦断面図である。 は、図８に示す従来の半導体集積回路装置のボンディングパッドの剥がれを模式的に示す縦断面図である。 は、ボンディングパッドの剥がれが改善された従来の半導体集積回路装置を示す縦断面図である。 は、図１０に示す従来の半導体集積回路装置５０が高速インタフェース部を備えた半導体集積回路装置に用いられた場合の等価回路図である。
符号の説明
１ 半導体集積回路装置
１０ 半導体基板
１０ａ Ｎ型ウェル層
１１ 層間絶縁膜
１２ 第１金属配線層
１３ 第２金属配線層
１４ 第３金属配線層
１５ 第４金属配線層
１６ 第５金属配線層
１２ａ〜１５ａ ダミーパッド
１６ａ ボンディングパッド
１７ パッシベーション膜
１８ ビア
１９ ボンディングワイヤ

Claims (4)

  1. 半導体基板と；前記半導体基板上に形成された層間絶縁膜と；前記層間絶縁膜の最上層に形成され、外部との電気的な接続を行うためのボンディングパッドと；前記ボンディングパッドの下方に位置し、前記半導体基板と前記ボンディングパッドとの間に形成された単層又は複数層のダミーパッドと；前記ボンディングパッドと前記ダミーパッドとの間、或いは、隣接するダミーパッド相互間を電気的に接続する単数又は複数のビアと、を有して成る半導体集積回路装置であって、前記ダミーパッドのうち、少なくとも前記半導体基板に最も近接した最下層のダミーパッドは、前記半導体基板に対向する面積が前記ボンディングパッドのそれよりも小さくなるように形成されていることを特徴とする半導体集積回路装置。
  2. 前記ダミーパッドのうち、少なくとも前記半導体基板に最も近接した最下層のダミーパッドは、それに接続されるビアと同数に分割されており、かつ、前記半導体基板に対向する総面積が前記ボンディングパッドのそれよりも小さくなるように形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 一のダミーパッドをそれより上層のボンディングパッド或いはダミーパッドに接続するビア、及び、同ダミーパッドをそれより下層のダミーパッドに接続するビアは、各々が同一直線上に並ばないように配設されていることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 前記半導体基板は、それに最も近接した最下層のダミーパッドと対向する位置に、前記半導体基板よりも電気抵抗の高い不純物拡散層を有して成ることを特徴とする請求項１〜請求項３のいずれかに記載の半導体集積回路装置。
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