JP2013518435A - 集積回路における相互接続レイアウトのための方法および装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000002245 particle Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 239000003989 dielectric material Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 13
- 229910000679 solder Inorganic materials 0.000 claims description 13
- 238000012795 verification Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000000116 mitigating effect Effects 0.000 description 8
- 150000002739 metals Chemical class 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005865 ionizing radiation Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000978 Pb alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
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Abstract
実施形態は、集積回路（ＩＣ）を設計する方法（たとえば、コンピュータで実現される方法）に関する。この実施形態において、基板（４０２）上の集積回路の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）を記述するレイアウトデータ（４００）が、集積回路のための設計仕様データに従って生成される。導電層は、ボンディングパッド（４０６）の最上層を含む。レイアウトデータにおける金属構造体（４０８）が変更されて、各々のボンディングパッド（４０６）の下の閾値体積内の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）の重畳した平面内における金属密度を最大化する。レイアウトデータ（４００）の記述は、集積回路を製造するための１以上のマスクに生成される。重畳した平面内における金属密度を最大化することにより、相互接続体における誘電性材料（４１２）を通る縦方向チャネルが減少される、あるいはなくなる。したがって、α粒子が容易に相互接続体を貫通して下部の基板（４０２）に達することができなくなり、メモリセルにおけるシングルイベントアップセットのようなソフトエラーを減少させる。
Description
発明の分野
実施形態は、概して半導体装置に関し、より特定的には、集積回路（ＩＣ）における相互接続レイアウトのための方法および装置に関する。
実施形態は、概して半導体装置に関し、より特定的には、集積回路（ＩＣ）における相互接続レイアウトのための方法および装置に関する。
背景
相補金属酸化膜半導体（ＣＭＯＳ）技術を用いて製造された集積回路（ＩＣ）は、α粒子の影響を受けやすい。α粒子はＩＣの動作の間にシングルイベントアップセットまたはソフトエラーを起こし得る。特に、α粒子は、半導体装置の接合を通過するときにイオン化放射を起こす可能性がある。イオン化放射は、メモリセル（たとえば従来の６トランジスタまたは６Ｔ−ＳＲＡＭといったスタティックランダムアクセスメモリ（ＳＲＡＭ）セル）といった、さまざまな半導体構造体の状態を変更または反転させる可能性がある。α粒子の一般的な粒子源は、ＩＣの組立、パッケージング、および／または実装に用いられるバンプ材料である。たとえば、コントロールド−コラプスチップコネクション（Controlled-Collapse Chip Connection；Ｃ４）パッケージ技術は、はんだ濡れ性を有するＩＣの金属端子に堆積されたはんだバンプ、および基板上のはんだ濡れ性電極のマッチングフットプリントとを利用する。はんだは、典型的には、重量比でほぼ９５％から９７％の鉛（Ｐｂ）を含み、残りは、スズ（Ｓｎ）でできているが、他の材料および材料のパーセンテージも使用される可能性がある。一般的に、バンプのために用いられる最も一般的な材料は、鉛または鉛合金である。当該技術においてよく知られているように、鉛はα粒子の粒子源である。はんだバンプからのα粒子は、ＩＣの相互接続層を貫通して下部の半導体構造体に達する可能性があり、半導体構造体では、上記のシングルイベントアップセットを潜在的に引起し得る。
相補金属酸化膜半導体（ＣＭＯＳ）技術を用いて製造された集積回路（ＩＣ）は、α粒子の影響を受けやすい。α粒子はＩＣの動作の間にシングルイベントアップセットまたはソフトエラーを起こし得る。特に、α粒子は、半導体装置の接合を通過するときにイオン化放射を起こす可能性がある。イオン化放射は、メモリセル（たとえば従来の６トランジスタまたは６Ｔ−ＳＲＡＭといったスタティックランダムアクセスメモリ（ＳＲＡＭ）セル）といった、さまざまな半導体構造体の状態を変更または反転させる可能性がある。α粒子の一般的な粒子源は、ＩＣの組立、パッケージング、および／または実装に用いられるバンプ材料である。たとえば、コントロールド−コラプスチップコネクション（Controlled-Collapse Chip Connection；Ｃ４）パッケージ技術は、はんだ濡れ性を有するＩＣの金属端子に堆積されたはんだバンプ、および基板上のはんだ濡れ性電極のマッチングフットプリントとを利用する。はんだは、典型的には、重量比でほぼ９５％から９７％の鉛（Ｐｂ）を含み、残りは、スズ（Ｓｎ）でできているが、他の材料および材料のパーセンテージも使用される可能性がある。一般的に、バンプのために用いられる最も一般的な材料は、鉛または鉛合金である。当該技術においてよく知られているように、鉛はα粒子の粒子源である。はんだバンプからのα粒子は、ＩＣの相互接続層を貫通して下部の半導体構造体に達する可能性があり、半導体構造体では、上記のシングルイベントアップセットを潜在的に引起し得る。
ＩＣの典型的なパッドレイアウト（すなわち、はんだボールのためのはんだ濡れ性電極のレイアウト）において、下層の金属層は特定のパターンには従わない。すなわち、ＩＣの相互接続体は、複数の層における金属において同時に生じる大きなスペースを含み得る。この方式において、相互接続体を通じた縦方向のチャネルが存在し得て、α粒子がそこを通過して下部の半導体構造体へと貫通する可能性がある。
したがって、当該技術においては、上記の不利な点を克服する、集積回路（ＩＣ）における相互接続レイアウトのための方法および装置に対する必要性が存在する。
実施形態は、集積回路を設計する方法（たとえば、コンピュータで実現される方法）に関する。この実施の形態において、基板における集積回路の導電層を記述するレイアウトデータが、集積回路のための設計仕様データに従って生成され得る。導電層は、ボンディングパッドの最上層を含み得る。レイアウトデータにおける金属構造体は、ボンディングパッドの各々の下の閾値体積内の導電層の重畳した平面内の金属密度を最大化するために変更し得る。レイアウトデータの記述は、集積回路を製造するための１以上のマスクにおいて生成され得る。
この実施形態において、変更するステップは、ボンディングパッドの各々に対して、１以上の導電層上のビアを移動させて閾値体積内の導電層の重畳した平面内において連続した金属を作製するステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、閾値体積内の導電層内の別のビアの上または下に縦方向に積層された、導電層内の各々のビアを移動させるステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、ダミーの金属構造体を、閾値体積内の１以上の導電層の上に配置するステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、閾値体積内の１以上の導電層における金属構造体の間の間隔を最小化するステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、１以上の導電層上の金属構造体を移動または配置して、閾値体積内の１以上の導電層の重畳した平面内の非金属の穴を最小化するステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、閾値体積内の１以上の導電層上の金属構造体の寸法を調整するステップを備え得る。
別の実施形態は、集積回路を設計するための装置に関する。この実施形態において、装置は集積回路のための設計仕様データに従って、基板上の集積回路の導電層を記述するレイアウトデータを生成するための手段を含み得るが、導電層は、ボンディングパッドの最上層を含み得る。装置は、さらに、ボンディングパッドの各々の下の閾値体積内の、導電層の重畳した平面内の金属密度を最大化するために、レイアウトデータにおける金属構造体を変更するための手段を含み得るとともに、集積回路を製造するための１以上のマスクにレイアウトデータの記述を生成するための手段を含み得る。
この実施形態において、変更するための手段は、ボンディングパッドの各々に対して、１以上の導電層上のビアを移動させて閾値体積内の導電層の重畳した平面内において連続した金属を作製するための手段を含み得る。変更するための手段は、ボンディングパッドの各々に対して、閾値体積内の導電層内の別のビアの上または下に縦方向に積層された、導電層内の各々のビアを移動させるための手段を含み得る。変更するための手段は、ボンディングパッドの各々に対して、ダミーの金属構造体を、閾値体積内の１以上の導電層の上に配置するための手段を含み得る。変更するための手段は、ボンディングパッドの各々に対して、閾値体積内の１以上の導電層における金属構造体の間の間隔を最小化するための手段を含み得る。変更するための手段は、ボンディングパッドの各々に対して、１以上の導電層上の金属構造体を移動または配置して、閾値体積内の１以上の導電層の重畳した平面内の非金属の穴を最小化するための手段を含み得る。変更するための手段は、ボンディングパッドの各々に対して、閾値体積内の１以上の導電層上の金属構造体の寸法を調整するための手段を含み得る。
さらに別の実施形態は、記憶された命令を有するコンピュータ読取可能な媒体に関し、その命令はプロセッサによって実行されるときに、そのプロセッサに半導体集積回路を設計する方法を実行させる。この実施形態において、方法は、集積回路のための設計仕様データに従って、基板上の集積回路の導電層を記述するレイアウトデータを生成するステップを含み得るが、導電層は、ボンディングパッドの最上層を含み得る。方法は、さらに、ボンディングパッドの各々の下の閾値体積内の、導電層の重畳した平面内における金属密度を最大化するために、レイアウトデータにおける金属構造体を変更するステップと、集積回路を製造するための１以上のマスクにレイアウトデータの記述を生成するステップとを含み得る。
この実施形態において、変更するステップは、ボンディングパッドの各々に対して、１以上の導電層上のビアを移動させて閾値体積内の導電層の重畳した平面内において連続した金属を作製するステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、閾値体積内の導電層内の別のビアの上または下に縦方向に積層された、導電層内の各々のビアを移動させるステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、ダミーの金属構造体を、閾値体積内の１以上の導電層の上に配置するステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、閾値体積内の１以上の導電層における金属構造体の間の間隔を最小化するステップを備え得る。変更するステップは、ボンディングパッドの各々に対して、閾値体積内の１以上の導電層上の金属構造体の寸法を調整するステップを備え得る。
別の実施形態は、半導体装置に関し、半導体装置は、基板と、基板上の相互接続積層体とを含み得るが、相互接続積層体は複数のビアを含み得る。半導体装置は、さらに、相互接続積層体上の物質を備え、その材料はα粒子を生成し得る。複数のビアは、α粒子が通過して基板に到達可能な、縦方向のチャネルが存在しないように交互配列される。
この実施形態において、相互接続積層体は、さらに、基板上の第１の層と、第１の層上の複数のビアの第１のサブセットと、複数のビアの第１のサブセット上の第２の層と、第２の層上の複数のビアの第２のサブセットと、複数のビアの第２のサブセット上の第３の層とを含み得る。相互接続積層体は、さらに、第３の層上の複数のビアの第３のサブセットと、複数のビアの第３のサブセット上の第４の層と、第４の層上の複数のビアの第４のサブセットと、複数のビアの第４のサブセット上の第５の層と、第５の層上のボンディングパッドと、第１の層と、複数のビアの第１のサブセットと、第２の層と、複数のビアの第２のサブセットと、第３の層と、複数のビアの第３のサブセットと、第４の層と、複数のビアの第４のサブセットと、第５の層との間の誘電性材料とを含み得るが、その材料は、ボンディングパッド上にある。複数のビアの第１のサブセットと、複数のビアの第２のサブセットと、複数のビアの第３のサブセットと、複数のビアの第４のサブセットとは、α粒子が通過して基板に到達可能な、縦方向のチャネルが誘電性材料に存在しないように交互配列され得る。複数のビアの第１のサブセットと、複数のビアの第２のサブセットと、複数のビアの第３のサブセットと、複数のビアの第４のサブセットとは、複数のビアのいずれも複数のビアのうちの他のビアと縦方向に整列しないように交互配列され得る。材料は、はんだボールであり得る。
添付の図面は、１以上の局面に従う例示的実施形態を示す。しかしながら、添付の図面は、示された実施形態に本発明を制限するものと取るべきではなく、説明および理解のためのみのものである。
詳細な説明
集積回路（ＩＣ）における相互接続レイアウトのための方法および装置が説明される。いくつかの実施形態において、はんだバンプボンディングパッドと下部の半導体構造体との間のα粒子阻止材料の量が最大化するようにＩＣのレイアウトが作成される。ＩＣの相互接続体は、特定のパターンにおける金属のさまざまな層を含む。金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含み得る。そのような金属は、α粒子を阻止することができる。相互接続体のレイアウトを通じた金属導電体およびビアの特定の配置（たとえばボンディングパッドの下方）は、レイアウトおよびレイアウト検証ソフトウェアによって用いられるルールの確立を通じて、金属の量を最大化することができる。そのルールは、相互接続体における金属がより均一であり、α粒子が貫通することが可能な縦方向チャネルが、ほとんどない、あるいは全く存在しないことを確実にするように働く。α粒子がＩＣの活性半導体領域に到達することを阻止することによって、実施形態は、たとえばメモリセルにおけるシングルイベントアップセットのようなソフトエラーを有利に減少する。これらおよびさらなる局面が、続く図面を参照して理解可能である。
集積回路（ＩＣ）における相互接続レイアウトのための方法および装置が説明される。いくつかの実施形態において、はんだバンプボンディングパッドと下部の半導体構造体との間のα粒子阻止材料の量が最大化するようにＩＣのレイアウトが作成される。ＩＣの相互接続体は、特定のパターンにおける金属のさまざまな層を含む。金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含み得る。そのような金属は、α粒子を阻止することができる。相互接続体のレイアウトを通じた金属導電体およびビアの特定の配置（たとえばボンディングパッドの下方）は、レイアウトおよびレイアウト検証ソフトウェアによって用いられるルールの確立を通じて、金属の量を最大化することができる。そのルールは、相互接続体における金属がより均一であり、α粒子が貫通することが可能な縦方向チャネルが、ほとんどない、あるいは全く存在しないことを確実にするように働く。α粒子がＩＣの活性半導体領域に到達することを阻止することによって、実施形態は、たとえばメモリセルにおけるシングルイベントアップセットのようなソフトエラーを有利に減少する。これらおよびさらなる局面が、続く図面を参照して理解可能である。
図１は、１以上の局面に従う、本明細書において説明される処理を実現するのに適した例示的実施形態であるコンピュータ１００を図示するブロック図である。コンピュータ１００は、プロセッサ１０１と、メモリ１０３と、さまざまなサポート回路１０４と、Ｉ／Ｏインターフェイス１０２とを含む。プロセッサ１０１は、当該技術において知られている１以上のマイクロプロセッサを含み得る。プロセッサ１０１のためのサポート回路１０４は、従来のキャッシュ、電源、クロック回路、データレジスタ、Ｉ／Ｏインターフェイスなどを含む。Ｉ／Ｏインターフェイス１１２は、メモリ１０３に直接的に結合されるか、あるいはプロセッサ１０１を通じて結合され得る。Ｉ／Ｏインターフェイス１０２はさまざまな入力デバイス１１１（たとえばキーボード、マウスなど）および出力デバイス１１２（たとえば、ディスプレイ、プリンタなど）に結合される。
メモリ１０３は、プロセッサ１０１によって実行および／または使用され得る、プロセッサ実行可能な命令および／またはデータを格納し得る。これらのプロセッサ実行可能な命令は、ハードウェア、ファームウェア、ソフトウェアなど、あるいはそれらのいくつかの組合せを備え得る。メモリ１０３に格納されたプロセッサ実行可能な命令を有するモジュールは、集積回路（ＩＣ）設計システム１５０を含む。コンピュータ１００は、オペレーティングシステム１５４でプログラム可能であるが、そのオペレーティングシステム１５４は、当該技術において知られている任意の種類のオペレーティングシステムであり得る。オペレーティングシステム１５４の少なくとも一部は、メモリ１０３に配置され得る。メモリ１０３は、以下のランダムアクセスメモリ、読出専用メモリ、磁気抵抗性読出／書込メモリ、光学読出／書込メモリ、キャッシュメモリ、磁気読出／書込メモリなど、および、以下に説明されるコンピュータ読取可能な媒体のうちの１以上を含み得る。
１つの実施形態は、コンピュータシステムでの使用のためのプログラム製品として実現される。プログラム製品のプログラムは、実施形態の機能を定義するとともに、さまざまなコンピュータ読取可能な媒体において含まれ得るが、プログラムは、たとえば、（ｉ）書込不可能な記憶媒体（たとえば、ＣＤ−ＲＯＭドライブまたはＤＶＤドライブによって読出可能なＣＤ−ＲＯＭまたはＤＶＤ−ＲＯＭといった、コンピュータ内の読出専用メモリ装置）に永続的に記憶される情報、および（ii）書込可能な記憶媒体（たとえばディスクドライブ内のフロッピー（登録商標）ディスク、ハードディスクドライブ、読出／書込可能なＣＤ、または読出／書込可能なＤＶＤ）に記憶される変更可能な情報を含む。そのようなコンピュータ読取可能な媒体は、コンピュータ読取可能な命令を担持する場合に、１以上の実施形態を表わす。
図２は、１以上の局面に従う、ＩＣ設計システム１５０の例示的実施形態を図示するブロック図である。システム１５０は、設計仕様モジュール２０２と、レイアウトモジュール２０４と、レイアウト検証モジュール２０８と、マスク描画モジュール２１２とを含む。設計仕様モジュール２０２は、ＩＣ設計の１組の仕様を確立するとともに、その設計のトランジスタレベルおよび／またはゲートレベルの記述を生成するように構成される。仕様は、典型的には、設計の予想される機能を記述するとともに、たとえば最大許容遅延時間、セットアップおよびホールド時間、動作周波数、動作条件、シリコン領域の制限、電力消費の制限などといったさまざまなパラメータのための値を定義し得る。設計仕様モジュール２０２は、設計者が、個々の回路要素を記述し、配置し、接続して、ネットリストと称されるトランジスタレベルおよび／またはゲートレベルの記述を生成する、回路エディタまたは他の種類のエディタを提供し得る。
レイアウトモジュール２０４は、ネットリストに応答して、設計のためのレイアウトデータを生成する。レイアウトデータは、回路の実際の製造において用いられるためのマスク層と集積回路のための導電性の相互接続体とのジオメトリおよび相対的位置を記述する。レイアウトデータは、また、セルを含み、セルは、集積回路内の複数の組の特定の素子を定義する。セルは、典型的には、それぞれの素子の製造のために要求されるすべての層におけるすべての多角形を含む。セルは他のセル内に入れ子構造になり得るとともに、しばしば非常に複雑な配置となる。セルの構造は、階層を与える。レイアウトデータの多角形のための典型的なフォーマットは、ＧＤＳ ＩＩ（Graphic Design System II）またはＣＩＦ（Caltech Intermediate Format）である。
レイアウト検証モジュール２０８は、レイアウトモジュール２０４からのレイアウトデータを処理するように構成される。レイアウトモジュール２０４が一旦レイアウトを作製すると、レイアウト検証モジュール２０８は、そのレイアウトを検証する。検証は、ネットリストからレイアウトへの変換が適切に実行されていること、および、作製されたレイアウトがある幾何学的設計ルールに従うことを確実にすることを含む。そのようなレイアウト検証動作は、しばしば、レイアウト−回路比較（ＬＶＳ）およびデザインルールチェック（ＤＲＣ）動作と称される。レイアウト検証モジュール２０８がレイアウトデータにおけるエラーを検出した場合、レイアウトモジュール２０４は、レイアウトデータを変更してそのエラーを修正するために呼出され得る。いくつかの場合において、エラーは、設計仕様モジュール２０２が、設計を変更するために読出さなければならないというものである。マスク描画モジュール２１２は、ＩＣの製造のためのマスクにおけるレイアウトデータの記述を生成する。
レイアウトモジュール２０４は、マニュアルレイアウトを実行するためにユーザによって呼出され得る、あるいはネットリストから自動的にレイアウトを生成し得る、あるいはその両方の組合せを実行し得る。レイアウトモジュール２０４は、レイアウトを生成する（自動的に適用される、またはユーザへの通知を通じてのいずれか）ときに、さまざまなレイアウトルールを呼出し得る。いくつかの実施形態において、レイアウトモジュール２０４によって実現されるレイアウトルールは、はんだバンプが製造されるであろうボンディングパッドの下での金属の量を最大化するというルール（「α粒子軽減」ルール）を含む。α粒子軽減ルールは、α粒子を阻止するための金属がほとんどないかあるいは全く存在しない縦方向チャネルの形成を相互接続体を通じて阻止するように機能する。いくつかの実施形態において、ルールは、また、レイアウト検証モジュール２０８における要求として実現され得る。すなわち、レイアウト検証モジュール２０８は、他の知られているルールと組合せたα粒子軽減ルールを実行して、レイアウトを検証することができる。したがって、α粒子軽減サブモジュール２１４は、本明細書で記述されるα粒子軽減ルールおよび要求を呼出して実行するために、レイアウトモジュール２０４において、あるいはレイアウト検証モジュール２０８において、あるいはその両方において実現可能である。当業者は、α粒子軽減サブモジュール２１４が、また、レイアウトモジュール２０４およびレイアウト検証モジュール２０８に従うスタンドアローンモジュールとして実現され得るということが明らかであるだろう。
いくつかの実施形態において、α粒子軽減サブモジュール２１４は、以下のルールおよび／または要求、あるいはそれらの任意の組合せを実現可能である。
（１） １以上の相互接続層におけるビアを、製造技術によって許容される最大密度で満たすことができる。すなわち、ルール／要求は、ビアの重ね合わせによって、縦方向チャネルがほとんどあるいは全く残らないように、１以上の相互接続層にビアを配置可能である。
（２） ダミーメタル構造（たとえばフィル）を追加して、１以上の相互接続層における金属の間の間隔を、最小閾値（たとえば、技術によって許容されるように）に減少させることが可能である。
（３） 金属構造体の寸法（たとえば幅、長さ）を調整して、１以上の相互接続層における金属の間の間隔を、最小閾値に減少させることが可能である。
（４） ビアの「積層」、すなわち、１、２、あるいはそれより多い相互接続層でのビアの縦方向の配置を禁止する、むしろ（１）のように、ビア密度を最大化するために、ビアを、ある層と次の層とでオフセットすることができる。
相互接続層を通す、多くの可能な金属導電体／ビアレイアウトがあることが理解されるべきである。したがって、α粒子が半導体構造体へと貫通する可能性がある縦方向チャネルを減少させるあるいはなくすために、相互接続層を通じた金属密度が技術の制限の中で最大化されるように、さらなるルール／要求を生成することができる。
図３は、いくつかの実施形態に従う、ＩＣを設計する方法３００を図示するフロー図である。方法３００は、ＩＣ設計システム１５０によって実行され得る。たとえば、方法３００は、α粒子サブモジュール２１４を実現するために、レイアウトモジュール２０４によって、あるいはレイアウト検証モジュール２０６によって、あるいはその両方によって実行され得る。その代わりに、方法３００は、上記のように、別々のモジュールによって、あるいはレイアウトモジュール２０４および／またはレイアウト検証モジュール２０６の１以上の組合せにおいて実行され得る。
方法３００は、ステップ３０２において開始され、ステップ３０２において、ＩＣのための設計仕様を提供するネットリストデータが取得される。ステップ３０４において、基板におけるＩＣの導電層を記述するレイアウトデータが、ネットリストデータにおける設計仕様に従って生成される。ステップ３０６において、レイアウトデータにおける金属構造体が変更されて、各々のボンディングパッドの下の閾値体積（threshold volume）内の導電層の重畳した平面内における金属密度を最大化する。すなわち、金属構造体は、閾値体積と呼ばれる閾値体積領域内の各々のボンディングパッドの下に変更される。金属構造体は、導電層の１以上において変更されて、基板に延びる縦方向チャネルを最小化する。すなわち、すべての導電層が基板において重畳される（重畳した平面と呼ばれる）ならば、理想的には、金属の重ね合わせは、連続した金属シートをもたらす。重畳した平面における任意の非金属の穴が、導電層を通じて基板へと延びる縦方向チャネルの存在を示すであろう。すなわち、ステップ３０６において、重畳した平面内における金属密度を最大化するためにレイアウトが変更される。別の言葉で言えば、レイアウトデータは、重畳した平面における非金属の穴を最小化するために変更される。ステップ３０４およびステップ３０６は別々の連続するステップとして記述されているが、そのようなステップは、レイアウトデータの生成の間同時に実行され得るということが理解されるべきである。
ステップ３０６は、以下のような１以上のサブステップを含み得る。ステップ３０８において、１以上の導電層におけるビアが移動されて、各々のボンディングパッドの閾値体積内の導電層の重畳した平面内における連続した金属を作製する。すなわち、ビアは、相互接続体における縦方向チャネルを最小化する方式で互いにオフセットされ得る。ステップ３１０において、導電層内において別のビアの上方または下方に縦方向に積層されている導電層内の各々のビアが各々のボンディングパッドの閾値体積内で移動される。ビアを交互配置することによって、縦方向チャネルを最小化することができる。ステップ３１２において、ダミー金属構造体が、各々のボンディングパッドの閾値体積内において１以上の導電層に配置され得る。「ダミー金属構造体」は、ある層に形成される金属であるが、ＩＣの電気的な使用には用いられない。ダミー金属構造体は、選択的に配置され得て、縦方向チャネルをなくすかあるいは減少させる。ステップ３１４において、１以上の導電層における金属構造体の間の間隔が、各々のボンディングパッドの閾値体積内において最小化される。金属の間隔の最小化は、技術上の制限内において維持されなければならない。ステップ３１６において、金属構造体は、１以上の導電層に配置され得て、各々のボンディングパッドの閾値体積内の導電層の重畳した平面内における、非金属の穴を最小化する。重畳した平面における非金属の穴を最小化することは、その重畳した平面内において金属の密度を最大化することと同じ結果を達成するが、２つの動作は、アルゴリズム的に異なり得るとともに、その一方は、他方の特定のレイアウトよりも効率的であり得る。ステップ３１８において、１以上の導電層における金属構造体の寸法が、各々のボンディングパッドの閾値体積内において調整される。
図４は、例示的なレイアウト４００の断面図である。レイアウト４００は、基板４０２と相互接続体４０４とを含む。相互接続体４０４は、誘電性材料４１２によって分離される５つの層４０４−１〜４０４−５を含む。相互接続体４０４は、より多くの、あるいはより少ない導電層を含む可能性がある、たとえば、実際のＩＣは、かなり多くの層（たとえば１２あるいはそれよりも多い層）を有し得るということが理解されるべきである。ボンディングパッド４０６は、相互接続体４０４の最上層の導電層の一部として示される。ボンディングパッド４０６は、はんだボール４１０を支持するように構成される。レイアウト４００において示される相互接続体４０４の部分は、ボンディングパッド４０６に関連付けられた閾値体積として見なされ得る。すなわち、閾値体積内の金属構造体は、はんだボール４１０によって放出されるα粒子を阻止するために、導電層４０４−１〜４０４−５の重ね合わせにおける金属密度を最大化するために配置される。
特に、相互接続体４０４は、さらに、導電層４０４−１〜４０４−５のうちの異なる導電層と相互接続されるビア４０８を含む。この例において示されるように、どのビア４０８も他のビア４０８と縦方向に整列しないように、ビア４０８が交互配置される。ビア４０８を交互配置することによって、相互接続積層体４０４の誘電性材料４１２を介した、ボンディングパッド４０６と基板４０２との間の縦方向チャネルが存在しなくなる。すなわち、α粒子が容易に貫通可能な通り道が、ボンディングパッド４０６の閾値体積内にはなくなる。図４に示された相互接続体４０４の構成は、単なる例示的なものとして理解されるべきである。現実のレイアウトは、金属構造体の異なる、より複雑な構成を有し得るが、図４に示された原理は同じまま保たれる。すなわち、金属構造体は、α粒子が容易に貫通して基板に到達する、誘電体における縦方向チャネルを減少させる、あるいはなくすように配置可能である。
上記の説明は、１以上の局面に従う例示的実施形態を説明するものであり、１以上の局面に従う、別のおよびさらなる実施形態が、その範囲から逸脱することなく考え出されることが可能であり、それは、以下に続く、およびそれと等価な請求項によって決定される。ステップを記述する請求項は、ステップの任意の順番を含むものではない。商標は、それぞれの所有者の財産である。
図１は、１以上の局面に従う、本明細書において説明される処理を実現するのに適した例示的実施形態であるコンピュータ１００を図示するブロック図である。コンピュータ１００は、プロセッサ１０１と、メモリ１０３と、さまざまなサポート回路１０４と、Ｉ／Ｏインターフェイス１０２とを含む。プロセッサ１０１は、当該技術において知られている１以上のマイクロプロセッサを含み得る。プロセッサ１０１のためのサポート回路１０４は、従来のキャッシュ、電源、クロック回路、データレジスタ、Ｉ／Ｏインターフェイスなどを含む。Ｉ／Ｏインターフェイス１０２は、メモリ１０３に直接的に結合されるか、あるいはプロセッサ１０１を通じて結合され得る。Ｉ／Ｏインターフェイス１０２はさまざまな入力デバイス１１１（たとえばキーボード、マウスなど）および出力デバイス１１２（たとえば、ディスプレイ、プリンタなど）に結合される。
図３は、いくつかの実施形態に従う、ＩＣを設計する方法３００を図示するフロー図である。方法３００は、ＩＣ設計システム１５０によって実行され得る。たとえば、方法３００は、α粒子軽減サブモジュール２１４を実現するために、レイアウトモジュール２０４によって、あるいはレイアウト検証モジュール２０６によって、あるいはその両方によって実行され得る。その代わりに、方法３００は、上記のように、別々のモジュールによって、あるいはレイアウトモジュール２０４および／またはレイアウト検証モジュール２０６の１以上の組合せにおいて実行され得る。
Claims (13)
- 集積回路を設計する方法であって、
前記集積回路のための設計仕様データに従って、基板上の前記集積回路の導電層を記述するレイアウトデータを生成するステップを備え、前記導電層は、ボンディングパッドの最上層を含み、
前記ボンディングパッドの各々の下の閾値体積内の、前記導電層の重畳した平面内における金属密度を最大化するために、前記レイアウトデータにおける金属構造体を変更するステップと、
前記集積回路を製造するための１以上のマスクに前記レイアウトデータの記述を生成するステップとをさらに備える、方法。 - 前記変更するステップは、
前記ボンディングパッドの各々に対して、１以上の前記導電層上のビアを移動させて前記閾値体積内の前記導電層の前記重畳した平面内において連続した金属を作製するステップを備える、請求項１に記載の方法。 - 前記変更するステップは、
前記ボンディングパッドの各々に対して、前記閾値体積内の前記導電層内の別のビアの上または下に縦方向に積層された、前記導電層内の各々のビアを移動させるステップを備える、請求項１または２に記載の方法。 - 前記変更するステップは、
前記ボンディングパッドの各々に対して、ダミーの金属構造体を、前記閾値体積内の１以上の前記導電層の上に配置するステップを備える、請求項１に記載の方法。 - 前記変更するステップは、
前記ボンディングパッドの各々に対して、前記閾値体積内の１以上の前記導電層における金属構造体の間の間隔を最小化するステップを備える、請求項１から４のいずれか１項に記載の方法。 - 前記変更するステップは、
前記ボンディングパッドの各々に対して、１以上の前記導電層上の金属構造体を移動または配置して、前記閾値体積内の１以上の前記導電層の前記重畳した平面内の非金属の穴を最小化するステップを備える、請求項１から５のいずれか１項に記載の方法。 - 前記変更するステップは、
前記ボンディングパッドの各々に対して、前記閾値体積内の１以上の前記導電層上の金属構造体の寸法を調整するステップを備える、請求項１から６のいずれか１項に記載の方法。 - 半導体装置であって、
基板と、
前記基板上の相互接続積層体とを備え、前記相互接続積層体は複数のビアを含み、
前記相互接続積層体上の物質をさらに備え、前記物質はα粒子を生成し、
前記複数のビアは、前記α粒子が通過して前記基板に到達可能な、縦方向のチャネルが存在しないように交互配列される、半導体装置。 - 前記相互接続積層体は、さらに、
前記基板上の第１の層と、
前記第１の層上の前記複数のビアの第１のサブセットと、
前記複数のビアの前記第１のサブセット上の第２の層と、
前記第２の層上の前記複数のビアの第２のサブセットと、
前記複数のビアの前記第２のサブセット上の第３の層とを備える、請求項８に記載の半導体装置。 - 前記相互接続積層体は、さらに、
前記第３の層上の前記複数のビアの第３のサブセットと、
前記複数のビアの前記第３のサブセット上の第４の層と、
前記第４の層上の前記複数のビアの第４のサブセットと、
前記複数のビアの前記第４のサブセット上の第５の層と、
前記第５の層上のボンディングパッドと、
前記第１の層と、前記複数のビアの前記第１のサブセットと、前記第２の層と、前記複数のビアの前記第２のサブセットと、前記第３の層と、前記複数のビアの前記第３のサブセットと、前記第４の層と、前記複数のビアの前記第４のサブセットと、前記第５の層との間の誘電性材料とを備え、
前記材料は、前記ボンディングパッド上にある、請求項９に記載の半導体装置。 - 前記複数のビアの前記第１のサブセットと、前記複数のビアの前記第２のサブセットと、前記複数のビアの前記第３のサブセットと、前記複数のビアの前記第４のサブセットとは、前記α粒子が通過して前記基板に到達可能な、縦方向のチャネルが前記誘電性材料に存在しないように交互配列される、請求項１０に記載の半導体装置。
- 前記複数のビアの前記第１のサブセットと、前記複数のビアの前記第２のサブセットと、前記複数のビアの前記第３のサブセットと、前記複数のビアの前記第４のサブセットとは、前記複数のビアのいずれも、前記複数のビアのうちの他のビアと縦方向に整列しないように交互配列される、請求項１０に記載の半導体装置。
- 前記材料は、はんだボールである、請求項８から１２のいずれか１項に記載の半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/696,743 US8261229B2 (en) | 2010-01-29 | 2010-01-29 | Method and apparatus for interconnect layout in an integrated circuit |
| US12/696,743 | 2010-01-29 | ||
| PCT/US2010/061473 WO2011093961A2 (en) | 2010-01-29 | 2010-12-21 | Method and apparatus for interconnect layout in an integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013518435A true JP2013518435A (ja) | 2013-05-20 |
| JP5659244B2 JP5659244B2 (ja) | 2015-01-28 |
Family
ID=43735754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012551162A Active JP5659244B2 (ja) | 2010-01-29 | 2010-12-21 | 集積回路における相互接続レイアウトのための方法および装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8261229B2 (ja) |
| EP (1) | EP2529325B1 (ja) |
| JP (1) | JP5659244B2 (ja) |
| KR (1) | KR101383468B1 (ja) |
| CN (1) | CN102770867B (ja) |
| TW (1) | TWI432983B (ja) |
| WO (1) | WO2011093961A2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8987916B2 (en) * | 2011-11-28 | 2015-03-24 | Freescale Semiconductor, Inc. | Methods and apparatus to improve reliability of isolated vias |
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2010
- 2010-01-29 US US12/696,743 patent/US8261229B2/en active Active
- 2010-12-21 WO PCT/US2010/061473 patent/WO2011093961A2/en active Application Filing
- 2010-12-21 JP JP2012551162A patent/JP5659244B2/ja active Active
- 2010-12-21 KR KR1020127021350A patent/KR101383468B1/ko active IP Right Grant
- 2010-12-21 CN CN201080062519.2A patent/CN102770867B/zh active Active
- 2010-12-21 EP EP10800847.5A patent/EP2529325B1/en active Active
-
2011
- 2011-01-13 TW TW100101195A patent/TWI432983B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20110191729A1 (en) | 2011-08-04 |
| US8261229B2 (en) | 2012-09-04 |
| JP5659244B2 (ja) | 2015-01-28 |
| EP2529325B1 (en) | 2014-02-12 |
| KR20120112797A (ko) | 2012-10-11 |
| TW201214179A (en) | 2012-04-01 |
| CN102770867B (zh) | 2016-03-30 |
| KR101383468B1 (ko) | 2014-04-08 |
| EP2529325A2 (en) | 2012-12-05 |
| WO2011093961A3 (en) | 2011-11-17 |
| WO2011093961A2 (en) | 2011-08-04 |
| CN102770867A (zh) | 2012-11-07 |
| TWI432983B (zh) | 2014-04-01 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140116 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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