KR20180069629A - 반도체 장치 - Google Patents

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오세일
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김종혁
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Abstract

반도체 장치는 패드, 회로, 적어도 하나의 제 1 배선, 적어도 하나의 제 2 배선, 적어도 하나의 제 3 배선 및 패드 컨택을 포함할 수 있다. 상기 패드는 반도체 기판의 절연막 표면에 배치될 수 있다. 상기 회로는 상기 절연막 내에 배치되고, 상기 패드의 하부에 위치할 수 있다. 상기 제 1 배선은 상기 패드와 상기 회로 사이에 배치될 수 있다. 상기 제 2 배선은 상기 패드와 상기 제 1 배선 사이에 배치될 수 있다. 상기 제 3 배선은 상기 패드와 상기 제 2 배선 사이에 배치될 수 있다. 상기 패드 컨택은 상기 패드와 상기 회로를 직접 연결할 수 있다. 그러므로, 반도체 장치는 개선된 파워 인테그리티 및 신호 인테그리티를 가질 수가 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 보다 구체적으로, 본 발명은 DRAM 디바이스에 관한 것이다.
일반적으로, 반도체 장치는 절연막, 패드 및 배선을 포함할 수 있다. 절연막은 반도체 기판의 상부면에 형성될 수 있다. 패드는 절연막의 상부면에 배치될 수 있다. 배선은 절연막 내에 배치되어, 패드를 반도체 기판 내의 회로에 전기적으로 연결시킬 수 있다.
관련 기술들에 따르면, 패드의 하부에 위치한 절연막 내에 패드를 둘러싸는 링 패턴이 형성될 수 있다. 따라서, 배선은 링 패턴 내의 절연막 내에는 배치될 수 없다. 이로 인하여, 반도체 장치의 파워 인테그리티(power integrity) 및 신호 인테그리티(signal integrity)가 열화될 수 있다.
본 발명은 개선된 파워 인테그리티와 신호 인테그리티를 갖는 반도체 장치를 제공한다.
본 발명의 일 견지에 따른 반도체 장치는 패드, 회로, 적어도 하나의 제 1 배선, 적어도 하나의 제 2 배선, 적어도 하나의 제 3 배선 및 패드 컨택을 포함할 수 있다. 상기 패드는 반도체 기판의 절연막 표면에 배치될 수 있다. 상기 회로는 상기 절연막 내에 배치되고, 상기 패드의 하부에 위치할 수 있다. 상기 제 1 배선은 상기 패드와 상기 회로 사이에 배치될 수 있다. 상기 제 2 배선은 상기 패드와 상기 제 1 배선 사이에 배치될 수 있다. 상기 제 3 배선은 상기 패드와 상기 제 2 배선 사이에 배치될 수 있다. 상기 패드 컨택은 상기 패드와 상기 회로를 직접 연결할 수 있다.
본 발명의 다른 견지에 따른 반도체 장치는 패드, 회로, 복수개의 제 1 배선들, 복수개의 제 2 배선들, 복수개의 제 3 배선들 및 제 1 및 제 2 파워 서플라이들을 포함할 수 있다. 상기 패드는 반도체 기판의 절연막 표면에 배치될 수 있다. 상기 회로는 상기 절연막 내에 배치되고, 상기 패드의 하부에 위치할 수 있다. 상기 제 1 배선들은 상기 패드와 상기 회로 사이에 배치될 수 있다. 상기 제 2 배선들은 상기 패드와 상기 제 1 배선들 사이에 배치될 수 있다. 상기 제 3 배선들은 상기 패드와 상기 제 2 배선들 사이에 배치될 수 있다. 상기 제 1 및 제 2 파워 서플라이들은 상기 제 1 내지 제 3 배선들 중 적어도 하나의 인접한 배선들에 서로 다른 파워들을 제공하여 수평 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성할 수 있다.
상기된 본 발명에 따르면, 패드를 둘러싸는 링 패턴을 제거하여, 제 1 내지 제 3 배선들이 패드 하부의 절연막 내에 배치될 수 있다. 따라서, 반도체 장치의 크기를 줄일 수가 있다. 또한, 패드는 패드 컨택을 통해서 회로에 직접 연결될 수 있다. 아울러, 제 1 내지 제 3 배선들은 그 사이에 개재된 절연막을 이용해서 MIM 캐패시터를 형성할 수가 있다. 그러므로, 반도체 장치는 개선된 파워 인테그리티 및 신호 인테그리티를 가질 수가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 사시도이다.
도 2는 도 1의 II-II' 선을 따라 나타낸 단면도이다.
도 3은 도 2의 III-III' 선을 따라 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 나타낸 사시도이다.
도 5는 도 4의 V-V' 선을 따라 나타낸 단면도이다.
도 6은 도 5의 VI-VI' 선을 따라 나타낸 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 사시도이다.
도 8은 도 7의 VIII-VIII' 선을 따라 나타낸 단면도이다.
도 9는 도 8의 IX-IX' 선을 따라 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 사시도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 15는 도 14에 도시된 반도체 장치의 패드를 나타낸 평면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 17은 도 16에 도시된 반도체 장치의 패드를 나타낸 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 사시도이고, 도 2는 도 1의 II-II' 선을 따라 나타낸 단면도이며, 도 3은 도 2의 III-III' 선을 따라 나타낸 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 반도체 장치는 반도체 기판(110), 절연막(120), 패드(130), 회로(140), 제 1 배선(150)들, 제 2 배선(160)들, 제 3 배선(170)들, 패드 컨택(180), 제 1 내지 제 6 파워 서플라이(191, 192, 193, 194, 195, 196)들 및 도전성 범프(200)를 포함할 수 있다. 본 실시예의 반도체 장치는 DRAM 디바이스를 포함할 수 있다. 그러나, 본 실시예의 반도체 장치는 DRAM 이외에 다른 메모리 디바이스들을 포함할 수도 있다.
절연막(120)은 반도체 기판(110)의 상부면에 형성될 수 있다. 패드(130)는 절연막(120)의 상부면에 배치될 수 있다. 패드(130)는 금속을 포함할 수 있다. 패드(130)는 대략 직사각형의 형상을 가질 수 있다. 도전성 범프(200)는 패드(130) 상에 실장될 수 있다. 한편, 본 실시예의 반도체 장치는 패드(130)를 둘러싸는 링 패턴을 포함하지 않을 수 있다.
회로(140)는 절연막(120)의 내부에 배치될 수 있다. 회로(140)는 패드(130)의 하부에 위치할 수 있다.
제 1 배선(150)들은 회로(140)와 패드(130) 사이에 수평하게 배치될 수 있다. 제 1 배선(150)들은 패드(130)의 측면과 실질적으로 평행한 방향을 따라 연장될 수 있다. 제 1 배선(150)들은 금속을 포함할 수 있다. 본 실시예에서, 제 1 배선(150)들은 4개로 이루어질 수 있다. 그러나, 제 1 배선(150)들은 1개 내지 3개 또는 5개 이상으로 이루어질 수도 있다.
제 2 배선(160)들은 제 1 배선(150)들과 패드(130) 사이에 수평하게 배치될 수 있다. 제 2 배선(160)들은 제 1 배선(150)들의 연장 방향을 따라 연장될 수 있다. 제 2 배선(160)들은 금속을 포함할 수 있다. 본 실시예에서, 제 2 배선(160)들은 4개로 이루어질 수 있다. 그러나, 제 2 배선(160)들은 1개 내지 3개 또는 5개 이상으로 이루어질 수도 있다.
제 3 배선(170)들은 제 2 배선(160)들과 패드(130) 사이에 수평하게 배치될 수 있다. 제 3 배선(170)들은 제 1 배선(150)들의 연장 방향을 따라 연장될 수 있다. 제 3 배선(170)들은 금속을 포함할 수 있다. 본 실시예에서, 제 3 배선(170)들은 4개로 이루어질 수 있다. 그러나, 제 3 배선(170)들은 1개 내지 3개 또는 5개 이상으로 이루어질 수도 있다.
제 1 내지 제 3 배선(150, 160, 170)들은 파워 배선, 신호 배선, 접지 배선 등을 포함할 수 있다. 제 1 내지 제 3 배선(150, 160, 170)들은 절연막(120) 내에서 패드(130)를 지나서 연장될 수 있다. 제 1 내지 제 3 배선(150, 160, 170)들은 비아 컨택들을 매개로 패드(130)와 회로(140)에 전기적으로 연결될 수 있다.
패드 컨택(180)은 패드(130)를 회로(140)에 직접 연결시킬 수 있다. 따라서, 패드 컨택(180)은 패드(130)로부터 수직하게 아래로 연장되어 회로(140)까지 연장될 수 있다. 패드(130)가 패드 컨택(180)을 매개로 회로(140)에 직접 연결되므로, 파워 인테그리티 및/또는 신호 인테그리티가 향상될 수 있다.
제 1 파워 서플라이(191)는 제 1 금속 배선(150)들 중에서 첫 번째 금속 배선과 세 번째 금속 배선에 파워를 제공할 수 있다. 제 2 파워 서플라이(192)는 제 1 금속 배선(150)들 중에서 두 번째 금속 배선과 네 번째 금속 배선에 파워를 제공할 수 있다. 제 1 파워 서플라이(191)로부터 제공되는 파워는 제 2 파워 서플라이(191)로부터 제공되는 파워와 다를 수 있다. 예를 들어서, 제 1 파워 서플라이(191)로부터 제공되는 파워는 제 2 파워 서플라이(191)로부터 제공되는 파워보다 상대적으로 높을 수 있다. 따라서, 제 1 금속 배선(150)들 중에서 첫 번째 금속 배선과 두 번째 금속 배선 및 두 금속 배선들 사이에 위치한 절연막(120) 부분이 수평 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성할 수 있다.
제 3 파워 서플라이(193)는 제 2 금속 배선(160)들 중에서 첫 번째 금속 배선과 세 번째 금속 배선에 파워를 제공할 수 있다. 제 4 파워 서플라이(194)는 제 2 금속 배선(160)들 중에서 두 번째 금속 배선과 네 번째 금속 배선에 파워를 제공할 수 있다. 제 3 파워 서플라이(193)로부터 제공되는 파워는 제 4 파워 서플라이(194)로부터 제공되는 파워와 다를 수 있다. 예를 들어서, 제 3 파워 서플라이(193)로부터 제공되는 파워는 제 4 파워 서플라이(194)로부터 제공되는 파워보다 상대적으로 높을 수 있다. 따라서, 제 2 금속 배선(160)들 중에서 첫 번째 금속 배선과 두 번째 금속 배선 및 두 금속 배선들 사이에 위치한 절연막(120) 부분이 수평 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성할 수 있다.
또한, 제 1 파워 서플라이(191)로부터 제공된 파워는 제 3 파워 서플라이(193)로부터 제공된 파워와 다를 수 있다. 예를 들어서, 제 1 파워 서플라이(191)로부터 제공되는 파워는 제 3 파워 서플라이(193)로부터 제공되는 파워보다 상대적으로 높을 수 있다. 따라서, 제 1 금속 배선(150)들 중에서 첫 번째 금속 배선과 제 2 금속 배선(160)들 중에서 첫 번째 금속 배선 및 두 금속 배선들 사이에 위치한 절연막(120) 부분이 수직 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성할 수 있다.
제 5 파워 서플라이(195)는 제 3 금속 배선(170)들 중에서 첫 번째 금속 배선과 세 번째 금속 배선에 파워를 제공할 수 있다. 제 6 파워 서플라이(196)는 제 3 금속 배선(170)들 중에서 두 번째 금속 배선과 네 번째 금속 배선에 파워를 제공할 수 있다. 제 5 파워 서플라이(195)로부터 제공되는 파워는 제 6 파워 서플라이(196)로부터 제공되는 파워와 다를 수 있다. 예를 들어서, 제 5 파워 서플라이(195)로부터 제공되는 파워는 제 6 파워 서플라이(196)로부터 제공되는 파워보다 상대적으로 높을 수 있다. 따라서, 제 3 금속 배선(170)들 중에서 첫 번째 금속 배선과 두 번째 금속 배선 및 두 금속 배선들 사이에 위치한 절연막(120) 부분이 수평 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성할 수 있다.
또한, 제 3 파워 서플라이(193)로부터 제공된 파워는 제 5 파워 서플라이(195)로부터 제공된 파워와 다를 수 있다. 예를 들어서, 제 3 파워 서플라이(193)로부터 제공되는 파워는 제 5 파워 서플라이(195)로부터 제공되는 파워보다 상대적으로 높을 수 있다. 따라서, 제 2 금속 배선(160)들 중에서 첫 번째 금속 배선과 제 3 금속 배선(170)들 중에서 첫 번째 금속 배선 및 두 금속 배선들 사이에 위치한 절연막(120) 부분이 수직 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 나타낸 사시도이고, 도 5는 도 4의 V-V' 선을 따라 나타낸 단면도이며, 도 6은 도 5의 VI-VI' 선을 따라 나타낸 단면도이다.
본 실시예에 따른 반도체 장치는 제 2 배선을 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 4 내지 도 6을 참조하면, 제 2 배선(162)은 제 1 및 제 3 배선(150, 170)들의 연장 방향과 실질적으로 직교하는 방향을 따라 연장될 수 있다.
다른 실시예로서, 제 2 배선(162)은 제 1 및 제 3 배선(150, 170)들의 연장 방향과 예각을 이룰 수도 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 사시도이고, 도 8은 도 7의 VIII-VIII' 선을 따라 나타낸 단면도이며, 도 9는 도 8의 IX-IX' 선을 따라 나타낸 단면도이다.
본 실시예에 따른 반도체 장치는 제 3 배선을 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 7 내지 도 9를 참조하면, 제 3 배선(172)은 제 1 및 제 2 배선(150, 160)들의 연장 방향과 실질적으로 직교하는 방향을 따라 연장될 수 있다.
다른 실시예로서, 제 3 배선(172)은 제 1 및 제 2 배선(150, 160)들의 연장 방향과 예각을 이룰 수도 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
본 실시예에 따른 반도체 장치는 제 1 배선 컨택을 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 10을 참조하면, 제 1 배선 컨택(182)이 제 1 배선(150)을 회로(140)에 직접 연결시킬 수 있다. 따라서, 제 1 배선 컨택(182)은 제 1 배선(150)으로부터 아래를 향해 회로(140)까지 연장될 수 있다.
제 1 배선 컨택(182)은 도 4에 도시된 반도체 장치 또는 도 7에 도시된 반도체 장치에 적용될 수도 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
본 실시예에 따른 반도체 장치는 제 2 배선 컨택을 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 11을 참조하면, 제 2 배선 컨택(184)이 제 2 배선(160)을 회로(140)에 직접 연결시킬 수 있다. 따라서, 제 2 배선 컨택(184)은 제 2 배선(160)으로부터 아래를 향해 회로(140)까지 연장될 수 있다.
제 2 배선 컨택(184)은 도 4에 도시된 반도체 장치, 도 7에 도시된 반도체 장치 또는 도 10에 도시된 반도체 장치에 적용될 수도 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
본 실시예에 따른 반도체 장치는 제 3 배선 컨택을 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 12를 참조하면, 제 3 배선 컨택(186)이 제 3 배선(170)을 회로(140)에 직접 연결시킬 수 있다. 따라서, 제 3 배선 컨택(186)은 제 3 배선(170)으로부터 아래를 향해 회로(140)까지 연장될 수 있다.
제 3 배선 컨택(186)은 도 4에 도시된 반도체 장치, 도 7에 도시된 반도체 장치, 도 10에 도시된 반도체 장치 또는 도 11에 도시된 반도체 장치에 적용될 수도 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 사시도이다.
본 실시예에 따른 반도체 장치는 제 1 내지 제 3 배선들을 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 13을 참조하면, 제 1 내지 제 3 배선(154, 164, 174)들은 패드(130)의 대각선 방향을 따라 연장될 수 있다. 본 실시예에서, 제 1 내지 제 3 배선(154, 164, 174)들은 동일한 방향을 따라 연장될 수 있다. 다른 실시예로서, 제 1 내지 제 3 배선(154, 164, 174)들 중 적어도 하나는 나머지 배선들과 직교를 이룰 수도 있다.
제 1 내지 제 3 배선(154, 164, 174)들은 도 10 내지 도 12에 도시된 반도체 장치들에 적용될 수도 있다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이고, 도 15는 도 14에 도시된 반도체 장치를 나타낸 평면도이다.
본 실시예에 따른 반도체 장치는 패드를 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 14 및 도 15를 참조하면, 패드(132)는 복수개의 도트들을 포함할 수 있다. 도트형 패드(132)들은 종횡 일정 간격을 두고 배열될 수 있다. 따라서, 절연막(120)이 도트형 패드(132)들 사이를 통해 노출될 수 있다.
도전성 범프(200)는 도트형 패드(132)의 상부면, 측면들 및 노출된 절연막(120) 부분들과 접촉할 수 있다. 따라서, 도전성 범프(200)와 패드(132) 사이의 접촉 면적이 증가되어, 도전성 범프(200)의 고정력이 강화될 수 있다.
도트형 패드(132)는 도 4에 도시된 반도체 장치, 도 7에 도시된 반도체 장치, 도 10에 도시된 반도체 장치, 도 11에 도시된 반도체 장치, 도 12에 도시된 반도체 장치 또는 도 13에 도시된 반도체 장치에 적용될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타낸 단면도이고, 도 17은 도 16에 도시된 반도체 장치를 나타낸 평면도이다.
본 실시예에 따른 반도체 장치는 절연막을 제외하고는 도 1에 도시된 반도체 장치의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 16 및 도 17을 참조하면, 복수개의 에어 쿠션(122)들이 절연막(120) 내에 형성될 수 있다. 특히, 에어 쿠션(122)들은 패드(130)와 제 3 배선(170) 사이에 위치한 절연막(120) 부분에 형성될 수 있다.
도전성 범프(200)를 패드(130) 상에 실장하게 되면, 패드(130)가 에어 큐션(122) 내부를 향해 휘어질 수 있다. 따라서, 도전성 범프(200)와 패드(130) 사이의 접촉 면적이 증가되어, 도전성 범프(200)의 고정력이 강화될 수 있다.
에어 쿠션(122)은 도 4에 도시된 반도체 장치, 도 7에 도시된 반도체 장치, 도 10에 도시된 반도체 장치, 도 11에 도시된 반도체 장치, 도 12에 도시된 반도체 장치 또는 도 13에 도시된 반도체 장치에 적용될 수 있다.
상기된 본 실시예들에 따르면, 패드를 둘러싸는 링 패턴을 제거하여, 제 1 내지 제 3 배선들이 패드 하부의 절연막 내에 배치될 수 있다. 따라서, 반도체 장치의 크기를 줄일 수가 있다. 또한, 패드는 패드 컨택을 통해서 회로에 직접 연결될 수 있다. 아울러, 제 1 내지 제 3 배선들은 그 사이에 개재된 절연막을 이용해서 MIM 캐패시터를 형성할 수가 있다. 그러므로, 반도체 장치는 개선된 파워 인테그리티 및 신호 인테그리티를 가질 수가 있다
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 반도체 기판 120 ; 절연막
122 ; 에어 큐션 130 ; 패드
132 ; 도트형 패드 140 ; 회로
150 ; 제 1 배선 160 ; 제 2 배선
170 ; 제 3 배선 180 ; 패드 컨택
182 ; 제 1 배선 컨택 184 ; 제 2 배선 컨택
186 ; 제 3 배선 컨택 200 ; 도전성 범프
191, 192, 193, 194, 195, 196 ; 제 1 내지 제 6 파워 서플라이

Claims (10)

  1. 반도체 기판의 절연막 표면에 배치된 패드;
    상기 절연막 내에 배치되고, 상기 패드의 하부에 위치하는 회로;
    상기 패드와 상기 회로 사이에 배치된 적어도 하나의 제 1 배선;
    상기 패드와 상기 제 1 배선 사이에 배치된 적어도 하나의 제 2 배선;
    상기 패드와 상기 제 2 배선 사이에 배치된 적어도 하나의 제 3 배선; 및
    상기 패드와 상기 회로를 직접 연결하는 패드 컨택을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 내지 제 3 배선들은 동일한 방향을 따라 연장된 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 배선과 제 3 배선은 동일한 방향을 따라 연장되고, 상기 제 2 배선은 상기 제 1 및 제 3 배선들의 연장 방향과 직교하는 방향을 따라 연장된 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 1 배선과 제 2 배선은 동일한 방향을 따라 연장되고, 상기 제 3 배선은 상기 제 1 및 제 2 배선들의 연장 방향과 직교하는 방향을 따라 연장된 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 1 내지 제 3 배선들 중 적어도 하나를 상기 회로에 직접 연결하는 배선 컨택을 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제 1 내지 제 3 배선들 각각은 복수개로 이루어지고, 상기 제 1 내지 제 3 배선들 중 적어도 하나의 인접한 배선들에 서로 다른 파워들이 연결되어 수평 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 제 1 배선과 상기 제 2 배선 및 상기 제 2 배선과 제 3 배선 중 적어도 하나에 서로 다른 파워들이 연결되어 수직 메탈-인슐레이터-메탈(Metal-Insulator-Metal :MIM) 캐패시터를 형성하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 패드는 복수개의 도트(dot)들이 배열된 구조를 갖는 반도체 장치.
  9. 제 1 항에 있어서, 상기 패드와 상기 제 3 배선들 사이에 위치한 상기 절연막 부분에 에어 쿠션(air cushion)이 형성된 반도체 장치.
  10. 제 1 항에 있어서, 상기 반도체 장치는 DRAM 디바이스를 포함하는 반도체 장치.
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