JP2002270771A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002270771A
JP2002270771A JP2001066123A JP2001066123A JP2002270771A JP 2002270771 A JP2002270771 A JP 2002270771A JP 2001066123 A JP2001066123 A JP 2001066123A JP 2001066123 A JP2001066123 A JP 2001066123A JP 2002270771 A JP2002270771 A JP 2002270771A
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power supply
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Kazuhisa Suzuki
和久 鈴木
Toshiro Takahashi
敏郎 高橋
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Hitachi Ltd
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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  • Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 ノイズに対して電源電圧を安定させることの
できる技術を提供する。 【解決手段】 最上層配線（ｎ層）および最上層配線よ
りも一層下の配線（（ｎ−１）層）のどちらか一方を高
電圧電源ＶDDに接続し、他方を低電圧電源ＶSSに接続
し、さらに、これら２層の配線間に相対的に比誘電率の
大きい絶縁材料を薄く形成することにより、ｎ層目の配
線と（ｎ−１）層目の配線とを電極とした電源安定化用
の容量セルを構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、動作電源の安定化を必要とする半導
体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＡＳＩＣ（application specific integ
rated circuit : 特定用途向き集積回路）では、主に自
動化処理を指向したＬＳＩ（large scale integrated c
ircuit）構成方式が採用されている。この方式は、あら
かじめ決められた一定の規格の範囲内でレイアウトが行
われており、コンピュータでの設計を可能とするために
設けられた制限の内容に応じて、たとえばスタンダード
セル方式またはゲートアレイ方式などのいくつかの方式
が提案されている。
【０００３】
【発明が解決しようとする課題】ところで、ＡＳＩＣを
有する半導体装置では、スイッチングによる過度電流が
流れることで過度電流×抵抗（ＩＲ）のドロップが生
じ、これがノイズとなって電源が揺れる現象が起きるこ
とがある。しかし、通常は電源に対して容量を挿入する
ことで、ノイズに対する電源の追従を遅くして電源の安
定化が図られている。
【０００４】本発明者が検討したスタンダードセル方式
の半導体装置では、ＬＳＩチップ内の所定の領域に容量
セルを配置することで、また、ゲートアレイ方式の半導
体装置では、ゲートアレイ領域に敷き詰められたＭＩＳ
（metal insulator semiconductor）トランジスタのう
ち、未使用のＭＩＳトランジスタを用い、そのゲート絶
縁膜を容量絶縁材料とした容量セルを用いることで、ノ
イズに対する安定動作を確保している。
【０００５】しかしながら、本発明者が検討したとこ
ろ、半導体装置の高集積化および高周波数動作が進むに
つれて電源電圧の揺らぎが大きくなり、ＬＳＩチップ内
に前記容量セルを作り込むだけでは、ノイズに対する安
定動作の確保が難しいことが明らかとなった。
【０００６】本発明の目的は、半導体装置において、ノ
イズに対して電源電圧を安定させることのできる技術を
提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明は、ｎ層目の配線および（ｎ−１）
層目の配線のどちらか一方を高電圧電源に接続し、他方
を低電圧電源に接続し、さらに、これら２層の配線間に
相対的に比誘電率の高い絶縁材料を形成することによ
り、ｎ層目の配線と（ｎ−１）層目の配線とを電極とし
た容量セルを形成するものである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１１】（実施の形態１）図１は、本発明の一実施
の形態である電源間の容量形成方式を示した模式図であ
る。
【００１２】半導体素子（図示せず）が形成された半導
体基板１上には、多層構造の配線が形成されており、ｎ
層目の配線および（ｎ−１）層目の配線のどちらか一方
の全面が高電圧電源ＶDDに接続され、他方の全面が低電
圧電源ＶSSに接続されている。さらに、これら２層の配
線間に相対的に比誘電率の高い絶縁材料が相対的に薄く
形成されており、ｎ層目の配線と（ｎ−１）層目の配線
とを電極とした電源安定化用の容量セルが形成されてい
る。
【００１３】図２は、本実施の形態１である最上層配線
と最上層配線よりも１層下の配線とを電極とした電源安
定化用の容量セルの一例を示す図であり、ＣＣＢ（cont
rolled collapse bonding）方式を採用したパッケージ
に搭載される半導体チップ上の容量セルを示している。
図２（ａ）は、半導体チップの上面図、図２（ｂ）は、
同図（ａ）のＡ−Ａ′線における多層配線の要部断面
図、図２（ｃ）は、同図（ａ）のＢ−Ｂ′線における多
層配線の要部断面図、図２（ｄ）は、同図（ａ）のＣ−
Ｃ′線における多層配線の要部断面図である。ここで
は、７層構造の多層配線とし、６層目の配線（以下、第
６層配線と称す）と７層目の配線（以下、第７層配線と
称す）とを電源専用層に用い、第６層配線を低電圧電源
ＶSS用の配線、第７層配線を高電圧電源ＶDD用の配線と
している。
【００１４】第６層配線Ｍ６を一方の電極とし、第７層
配線Ｍ７を他方の電極とし、第６層配線Ｍ６と第７層配
線Ｍ７との間の絶縁膜２ａを容量絶縁材料とした動作電
源安定化用の容量セルＣ1が構成されている。
【００１５】第６層配線Ｍ６には、５層目の配線（以
下、第５層配線と称す）Ｍ５以下の下層の配線へ高電圧
電源ＶDDを供給するためおよび信号電圧電源を供給する
ための開孔部３が形成されている。また、第７層配線Ｍ
７には、第６層配線Ｍ６へ低電圧電源ＶSSを供給するた
め、および第５層配線Ｍ５以下の下層の配線へ信号電圧
電源ＶSIGを供給するための開孔部４が形成されてい
る。
【００１６】第６層配線Ｍ６と第７層配線Ｍ７との間に
形成された上記絶縁膜２ａは、相対的に大きい容量を得
るために、比誘電率が相対的に高い絶縁材料、たとえば
酸化タンタル（ε≒２０）、窒化シリコン（ε≒７）な
どで構成される。一方、第５層配線Ｍ５と第６層配線Ｍ
６との間には、相対的に小さい容量を得るために、比誘
電率が相対的に低い絶縁膜２ｂ、たとえば酸化シリコン
（ε≒４.３）などが厚く形成されており、配線間容量
の低減によって信号遅延の増加を防いでいる。
【００１７】図３は、前記図２に示した電源安定化用の
容量セルを有する半導体チップをＣＣＢ方式を採用した
パッケージに搭載した場合のパッケージの要部断面図で
ある。
【００１８】パッケージ基板５のチップ搭載面上に電極
パッド６およびＣＣＢバンプ７を介在してフェースダウ
ン方式で半導体チップ８が実装されおり、この半導体チ
ップ８は封止用キャップ９で封止され、パッケージ基板
５および封止用キャップ９で形成されたキャビティ１０
内に機密されている。半導体チップ８は熱伝導材１１を
介在して封止用キャップ９と接続されており、封止用キ
ャップ９はパッケージ基板５のチップ搭載面の封止部に
封止材１２を介在して固着されている。さらに、パッケ
ージ基板５の裏面側にリードピン１３が設けられてい
る。
【００１９】次に、前記図２に示した電源安定化用の容
量セルの製造方法を図４〜図１６に示した半導体基板の
要部断面図を用いて工程順に説明する。なお、半導体基
板の主面上に形成される半導体素子としてＣＭＯＳ（co
mplementary metal oxide semiconductor）デバイスを
例示し、また、多層配線のうち２層目の配線（以下、第
２層配線と称す）〜４層目の配線（以下、第４層配線と
称す）については、その説明を省略し、第６層配線と第
７層配線とを用いて電源安定化用の容量セルの製造方法
を詳細に説明する。
【００２０】まず、図４に示すように、たとえばｐ-型
の単結晶シリコンからなる半導体基板２１を用意し、半
導体基板２１の主面に素子分離領域を２２を形成する。
次に、パターニングされたフォトレジスト膜をマスクと
して不純物をイオン注入し、ｐウェル２３およびｎウェ
ル２４を形成する。ｐウェル２３にはｐ型の導電型を示
す不純物、たとえばボロン（Ｂ）をイオン注入し、ｎウ
ェル２４にはｎ型の導電型を示す不純物、たとえばリン
（Ｐ）をイオン注入する。この後、各ウェル領域にＭＩ
ＳＦＥＴ（MIS field effect transistor）のしきい値
を制御するための不純物をイオン注入してもよい。
【００２１】次に、ゲート絶縁膜２５となる酸化シリコ
ン膜、ゲート電極２６となる多結晶シリコン膜およびキ
ャップ絶縁膜２７となる酸化シリコン膜を順次堆積して
積層膜を形成し、パターニングされたフォトレジスト膜
をマスクとして前記積層膜をエッチングする。これによ
り、ゲート絶縁膜２５、ゲート電極２６およびキャップ
絶縁膜２７を形成する。
【００２２】次に、半導体基板２１上に、たとえばＣＶ
Ｄ（chemical vapor deposition）法で酸化シリコン膜
を堆積した後、この酸化シリコン膜を異方性エッチング
することにより、ゲート電極２６の側壁にサイドウォー
ルスペーサ２８を形成する。その後、ｐウェル２３にｎ
型不純物（たとえばリン、ヒ素（Ａｓ））をイオン注入
し、ｐウェル２３上のゲート電極２６の両側にｎ型半導
体領域２９を形成する。ｎ型半導体領域２９は、ｎチャ
ネルＭＩＳＦＥＴのソース、ドレインとして機能する。
同様に、ｎウェル２４にｐ型不純物（たとえばフッ化ボ
ロン（ＢＦ2））をイオン注入し、ｎウェル２４上のゲ
ート電極２６の両側にｐ型半導体領域３０を形成する。
ｐ型半導体領域３０は、ｐチャネルＭＩＳＦＥＴのソー
ス、ドレインとして機能する。
【００２３】次に、半導体基板２１上に絶縁膜３１、た
とえば酸化シリコン膜を堆積した後、たとえばＣＭＰ
（chemical mechanical polishing）法で研磨すること
により、絶縁膜３１の表面を平坦化する。次いでパター
ニングされたフォトレジスト膜をマスクとしたエッチン
グによって絶縁膜３１に接続孔３２を形成する。この接
続孔３２は、ｎ型半導体領域２９またはｐ型半導体領域
３０上などの必要部分に形成する。
【００２４】次に、接続孔３２の内部を含む半導体基板
２１の全面に窒化チタン（ＴｉＮ）膜を形成し、さらに
接続孔３２を埋め込むタングステン（Ｗ）膜を形成す
る。その後、接続孔３２以外の領域の窒化チタン膜およ
びタングステン膜を、たとえばＣＭＰ法により除去して
接続孔３２の内部にプラグ３３を形成する。続いて、半
導体基板２１上に、たとえばタングステン膜を形成し、
さらにパターニングされたフォトレジスト膜をマスクと
したエッチングによってタングステン膜を加工して１層
目の配線（以下、第１層配線と称す）Ｍ１を形成する。
【００２５】その後、第１層配線Ｍ１の上層に第２層配
線〜第４層配線を形成するが、その図示および説明は省
略する。さらに、第４層配線を覆う絶縁膜３４、たとえ
ば酸化シリコン膜を堆積した後、たとえばＣＭＰ法で研
磨することにより、絶縁膜３４の表面を平坦化する。次
いで、図示はしないが、パターニングされたフォトレジ
スト膜をマスクとしたエッチングによって絶縁膜３４の
所定の領域に接続孔を形成し、さらにこの接続孔の内部
に前記プラグ３３と同様の方法でプラグを形成する。そ
の後、半導体基板２１上に金属膜、たとえばアルミニウ
ム（Ａｌ）膜を形成し、さらにパターニングされたフォ
トレジスト膜をマスクとしたエッチングによって上記金
属膜を加工して第５層配線Ｍ５を形成する。第５層配線
Ｍ５の膜厚は、たとえば０.５μｍ程度とすることがで
きる。
【００２６】次に、半導体基板２１上に比誘電率が相対
的に低い絶縁膜３５を堆積する。絶縁膜３５は、たとえ
ば酸化シリコン膜からなり、その膜厚は、たとえば０.
５〜１μｍ程度とすることができる。上記酸化シリコン
膜は、たとえばＴＥＯＳ（tetra ethyl ortho silicate
: Ｓｉ(ＯＣ2Ｈ5)）とオゾン（Ｏ3）とをソースガスに
用いたプラズマＣＶＤ法で形成されたＴＥＯＳ酸化膜で
構成される。
【００２７】この後、図５に示すように、パターニング
されたフォトレジスト膜３６をマスクとして絶縁膜３５
をエッチングすることにより、第５層配線Ｍ５に達する
接続孔３７を形成する。なお、図５を用いて説明した工
程から後は、半導体基板２１上に形成されたＣＭＯＳデ
バイスは省略し、第５層配線Ｍ５以上の上層の配線を記
載する。
【００２８】上記フォトレジスト膜３６を除去した後、
接続孔３７の内部を含む半導体基板２１の全面に窒化チ
タン膜を形成し、さらに接続孔３７を埋め込むタングス
テン膜を形成する。その後、図６に示すように、接続孔
３７以外の領域の窒化チタン膜およびタングステン膜
を、たとえばＣＭＰ法により除去して接続孔３７の内部
にプラグ３８を形成する。
【００２９】次に、半導体基板２１上に金属膜、たとえ
ばアルミニウム膜を堆積して、第６層配線Ｍ６を形成す
る。第６層配線Ｍ６の膜厚は、たとえば１〜２μｍ程度
とすることができる。この第６層配線Ｍ６には低電圧電
源ＶSSが接続されて、電源安定化用の容量セルＣ1の一
方の電極を構成する。
【００３０】次に、図７に示すように、パターニングさ
れたフォトレジスト膜３９をマスクとして第６層配線Ｍ
６をエッチングすることにより、第６層配線Ｍ６に開孔
部４０を形成する。
【００３１】上記フォトレジスト膜３９を除去した後、
図８に示すように、半導体基板２１上に比誘電率が相対
的に高い絶縁膜４１を堆積する。絶縁膜４１は、たとえ
ばＣＶＤ法で形成された酸化タンタル膜からなり、その
膜厚は、たとえば１０ｎｍ程度とすることができる。こ
の絶縁膜４１は、電源安定化用の容量セルＣ1の容量絶
縁材料を構成する。
【００３２】この後、図９に示すように、パターニング
されたフォトレジスト膜４２をマスクとして絶縁膜４１
をエッチングすることにより、絶縁膜４１に開孔部４３
を設けて、第５層配線Ｍ５上のプラグ３８の一部および
第６層配線Ｍ６の一部を露出させる。
【００３３】上記フォトレジスト膜４２を除去した後、
図１０に示すように、開孔部４０の内部に、たとえば前
記プラグ３８と同様の方法でプラグ４４を形成する。次
に、半導体基板２１上に金属膜、たとえばアルミニウム
膜を堆積して、第７層配線Ｍ７を形成する。第７層配線
Ｍ７の膜厚は、たとえば１〜２μｍ程度とすることがで
きる。この第７層配線Ｍ７には高電圧電源ＶDDが接続さ
れて、電源安定化用の容量セルＣ1の他方の電極を構成
する。
【００３４】次に、図１１に示すように、パターニング
されたフォトレジスト膜４５をマスクとして第７層配線
Ｍ７をエッチングすることにより、第７層配線Ｍ７に開
孔部４６を形成する。
【００３５】上記フォトレジスト膜４５を除去した後、
図１２に示すように、半導体基板２１上に保護膜４７を
堆積する。保護膜４７は、たとえば酸化シリコン膜から
なり、その膜厚は、たとえば２〜３μｍ程度とすること
ができる。
【００３６】次に、図１３に示すように、パターニング
されたフォトレジスト膜４８をマスクとして保護膜４７
をエッチングすることにより、第７層配線Ｍ７に達する
接続孔４９ａ、第６層配線Ｍ６に達する接続孔４９ｂお
よびプラグ４４に達する接続孔４９ｃを形成する。
【００３７】上記フォトレジスト膜４８を除去した後、
図１４に示すように、半導体基板２１の全面に半田５０
を形成する。半田５０の膜厚は、たとえば基板平面上で
１００〜２００μｍ程度とすることができる。次いで、
図１５に示すように、パターニングされたフォトレジス
ト膜５１をマスクとして半田５０をエッチングした後、
上記フォトレジスト膜５１を除去し、続いて半導体基板
２１に３５０℃程度の温度で熱処理を施す。これによ
り、図１６に示すように、第５層配線Ｍ５、第６層配線
Ｍ６または第７層配線Ｍ７に接続する上記半田５０から
なる球冠上のＣＣＢバンプ５２ａ，５２ｂ，５２ｃが形
成される。
【００３８】ＣＣＢバンプ５２ａを介して供給される高
電圧電源ＶDDは、まず容量セルＣ1の一方の電極を構成
する第７層配線Ｍ７に供給され、さらに第６層配線Ｍ６
に設けられた開孔部４０および絶縁膜３５に設けられた
接続孔３７を通して第５層配線Ｍ５へ供給される。ま
た、ＣＣＢバンプ５２ｂを介して供給される低電圧電源
ＶSSは、まず第７層配線Ｍ７に設けられた開孔部４６を
通して容量セルＣ1の他方の電極を構成する第６層配線
Ｍ６に供給され、さらに絶縁膜３５に設けられた接続孔
３７を通して第５層配線Ｍ５へ供給される。また、ＣＣ
Ｂバンプ５２ｃを介して供給される信号電圧電源ＶSIG
は、第７層配線Ｍ７に設けられた開孔部４６、第６層配
線Ｍ６に設けられた開孔部４０および絶縁膜３５に設け
られた接続孔３７を通して第５層配線Ｍ５へ供給され
る。
【００３９】なお、本実施の形態１では、第５層配線Ｍ
５を覆う絶縁膜３５に酸化シリコン膜を例示したが、た
とえばＨＳＧ（hydrogen silsesquioxane）系材料など
の低誘電材料（ε＜４）を用いることができ、配線間容
量をさらに低減することができる。
【００４０】また、本実施の形態１では、第６層配線を
低電圧電源ＶSS用の配線、第７層配線を高電圧電源ＶDD
用の配線としたが、第６層配線を高電圧電源ＶDD用の配
線、第７層配線を低電圧電源ＶSS用の配線としてもよ
い。
【００４１】このように、本実施の形態１によれば、電
源専用の２層の配線（第６層配線Ｍ６と第７層配線Ｍ
７）を電極とし、これらの間に比誘電率が相対的に高い
絶縁材料を相対的に薄く設けることにより、低電圧電源
ＶSSと高電圧電源ＶDDとの間に相対的に大きい寄生容量
を付加することができる。さらに、この容量は半導体チ
ップ全体に均等に配置されるので、半導体チップ内に発
生する局所的なノイズが低減できる。これにより、ノイ
ズに対して電源電圧を安定させることができる。
【００４２】（実施の形態２）図１７は、本実施の形態
２である最上層配線と最上層配線よりも一層下の配線と
を電極とした電源安定化用の容量セルの一例を示す図で
あり、ボンディングパッド方式を採用したパッケージに
搭載される半導体チップ上の容量セルを示している。図
１７（ａ）は、半導体チップの上面図、図１７（ｂ）
は、同図（ａ）のＤ−Ｄ′線における多層配線の要部断
面図である。ここでは、７層構造の多層配線とし、第６
層配線および第７層配線を電源専用層に用い、第６層配
線を低電圧電源ＶSS用の配線、第７層配線を高電圧電源
ＶDD用の配線としている。図中、相対的に濃い網掛けの
ハッチングは第６層配線を示し、相対的に薄い網掛けの
ハッチングは第７層配線を示す。
【００４３】前記実施の形態１に示した容量セルＣ1と
同様に、第６層配線Ｍ６を一方の電極とし、第７層配線
Ｍ７を他方の電極とし、第６層配線Ｍ６と第７層配線Ｍ
７との間の絶縁膜２ａを容量絶縁材料とした動作電源安
定化用の容量セルＣ2が構成されている。
【００４４】しかし、ボンディングパッド方式の場合
は、電源線および信号線は、共に半導体回路の外部から
供給されるので、第７層配線Ｍ７には、第６層配線Ｍ６
に低電圧電源ＶSSを供給するため、および第５層配線Ｍ
５以下の下層の配線へ信号電圧電源ＶSIGを供給するた
めの開孔部が必要とされない。さらに、第６層配線Ｍ６
には、第５層配線Ｍ５以下の下層の配線へ高電圧電源Ｖ
DDを供給するための開孔部３のみが形成されている。そ
の他の構成は、前記実施の形態に示した容量セルＣ1と
ほぼ同様である。
【００４５】次に、前記図１７に示した電源安定化用の
容量セルの製造方法を図１８〜図２４に示した半導体基
板の要部断面図を用いて工程順に説明する。
【００４６】まず、前記実施の形態１と同様の方法でＣ
ＭＯＳデバイス（図示せず）を形成し、続いて第１層配
線〜第５層配線を形成する。ここまでの工程は、前記実
施の形態１の図４を用いて説明した工程と同じである。
【００４７】次に、図１８に示すように、半導体基板２
１上に比誘電率が相対的に低い絶縁膜５３を堆積する。
絶縁膜５３は、たとえば酸化シリコン膜からなり、その
膜厚は、たとえば０.５〜１μｍ程度とすることができ
る。この後、図１９に示すように、パターニングされた
フォトレジスト膜５４をマスクとして絶縁膜５３をエッ
チングすることにより、第５層配線Ｍ５に達する接続孔
５５を形成する。
【００４８】上記フォトレジスト膜５４を除去した後、
接続孔５５の内部を含む半導体基板２１の全面に窒化チ
タン膜を形成し、さらに接続孔５５を埋め込むタングス
テン膜を形成する。その後、図２０に示すように、接続
孔５５以外の領域の窒化チタン膜およびタングステン膜
を、たとえばＣＭＰ法により除去して接続孔５５の内部
にプラグ５６を形成する。続いて、半導体基板２１上に
金属膜、たとえばアルミニウム膜を堆積して、第６層配
線Ｍ６を形成する。この第６層配線Ｍ６には低電圧電源
ＶSSが接続されて、電源安定化用の容量セルＣ2の一方
の電極を構成する。
【００４９】次に、図２１に示すように、パターニング
されたフォトレジスト膜５７をマスクとして第６層配線
Ｍ６をエッチングすることにより、第６層配線Ｍ６に開
孔部５８を形成する。
【００５０】上記フォトレジスト膜５７を除去した後、
図２２に示すように、半導体基板２１上に比誘電率が相
対的に高い絶縁膜５９を堆積する。絶縁膜５９は、たと
えばＣＶＤ法で形成された酸化タンタル膜からなり、そ
の膜厚は、たとえば１０ｎｍ程度とすることができる。
この絶縁膜５９は、電源安定化用の容量セルＣ2の容量
絶縁材料を構成する。
【００５１】この後、図２３に示すように、パターニン
グされたフォトレジスト膜６０をマスクとして絶縁膜５
９をエッチングすることにより、絶縁膜５９に開孔部６
１を設けて、第５層配線Ｍ５上のプラグ５６の一部を露
出させる。
【００５２】上記フォトレジスト膜６０を除去した後、
図２４に示すように、開孔部５８の内部に、たとえば前
記プラグ５６と同様の方法でプラグ６２を形成する。次
に、半導体基板２１上に金属膜、たとえばアルミニウム
膜を堆積して、第７層配線Ｍ７を形成する。この第７層
配線Ｍ７には高電圧電源ＶDDが接続されて、電源安定化
用の容量セルＣ2の他方の電極を構成する。
【００５３】このように、本実施の形態２によれば、ボ
ンディングパッド方式を採用したパッケージに搭載され
る半導体チップに、低電圧電源ＶSSと高電圧電源ＶDDと
の間に相対的に大きい寄生容量を付加することができ
る。これにより、ノイズに対して電源電圧を安定させる
ことができる。
【００５４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５５】たとえば、前記実施の形態では、半導体基
板の主面に形成される半導体素子としてＣＭＯＳデバイ
スを例示したが、これに限られるのもではなく、本発明
は、いかなる半導体回路が形成された場合にも適用可能
である。
【００５６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５７】電源専用の２層の配線を電極とし、これら
の間に比誘電率が相対的に高い絶縁材料を相対的に薄く
設けることにより、低電圧電源と高電圧電源との間に相
対的に大きい寄生容量を付加することができる。これに
より、ノイズに対して電源電圧を安定させることができ
る。
【図面の簡単な説明】
【図１】本実施の形態１である電源間の容量形成方式を
示した模式図である。
【図２】（ａ）は、本実施の形態１である半導体装置を
示す半導体基板の上面図、（ｂ）は、同図（ａ）のＡ−
Ａ′線における多層配線の要部断面図、（ｃ）は、同図
（ａ）のＢ−Ｂ′線における多層配線の要部断面図、
（ｄ）は、同図（ａ）のＣ−Ｃ′線における多層配線の
要部断面図である。
【図３】本実施の形態１である半導体チップを搭載した
パッケージの要部断面図である。
【図４】本実施の形態１である半導体装置の製造方法を
示す半導体基板の要部断面図である。
【図５】本実施の形態１である半導体装置の製造方法を
示す半導体基板の要部断面図である。
【図６】本実施の形態１である半導体装置の製造方法を
示す半導体基板の要部断面図である。
【図７】本実施の形態１である半導体装置の製造方法を
示す半導体基板の要部断面図である。
【図８】本実施の形態１である半導体装置の製造方法を
示す半導体基板の要部断面図である。
【図９】本実施の形態１である半導体装置の製造方法を
示す半導体基板の要部断面図である。
【図１０】本実施の形態１である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１１】本実施の形態１である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１２】本実施の形態１である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１３】本実施の形態１である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１４】本実施の形態１である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１５】本実施の形態１である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１６】本実施の形態１である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１７】（ａ）は、本実施の形態２である半導体装置
を示す半導体基板の上面図、（ｂ）は、同図（ａ）のＤ
−Ｄ′線における多層配線の要部断面図である。
【図１８】本実施の形態２である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図１９】本実施の形態２である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図２０】本実施の形態２である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図２１】本実施の形態２である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図２２】本実施の形態２である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図２３】本実施の形態２である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【図２４】本実施の形態２である半導体装置の製造方法
を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ａ 絶縁膜 ２ｂ 絶縁膜 ３ 開孔部 ４ 開孔部 ５ パッケージ基板 ６ 電極パッド ７ ＣＣＢバンプ ８ 半導体チップ ９ 封止用キャップ １０ キャビティ １１ 熱伝導材 １２ 封止材 １３ リードピン ２１ 半導体基板 ２２ 素子分離領域 ２３ ｐウェル ２４ ｎウェル ２５ ゲート絶縁膜 ２６ ゲート電極 ２７ キャップ絶縁膜 ２８ サイドウォールスペーサ ２９ ｎ型半導体領域 ３０ ｐ型半導体領域 ３１ 絶縁膜 ３２ 接続孔 ３３ プラグ ３４ 絶縁膜 ３５ 絶縁膜 ３６ フォトレジスト膜 ３７ 接続孔 ３８ プラグ ３９ フォトレジスト膜 ４０ 開孔部 ４１ 絶縁膜 ４２ フォトレジスト膜 ４３ 開孔部 ４４ プラグ ４５ フォトレジスト膜 ４６ 開孔部 ４７ 保護膜 ４８ フォトレジスト膜 ４９ａ 接続孔 ４９ｂ 接続孔 ４９ｃ 接続孔 ５０ 半田 ５１ フォトレジスト膜 ５２ａ ＣＣＢバンプ ５２ｂ ＣＣＢバンプ ５２ｃ ＣＣＢバンプ ５３ 絶縁膜 ５４ フォトレジスト膜 ５５ 接続孔 ５６ プラグ ５７ フォトレジスト膜 ５８ 開孔部 ５９ 絶縁膜 ６０ フォトレジスト膜 ６１ 開孔部 ６２ プラグ Ｍ１ １層目の配線 Ｍ５ ５層目の配線 Ｍ６ ６層目の配線 Ｍ７ ７層目の配線 Ｃ1 容量セル Ｃ2 容量セル
フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH19 JJ19 JJ33 KK04 KK08 KK19 NN06 NN07 QQ08 QQ09 QQ16 QQ48 RR01 RR02 RR04 RR06 RR09 SS11 TT08 VV07 VV10 XX00 5F038 AC05 AC15 AV06 BE09 BH03 BH19 CD02 CD09 CD12 CD14 CD18 EZ20 5F064 BB35 CC12 CC23 EE23 EE26 EE27 EE42 EE43 EE45 EE47 EE52 EE53

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ｎ層目の配線および（ｎ−１）層目の配
    線のどちらか一方を高電圧電源に接続し、他方を低電圧
    電源に接続し、さらに、前記ｎ層目の配線と前記（ｎ−
    １）層目の配線との間に相対的に比誘電率の高い絶縁材
    料を形成することにより、前記ｎ層目の配線と前記（ｎ
    −１）層目の配線とを電極とした容量セルを形成するこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】 ｎ層目の配線および（ｎ−１）層目の配
    線のどちらか一方を高電圧電源に接続し、他方を低電圧
    電源に接続し、さらに、前記ｎ層目の配線と前記（ｎ−
    １）層目の配線との間に相対的に比誘電率の高い絶縁材
    料を形成することにより、前記ｎ層目の配線と前記（ｎ
    −１）層目の配線とを電極とした容量セルを形成する半
    導体装置の製造方法において、 前記ｎ層目の配線は、最上層配線であることを特徴とす
    る半導体装置の製造方法。
  3. 【請求項３】 ｎ層目の配線および（ｎ−１）層目の配
    線のどちらか一方を高電圧電源に接続し、他方を低電圧
    電源に接続し、さらに、前記ｎ層目の配線と前記（ｎ−
    １）層目の配線との間に相対的に比誘電率の高い絶縁材
    料を形成することにより、前記ｎ層目の配線と前記（ｎ
    −１）層目の配線とを電極とした容量セルを形成する半
    導体装置の製造方法において、 前記ｎ層目の配線に供給される高電圧電源または低電圧
    電源は、前記（ｎ−１）層目の配線に設けられた開孔部
    を通して（ｎ−２）層目以下の配線に供給され、信号電
    圧電源は、前記ｎ層目の配線に設けられた開孔部と前記
    （ｎ−１）層目の配線に設けられた開孔部とを通して
    （ｎ−２）層目以下の配線に供給されることを特徴とす
    る半導体装置の製造方法。
  4. 【請求項４】 （ａ）（ｎ−２）層目の配線を形成した
    後、前記（ｎ−２）層目の配線の上層に相対的に比誘電
    率が低い第１絶縁膜を形成し、次いで第１部分、第２部
    分および第３部分の前記第１絶縁膜に前記（ｎ−２）層
    目の配線に達する接続孔を形成する工程と、（ｂ）前記
    第１絶縁膜の上層に（ｎ−１）層目の配線を形成した
    後、前記第１部分および前記第２部分の前記（ｎ−１）
    層目の配線に第１開孔部を形成する工程と、（ｃ）前記
    第１開孔部を含む前記（ｎ−１）層目の配線の上層に相
    対的に比誘電率が高い第２絶縁膜を形成した後、前記
    （ｎ−１）層目の配線の側壁に前記第２絶縁膜を残して
    前記第１開孔部内の前記第２絶縁膜を除去し、同時に前
    記第３部分の前記第２絶縁膜を除去する工程と、（ｄ）
    前記第２絶縁膜の上層にｎ層目の配線を形成した後、前
    記第２部分および前記第３部分の前記ｎ層目の配線に第
    ２開孔部を形成する工程と、（ｅ）前記第２開孔部を含
    む前記ｎ層目の配線の上層に保護膜を形成した後、前記
    ｎ層目の配線の側壁に前記保護膜を残して前記第２開孔
    部内の前記保護膜を除去し、同時に前記第１部分の前記
    保護膜を除去する工程と（ｆ）前記保護膜が除去された
    前記第１部分、前記第２部分および前記第３部分にバン
    プ電極を形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  5. 【請求項５】 （ａ）（ｎ−２）層目の配線を形成した
    後、前記（ｎ−２）層目の配線の上層に相対的に比誘電
    率が低い第１絶縁膜を形成し、次いで第１部分および第
    ２部分の前記第１絶縁膜に前記（ｎ−２）層目の配線に
    達する接続孔を形成する工程と、（ｂ）前記第１絶縁膜
    の上層に（ｎ−１）層目の配線を形成した後、前記第１
    部分の前記（ｎ−１）層目の配線に第１開孔部を形成す
    る工程と、（ｃ）前記第１開孔部を含む前記（ｎ−１）
    層目の配線の上層に相対的に比誘電率が高い第２絶縁膜
    を形成した後、前記（ｎ−１）層目の配線の側壁に前記
    第２絶縁膜を残して前記第１開孔部内の前記第２絶縁膜
    を除去し、同時に前記第２部分の前記第２絶縁膜を除去
    する工程と、（ｄ）前記第２絶縁膜の上層にｎ層目の配
    線を形成する工程とを有することを特徴とする半導体装
    置の製造方法。
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* Cited by examiner, † Cited by third party
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