JP2011529263A - オンダイ・キャパシタ用アンダーバンプメタル - Google Patents

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

様々なオンチップ・キャパシタ及びこれの製造方法を開示する。一局面においては、半導体チップ上に第１導体構造体を形成することと、前記第１導体構造体上に不動態化構造体を形成することとを含むキャパシタ製造方法を提供する。前記不動態化構造体上にはアンダーバンプメタル構造体が形成される。前記アンダーバンプメタル構造体は、第１導体構造体の少なくとも一部分に重なることにより、キャパシタを形成する。

Description

本発明は概して半導体加工に関し、特にオンダイ・キャパシタンスの提供方法及び装置に関する。
カスコード型や、マイクロプロセッサ、グラフィックプロセッサ、及び特定用途向け集積回路において頻繁に用いられるその他の種類の回路は、通常、全電圧及び中点電圧電源レールを必要とする。従来の多くの半導体ダイには、通常、全電圧レールと接地レールとの間で、接地レールから中点電圧レールへ、中点電圧レールから全電圧レールへ、キャパシタを積層することにより、電源ノイズの抑制に用いられるオンダイ・デカップリング・キャパシタンスが形成されている。
長年に渡り、集積回路の最小デバイスサイズは絶えず縮小してきた。デバイスサイズの縮小に付随する結果として、電力密度及び動作周波数が増大している。電力密度及び周波数によっては、トランジスタのスイッチング中に起こる電流変動がチップの電源レールにおける電圧変動を招きかねない。電圧変動が充分な大きさであれば、タイミングエラーやデバイスの故障すらも引き起こしかねない。
チップレールにおける電圧変動に対処する従来の方法の１つに、電源レールと接地レールとの間にキャパシタを配置するものがある。従来の変形例の１つに、金属酸化物半導体（ＭＯＳ）キャパシタ設計を用いるものがある。このようなＭＯＳキャパシタは、任意のダイ上の様々な位置に渡って散在し得る。キャパシタから電源レールへの破壊的なインダクタンスを許容レベルに保つためには、デカップリング・キャパシタをスイッチング部位に近接して配置するのが理想的である。しかし実用上は、ダイのレイアウト上の制約から、所望の通り近接させることは難しいことが多い。
デカップリングを改良する従来技術の１つに、被覆されないキャパシタをダイ上により多く設けるものがある。しかしこの技術はパッケージ密度要件により大きく制約される可能性があるか、又はチップサイズの拡大につながる。
本発明は上記欠点のうち１又は複数を克服、又はその影響を低減することを目的とする。
本発明の一局面に従い、半導体チップ上に第１導体構造体を形成することと、第１導体構造体上に不動態化構造体を形成することとを含むキャパシタ製造方法を提供する。不動態化構造体上にはアンダーバンプメタル構造体が形成される。アンダーバンプメタル構造体は第１導体構造体の少なくとも一部分に重なっている。
本発明の別の局面に従い、半導体チップ上に再配線層を形成することを含む製造方法を提供する。再配線層は複数の導線を有する。再配線層上には不動態化構造体が形成される。不動態化構造体上にはアンダーバンプメタル層が形成される。アンダーバンプメタル層は複数のアンダーバンプメタル構造体を有する。再配線層及びアンダーバンプメタル層は、複数の導線の少なくとも１つと複数のアンダーバンプ構造体の少なくとも１つが、オーミック接合することなく少なくとも部分的に重なるよう形成されて、キャパシタを構成する。
本発明の別の局面に従い、第１導体構造体を有する半導体チップを備える装置を提供する。第１導体構造体上に不動態化構造体があり、不動態化構造体上にアンダーバンプメタル構造体がある。アンダーバンプメタル構造体は、第１導体構造体とオーミック接合することなく第１導体構造体の少なくとも一部分に重なることにより、キャパシタを形成する。
本発明の上述及びその他の利点は、以下の詳細な説明を読み図面を参照することにより明らかとなる。図中：
半導体チップ及び回路基板の例示的実施形態の部分分解絵図である。
図１に示す半導体チップから取り外された小さな一部分の絵図である。
図２に示す半導体チップの一部分の部分分解絵図である。
図３に示す半導体チップの一部分の俯瞰図である。
半導体チップの別の例示的実施形態の一部分の俯瞰図である。
半導体チップのキャパシタの例示的実施形態の部分分解絵図である。
オンチップ・キャパシタを含む例示的な半導体チップ用の例示的な電源及び接地回路の概略図である。
半導体チップ用の例示的なアンダーバンプメタル及び再配線層配置の部分分解断面図である。
以下に説明する図面中、２つ以上の図に現れる同一要素には一般に同一の参照番号を用いている。ここで、図、特に図１を参照するが、同図は、基板又は回路基板１５に実装されるよう設計された半導体チップ１０の例示的実施形態の部分分解絵図を示す。この例示の実施形態においては、半導体チップ１０はフリップチップ実装、即ち、矢印２０で示すように反転されて回路基板１５に実装されるよう構成されている。半導体チップ１０は、例えばマイクロプロセッサ、グラフィックプロセッサ、マイクロプロセッサ／グラフィックプロセッサ複合体、特定用途向け集積回路、記憶装置等の電子部品において用いられる多種多様な回路装置のいずれでもよく、また、シングルコア若しくはマルチコア又は追加のダイを積層したもののいずれでもよい。半導体チップ１０は、様々な（図では見えない）能動素子及び回路が形成された半導体基部２５を含み、また、絶縁体上に半導体を有する設計を用いる場合は絶縁層を含んでもよい。半導体チップ１０はモノリシック構造ではなく多層積層体である。２つの層を図示しそれぞれ符号３０、３５で示す。層３０は不動態化構造体として働き、モノリシック又は、後に詳述するように、積層された複数の絶縁材料層から成ってもよい。層３５は、半田バンプ、導体ピラー等であり得る導体構造体のアレイ４０に電気的に相互接続された導体構造体（図１では見えない）を、構造上保護するよう設計される。層３５はポリイミドポリマー、ベンゾシクロブテンポリマー等の高分子材料から成ると有利である。半導体チップ１０の、不規則な点線楕円４５で囲まれる一部分には、２つの例示的な導体構造体５０、５５、この場合は半田バンプが含まれる。この部分を半導体チップ１０から取り外し拡大して図２に示し、以下で説明する。
回路基板１５はパッケージ基板、回路カード、又はその他の種類のプリント配線基板でもよい。所望されるならば、回路基板１５を別の回路基板又はカードに電気接続してもよく、また、コンピュータ、電話、コントローラ、テレビ等、実質的にいかなる演算装置内に実装してもよい。回路基板１５にモノリシック構造体を用いることはできるが、ビルドアップ設計を用いた構成がより一般的である。つまり、回路基板１５は中心のコアからなり、その上に１又は複数のビルドアップ層が形成され、その下にさらに１又は複数のビルドアップ層が形成されていてもよい。コア自体が１又は複数の層の積層体から成ってもよい。このような配置の一例として、それそれが２層である２組のビルドアップ層間に４層のコアが積層される、いわゆる「２−４−２」配置が挙げられる。回路基板１５の層数は４〜１６又はそれ以上まで様々とすることができるが、３層以下でもよい。またいわゆる「コアレス」設計を用いてもよい。回路基板１５の層は、様々な周知のエポキシ等の絶縁材料に、金属相互接続部を散在させたものから成る。ビルドアップの他、多層構造を用いることもできる。任意で、回路基板１５は周知のセラミック材料、あるいは、パッケージ基板又はプリント回路基板に適したその他材料により形成してもよい。フィルタリング及びその他の機能を設けるため、回路基板１５には複数の受動素子を設けることができる。これらのうちの幾つかを図示し、符号６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅで示す。受動素子６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅは、抵抗、キャパシタ、インダクタ又は所望するその他の受動素子としてもよい。回路基板１５には、チップ１０を回路基板１５に実装するとチップ１０の半田バンプアレイ４０と金属接合するように設計されたバンプパッド相補アレイ６５が設けられている。
半田バンプのアレイ４０、６５は、有鉛又は無鉛半田から作製してもよい。例として、錫−鉛の共晶及び非共晶組成、錫−銀、錫−銀−銅等が含まれる。リフロー工程を行なって、アレイ４０、６５を結合して半田接合部のアレイとする。
半導体チップ１０のさらなる詳細は、次いで図２を参照することで理解することができる。同図は図１に示す半導体の、点線楕円４５で囲む一部分を半導体から浮かせ、拡大して示したものである。上述のように、同部分４５は半田バンプ５０、５５、絶縁層３５、不動態化構造体３０、及び半導体部２５を含む。半導体部２５は、半導体層６８及び多数の相互接続層７０、７５、８０、８５、９０を含む一組の積層体から構成することができる。層７０、７５、８０、８５、９０は、層間誘電体材料を介在させて順次形成されたメタライゼーション層から構成してもよい。ここでは５つの相互接続層７０、７５、８０、８５、９０を示すが、実際はいかなる数であってもよいことを理解すべきである。相互接続層７０、７５、８０、８５、９０は半田バンプ５０、５５（及び図１に示す全アレイ４０）と、半導体部分６８内の内部回路構造体との間の電気的経路を形成する。ここではそのうちの２つを点線の箱体９５、１００により略示する。
不動態化構造体３０はモノリシックでもよく、又は、異なる誘電体材料を交互に重ねた複数層から構成してもよい。例示的実施形態においては、不動態化構造体３０は、底側から上に向かって交互に積層される窒化ケイ素及び非ドープのケイ酸塩ガラスから構成してもよい。窒化ケイ素及び非ドープのケイ酸塩ガラスの層はそれぞれ計３層ずつで、厚み総計が約４．０〜１５．０ミクロンとしてもよい。
半導体チップ１０のさらなる詳細は、次いで図３を参照することで理解することができる。同図は図２に示す部分４５の部分分解図である。半田バンプ５０、５５はポリマー層３５から分解して示され、一対の開口部１０５、１１０が現れている。開口部１０５、１１０は周知のリソグラフィー・パターニング及びエッチング工程により形成すると有利である。半田バンプ５０、５５は周知の半田積層及び形成技術により、開口部１０５、１１０内に突起１１５、１２０をそれぞれ有するよう形成される。ポリマー層３５はアンダーバンプメタル（ＵＢＭ）層１２５上に位置し、ＵＢＭ層は複数のＵＢＭ構造体から構成される。これらのうちの６つが見えており、それぞれ符号１３０、１３５、１４０、１４５、１５０、１５５で示す。用語「ＵＢＭ」は、ピラー等、バンプ以外のものを用いた構成にも同様に該当することを理解すべきである。図３は図１に示す半導体チップ１０の小さな部分４５のみを示すため、ＵＢＭ構造体１３０、１３５、１４０、１４５、１５０、１５５は、図示のものよりかなり長いことを理解すべきである。また、半導体チップ１０の特定のレイアウト次第では、このようなＵＢＭ構造体１３０、１３５、１４０、１４５、１５０、１５５が、数百からときには数千もあり得る。ポリマー層３５はＵＢＭ層１２５の下側ではなく上側に位置するため、様々なＵＢＭ構造体１３０、１３５、１４０、１４５、１５０、１５５をルーティングとして機能させてもよく、また、この例示の実施形態においては、追加のオンチップ・キャパシタンスを設けるのに用いることができる１又は複数のキャパシタ構造体のプレートとして機能させてもよい。ＵＢＭ構造体１３０、１３５、１４０、１４５、１５０、１５５は、所望されるならば、電源、接地、又は信号を伝えるように構成してもよい。ここでは例示の目的で、ＵＢＭ構造体１３０、１４０、１５０が接地電位ＶＳＳに接続され、ＵＢＭ構造体１３５、１４５、１５５が所定の電圧電位ＶＤＤに接続されているとみなす。電圧電位ＶＤＤは、オンチップ電源レールシステムのバイアスレベルを表していてもよい。ＵＢＭ構造体１３０、１３５、１５０、１５５は接地及び電源ルーティングを形成するよう設計してもよく、一方、ＵＢＭ構造体１４０、１４５はキャパシタ構造体用に充ててもよい。キャパシタ構造体をさらに詳述する前に、ここで、図３の構造体の残りの部分について説明する。前述の不動態化構造体３０がＵＢＭ層１２５の下に位置しており、複数の開口部１６０、１６５、１７０、１７５が設けられている。これらの開口部は、周知のリソグラフィー・パターニング及びエッチング技術により形成することができる。不動態化構造体３０の下には最上層の相互接続層１８０が位置している。この層は「再配線層」と称してもよい。再配線層１８０は一般に、電源、接地、及び信号を半導体チップ１０上のその他の様々な箇所にルーティングするよう構成される。ここでは例示の目的で、再配線層１８０が、電源に接続された導線の各群１８５、１９０、１９５と、接地に接続された各群２００、２０５、２１０とを有するとみなす。見やすくするために、導線群１８５、１９０、１９５を、導体構造体群２００、２０５、２１０より太い線で示している。導線群１８５内の各ラインは１又は複数の共通の導体パッドに結合することができる。これらのうちの１つを符号２１５で示す。導線群１９０、１９５の各ラインはそれぞれ共通の導体パッド２２０、２２５に接続することができる。導線群２００、２０５、２１０の各ラインも同様に、それぞれ共通の導体パッド２３０、２３５、２４０に接続することができる。ＵＢＭ構造体１３５は、開口部１６０を貫通する導体構造体即ちビア２４５により導線群１８５に電気接続することができる。ＵＢＭ構造体１５５も同様に、開口部１７５を下に貫通して導体パッド２２５に金属接合するビア２５０により、導線群１９５に電気接続することができる。
相互接続層９０の一部分を切り欠いて、再配線層１８０の下の次のメタライゼーション層の導線が幾つか見えるように示している。つまり、幾つかの導線２６０、２６５、２７０、２７５が見えているが、これらは普通は絶縁材料により覆われている。この絶縁材料もまた別に切り欠いて示してある。多数の開口部のうち幾つかをまとめて符号２８０で示す。これらの開口部を介して、層７０、７５、８０、８５、９０を貫通する接続を行なうことができる。線２６０は接地ＶＳＳ、線２６５、２７０は電源ＶＤＤ、線２７５は接地ＶＳＳとすることができる。開口部１６５内に位置しＵＢＭ構造体１４０と金属接続しているビア２８５により、線２６０とＵＢＭ構造体１４０とを電気接続することができる。不動態化構造体３０内の開口部１７０内に位置しＵＢＭ構造体１４５と金属接合しているビア２９０により、ＵＢＭ構造体１４５をＶＤＤである導線２７０に接続することができる。導体パッド２２０及び導体群１９０は、層９０内の開口部２８０の１つの中に位置するビア２９５により、ＶＤＤである導線２６５に接続することができるが、層９０は一部切り欠いて示しているため、開口部は見えていない。導体パッド２３５及び導体群２０５は同様に、対応するビア３００により、接地レール２７５に接続することができる。
再配線層１８０、及び、特にその導線群１８５、２１０は、半導体１０の半導体部２５における回路構造体９５、１００まで、電源及び／又は接地もしくは信号をルーティングするのに用いることができる。このルーティングをそれぞれ、点線３０２、３０４で表している。点線３０５、３１０は、異なる層７０、７５、８０、８５、９０における線やビア等の様々なメタライゼーション構造体であってよいものの概略表示であることを理解すべきである。
ＵＢＭ構造体１４０、１４５及び下層の導線群１９０、１９５に関連の接続を配置することで、キャパシタ構造体を形成することができる。つまり、ＶＳＳであるＵＢＭ構造体１４０と、ＵＢＭ構造体１４０にオーミック接合されていない、即ち短絡されていない、ＶＤＤである下層の導線群１９０と、これら２つの間に挟まれた不動態化構造体３０との組合わせにより、キャパシタ構造体が形成される。同様に、ＶＤＤであるＵＢＭ構造体１４５と、ＶＳＳである下層の導線群２０５と、これら２つの間に挟まれた不動態化構造体３０との組合わせにより、別のキャパシタ構造体が形成される。ＵＢＭ構造体１４０、下層の導線群１９０、及び不動態化構造体３０から成るキャパシタの静電容量Ｃは、不動態化構造体３０の誘電率ε、ＵＢＭ構造体１４０と複数の導線１９０との重なり部分の面積Ａ、及び不動態化構造体３０の厚みｄから、次式により得られる。
Ｃ ＝ εＡ／ｄ （１）
ＵＢＭ構造体１４０、下層の複数の導線１９５、及び不動態化構造体３０から成るキャパシタの静電容量も、同様に数式１により求めることができる。ただし、重なり部分の面積はＵＢＭ構造体１４５及び導線１９５に適したものとなる。この例示の実施形態では、窒化ケイ素及び非ドープのケイ酸塩ガラスの交互の層から成る積層不動態化構造体の誘電率εは、積層体中の任意の層の誘電率εｎ、任意の層の厚みｔｎ、及び層数ｎから、次式より妥当な精度で概算することができる。
Figure 2011529263
キャパシタ構造体のさらなる詳細は、次いで図４を参照することで理解することができる。同図は導体パッド２２０及び導体構造体群１９０、並びに、導体パッド２３５及び導体構造体群２０５の俯瞰図であり、上層のＵＢＭ構造体１４０、１４５は点線で示している。同点線は、従来の図示描写において行われるように埋設された構造体を表すものではないことを理解すべきである。その代わりに同点線は、下層の複数の導線１９０、２０５の上にそれぞれ位置するＵＢＭ構造体１４０、１４５を示すために用いられている。群２０５と区別するため、群１９０にはやや太い線を用いている。ＵＢＭ構造体１４０は導体パッド２２０上を通る突起部３１０を有していることに留意されたい。導体パッド２２０から突出する追加の導線３１５ａ、３１５ｂ、３１５ｃ、３１５ｄを形成することにより、ＵＢＭ構造体１４０に重なる追加キャパシタを設けることができる。追加の導線３２０を、導体パッド２２０に接触するよう形成し導線３１５とは反対方向に延出させることにより、導体群１９０の下の層に接続するための面積を増大することができる。ＵＢＭ構造体１４５でも同様に、導線群１９０に向けて伸びる突起部３２５を形成することができる。突起部３２５と、導線群２０５及び導体パッド２３５に接続された導体構造体との重なり部分を増大させるため、図示するように追加の導線３３０ａ、３３０ｂ、３３０ｃ、３３０ｄを形成して導体パッド２３５に接触させることができる。実際、所望するならば、図示するように、導体パッド２２０に接続された導線３２０ａ、３２０ｂ、３２０ｃと互い違いに噛み合うように線３３０を配置することができる。
ＵＢＭ構造体及び下層の再配線層の導体のレイアウトが、多種多様に変更可能であることは当業者には明らかであろう。別の例示的実施形態を図５に示す。同図は図４と同様の俯瞰図であるが、この場合はそれぞれ複数の導体構造体３４０、３４５を示している。導体構造体３４０は導体パッド３５０を含み、導体構造体３４５は導体パッド３５５を含む。複数の導線３６０がパッド３５０に接続され、複数の導線３６５がパッド３５５に接続されている。これらの線３６０、３６５もまた、複数の導体３４０、３４５の下に位置するその他の多種多様な導体構造体に接続することができる。キャパシタ構造体を形成するため、点線３７０、３７５で示す一対のＵＢＭ構造体が用いられている。ＵＢＭ構造体３７０、３７５は点線で示しているが、実際には複数の導体３４０、３４５より上に、即ち紙面より手前側にあることを理解すべきである。図４に示すＵＢＭ構造体１４０、１４５と同様に、ＵＢＭ構造体３７０、３７５は、パッド３５０と複数の線３６０との組み合わせ、およびパッド３５５と複数の線３６５との組み合わせと、それぞれより広い範囲で重なるための突起部３８０、３８５を有している。他の例示の実施形態と同様に、複数の導線３４０、３４５のそれぞれのうちの様々な導線を領域３８７に示すように入れ子状に配することができる。この別の実施形態では、ＵＢＭ構造体３７０、３７５及び再配線導体３４０、３４５に角ばったレイアウトを用いている。角のある構造の方が記録密度がより高まる可能性がある。
図３、図４にはＵＢＭ層１２５及び再配線層１８０のごく小さな部分しか示していないが、上で簡単に述べた通り、ＵＢＭ層１２５及び再配線層１８０のより大きな部分をキャパシタ機能に充ててもよい。この点について、次に図６を参照する。同図はＵＢＭ層１２５のかかる一部分３９０及び再配線層１８０の別の一部分３９５を示す分解絵図である。不動態化構造体３０の一部分４００がＵＢＭ層１２５の一部分３９０と、再配線層１８０の一部分３９５との間に描かれている。部分３９０は、線４１０により結合された複数のフィンガー部４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、及び、これらのフィンガー部４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅと入れ子になった複数のフィンガー部４１５ａ、４１５ｂ、４１５ｃ、４１５ｄから構成することができる。フィンガー部４１５ａ、４１５ｂ、４１５ｃ、４１５ｄは共通の線４２０に結合することができる。再配線層１８０の一部分３９５も同様に、共通の線４３０に接続された複数のフィンガー部４２５ａ、４２５ｂ、４２５ｃ、４２５ｄ、４２５ｅ、及び、共通の線４４０に接続された複数のフィンガー部４３５ａ、４３５ｂ、４３５ｃ、４３５ｄから構成することができる。（１）フィンガー部４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ及び共通線４１０、（２）不動態化構造体３０の一部分４００、（３）下層のフィンガー部４２５ａ、４２５ｂ、４２５ｃ、４２５ｄ、４２５ｅ及び共通線４３０、の組合わせにより、１つの大きなキャパシタ構造体を形成することができる。同様に、（１）フィンガー部４１５ａ、４１５ｂ、４１５ｃ、４１５ｄ、（２）不動態化構造体３０の一部分４００、（３）下層の再配線層１８０のフィンガー部４３５ａ、４３５ｂ、４３５ｃ、４３５ｄ、の組合わせにより、さらに別の大きなキャパシタ構造体を構成することができる。様々なフィンガー部４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４１５ａ、４１５ｂ、４１５ｃ、４１５ｄ、及び線４１０、４２０等は概略表示に過ぎず、これらの導体構造体は、実際には図３に示す再配線層１８０の、遥かに小さな導体構造体の群体から形成され得ることを理解すべきである。例えば、フィンガー部４２５ａは、図３に示す導線群１９０から構成され、上層のフィンガー部４０５ａは、やはり図３に示すＵＢＭ構造体１４０から構成されてもよい。任意で、いずれかのフィンガー部がＵＢＭ構造体又はＲＤＬ導体の多数の群体から構成されてもよい。
次に、概略図である図７を参照することにより、半導体チップ１０の基本的な電源／接地ネットワークの一部分を理解することができる。オンチップ電源グリッド４５０は電源レール４５５及び接地レール４６０から構成される。電源レール４５５及び接地レール４６０は、セル１００等の、半導体チップ１０の様々な部分に電力及び接地を提供する。セル１００（図２、図３にも図示）は、デカップリング・キャパシタンスが有効となるものであれば実質的にいかなる回路又は回路ブロックであってもよい。インダクタンス４７０及び抵抗４７５が電源レール４５５に関連するものである。インダクタンス４８０及び抵抗４８５が接地レール４６０に関連するものである。オンチップ・デカップリング・キャパシタ４９０が、電源レール４５５と接地レール４６０との間にノード４９５、５００にて接続されている。オンチップ・キャパシタ４９０は、１又は多数のオンチップ・キャパシタから構成してもよく、これらは周知のＭＯＳ又は集積回路において頻繁に用いられるその他の種類のキャパシタ構造体として構成してもよい。加えて、ＵＢＭ層及び再配線層（図２、図３を参照）の一部分が電源レール５０５及び接地レール５１０として用いられている。電源レール５０５及び接地レール５１０はオンチップ・キャパシタ４９０にノード４９５、５００にてそれぞれ電気接続されている。加えて、電源レール５０５及び接地レール５１０はセル１００にノード５１５、５２０にてそれぞれ接続されている。電源レール４５５、５０５間でノード５３０、５３５にて接続され、接地レール４６０、５１０にノード５４０、５４５にて接続されるＵＢＭ−再配線層キャパシタ５２５により、オンチップ・キャパシタ４９０を補完することができる。ＵＢＭ／ＲＤＬキャパシタ５２５は、例えば、図３に示すＵＢＭ構造体１４０、不動態化層構造体３０及び導線群１９０の組合わせにより、簡潔な形で実現してもよい。また任意で、ＵＢＭ／ＲＤＬキャパシタ５２５は、図３及び図６に示すＵＢＭ層１２５及びＲＤＬ層１８０の一部分の、遥かに複雑な群体及び配置から構成してもよい。電源レール５０５はこれに関連するインダクタンス５５０及び抵抗５５５を有することを理解すべきである。同様に、接地レール５１０はこれに関連するインダクタンス５６０及び抵抗５６５を有する。但し、図３に示すようにＵＢＭ層１２５及び再配線層１８０を用いることにより、ＵＢＭ／ＲＤＬキャパシタ５２５をセル１００に非常に近接させてインダクタンス５５０、５６０を低値としてもよい。これによりデバイス性能を高めることができる。
次に、分解断面図である図８を参照することにより、ＵＢＭ／ＲＤＬキャパシタを構成する要素の例示的な製造工程を理解することができる。図３中のＵＢＭ構造体１３５、及び、導線群１８５とこれに関連する導体パッド２１５とを含むＲＤＬ１８０の一部分を用いて、図８の工程を説明する。図８は半導体チップ１０及びその半導体層２５の小さな部分のみを表していることを理解すべきである。ＲＤＬ１８０は、周知のリソグラフィー工程を用いて、酸化ケイ素、ガラス等から成る層間誘電体層５７０に適切な開口部を設けることにより形成することができる。該開口部内に金属材料を堆積させて、導線群１８５及び関連の導体パッド２１５を形成することができる。導線群１８５及び関連の導体パッド２１５は、アルミニウム、銅、銀、金、チタン、耐熱金属、耐熱金属化合物、これらの合金等の様々な導体材料から構成してもよく、メッキ法、物理的蒸着法又はその他の材料蒸着技術により形成してもよい。
不動態化構造体３０は、窒化ケイ素及び非ドープのケイ酸塩ガラス等の絶縁材料を１又は複数の層にて堆積することにより、ＲＤＬ１８０上に形成することができる。不動態化構造体３０には、周知のリソグラフィー・パターニング及びエッチング工程により導体パッド２１５に到る位置にまで開口部１６０が形成される。
不動態化層３０上にＵＢＭ構造体１３５が形成されて、開口部１６０が充填される。パッド２１５まで延出する部分５８０はＵＢＭ構造体と一体であっても、別体のビア構造体（例えば図３に示すビア２４５）であってもよい。ＵＢＭ層１２５全体をこの時点で形成してもよい。ＵＢＭ構造体１３５は、アルミニウム、銅、銀、金、チタン、耐熱金属、耐熱金属化合物、これらの合金等の様々な導体材料から構成してもよい。ＵＢＭ構造体１３５はまた、一体的構造体とする代わりに、チタン層、それに続くニッケル−バナジウム層、それに続く銅層等、複数の金属層の積層体から構成してもよい。別の実施形態においては、チタン層を銅層で覆った上にニッケルのトップコートを設けてもよい。但し、ＵＢＭ構造体１３５には多種多様な導体材料を用いてよいことは当業者には明らかであろう。物理的蒸着法、化学的蒸着法、メッキ法等、金属材料を塗布する様々な周知の技術を用いてよい。ＵＢＭ構造体１３５と導体パッド２１５との間にさらなる導体構造体を介在させてもよいことを理解すべきである。
ポリマー層３５は、ＵＢＭ層１２５上に堆積されて不動態化し、半導体チップ１０、ＵＢＭ構造体１３５、及び次いで形成される半田バンプ５０の間の熱膨張係数の差異を吸収する。絶縁層３５の典型的材料としては、例えばポリイミド及びベンゾシクロブテン等の高分子材料、又は、窒化ケイ素等のその他の絶縁材料が含まれる。スピンコート法、化学蒸着法、又はその他の蒸着工程を用いてよい。ポリマー層３５はリソグラフィー法により開口部１０５がパターニングされ、ここからＵＢＭ構造体１３５の一部分が露出される。
半田バンプ５０を形成するには、周知の構成の適切なマスク又はステンシル（図示せず）をポリマー層３５上に設け、本明細書中の他所で開示の半田を塗布する。マスクを取り除き、リフロー工程を行なう。所望であれば平坦化工程を行なってもよい。
本明細書中に開示の例示的実施形態はいずれも、例えば半導体、磁気ディスク、光ディスク又はその他の記憶媒体等のコンピュータ可読媒体内に配されるインストラクションにより、又はコンピュータデータ信号として、具現化することができる。該インストラクション又はソフトウェアは、本明細書中に開示の回路構造体を合成及び／又はシミュレート可能とすることができる。例示的実施形態において、ケイデンスＡＰＤ等の電子設計自動化プログラムを用いて、開示の回路構造体を合成してもよい。その結果得られるコードを用いて、開示の回路構造体を製造してもよい。別の例示的実施形態において、高周波ＳＰＩＣＥシミュレータ等のシミュレーションプログラムを用いて、開示の回路構造体の電気的挙動をシミュレートしてもよい。
本発明には様々な変更や代替的形態があり得るが、本明細書では以上に図面の例を用いて具体的な実施形態を示し詳細に説明した。但し、本発明は開示した特定の形態に限定されることを意図したものではないことを理解すべきである。本発明はむしろ、次の添付の請求項により定義される発明の精神及び範囲内の変更、均等物、及び代替物を全て含むものとする。

Claims (29)

  1. 半導体チップ上に第１導体構造体を形成することと、
    前記第１導体構造体上に不動態化構造体を形成することと、
    前記不動態化構造体上に、前記第１導体構造体の少なくとも一部分に重なるアンダーバンプメタル構造体を形成することとを含む、キャパシタ製造方法。
  2. 前記第１導体構造体を形成することは、共に結合された複数の導線を形成することを含む、請求項１に記載の方法。
  3. 前記第１導体構造体を形成することは、再配線相互接続層を形成することを含む、請求項１に記載の方法。
  4. 前記不動態化層を形成することは、複数の絶縁層の積層体を形成することを含む、請求項１〜３のいずれか一項に記載の方法。
  5. 前記アンダーバンプメタル構造体上に第２導体構造体を形成することをさらに含む、請求項１〜４のいずれか一項に記載の方法。
  6. 前記第２導体構造体を形成することは、半田バンプを形成することを含む、請求項５に記載の方法。
  7. 前記半導体チップが電源レール及び接地レールを備え、該方法が、前記第１導体構造体と前記不動態化構造体と前記アンダーバンプメタル構造体との組み合わせを、前記電源レールと接地レールとの間に接続することを含む、請求項１〜６のいずれか一項に記載の方法。
  8. 前記半導体チップを回路基板に連結することをさらに含む、請求項１〜７のいずれか一項に記載の方法。
  9. 前記回路基板を演算装置に実装することをさらに含む、請求項８に記載の方法。
  10. コンピュータ可読媒体に記憶されたインストラクションを実行することにより行われる、請求項１〜９のいずれか一項に記載の方法。
  11. 複数の導線を有する再配線層を半導体チップ上に形成することと、
    前記再配線層上に不動態化構造体を形成することと、
    前記不動態化構造体上に、複数のアンダーバンプメタル構造体を有するアンダーバンプメタル層を形成することとを含み、
    前記再配線層及び前記アンダーバンプメタル層が、前記複数の導線の少なくとも１つと前記複数のアンダーバンプ構造体の少なくとも１つとが、オーミック接合することなく少なくとも部分的に重なることによりキャパシタを構成するように形成される、キャパシタ製造方法。
  12. 前記複数の導線を形成することは、共に接続された導線による導線群を複数形成することを含む、請求項１１に記載の方法。
  13. 前記複数の導線群の少なくとも１つを接地レールに接続し、前記複数の導線群の少なくとも１つを電源レールに接続することをさらに含む、請求項１１に記載の方法。
  14. 前記不動態化層を形成することは、複数の絶縁層の積層体を形成することを含む、請求項１１〜１３のいずれか一項に記載の方法。
  15. 前記複数のアンダーバンプメタル構造体の少なくとも幾つかの上に導体構造体を形成することを含む、請求項１１〜１４のいずれか一項に記載の方法。
  16. 前記導体構造体を形成することは、半田バンプを形成することを含む、請求項１５に記載の方法。
  17. 前記半導体チップが電源レール及び接地レールを備え、該方法が、前記少なくとも１つの導線と前記不動態化構造体と前記少なくとも１つのアンダーバンプメタル構造体との組合わせを、前記電源レールと接地レールとの間に接続することを含む、請求項１１〜１６のいずれか一項に記載の方法。
  18. 前記半導体チップを回路基板に連結することをさらに含む、請求項１１〜１７のいずれか一項に記載の方法。
  19. 前記回路基板を演算装置に実装することをさらに含む、請求項１８に記載の方法。
  20. コンピュータ可読媒体に記憶されたインストラクションを実行することにより行われる、請求項１１〜２０のいずれか一項に記載の方法。
  21. 第１導体構造体を有する半導体チップと、
    前記第１導体構造体上の不動態化構造体と、
    前記不動態化構造体上にあり、前記第１導体構造体とオーミック接合することなく前記第１導体構造体の少なくとも一部分に重なることによりキャパシタを形成するアンダーバンプメタル構造体とを、備える装置。
  22. 前記第１導体構造体は共に結合された複数の導線を含む、請求項２１に記載の装置。
  23. 前記第１導体構造体は再配線相互接続層を含む、請求項２１に記載の装置。
  24. 前記不動態化層は複数の絶縁層の積層体を含む、請求項２１〜２３のいずれか一項に記載の装置。
  25. 前記アンダーバンプ１０メタル構造体上の第２導体構造体をさらに含む、請求項２１に記載の装置。
  26. 前記第２導体構造体が半田バンプを含む、請求項２５に記載の装置。
  27. 前記半導体チップが電源レール及び接地レールを備え、前記第１導体構造体と前記不動態化構造体と前記アンダーバンプメタル構造体との組合わせが、前記電源レールと接地レールとの間に電気接続されている、請求項２１〜２６のいずれか一項に記載の装置。
  28. 前記半導体チップに連結された回路基板を含む、請求項２１〜２７のいずれか一項に記載の装置。
  29. 前記回路基板に連結された演算装置を含む、請求項２８に記載の装置。
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