JP2004179538A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】実装面サイズを増加させることによって多ピン化を容易に実現する。
【解決手段】半導体ウェハ上で、従来の半導体チップと同様の構成を有する第１領域１０２と、その周辺領域である第２領域１０４とで新チップ１１６領域を定める。第１領域１０２上の複数の回路素子接続用パッド１８を再配線するため、第１及び第２領域１０２及び１０４上に、第１及び第２外部端子１３２ａ及び１３２ｂと、個別の配線構造（例えば第１及び第２配線構造１３０ａ及び１３０ｂ）を形成してある。第２領域１０４上に延在させて形成してある配線構造（例えば第２配線構造１３０ｂ）の一部に、電気的に直列に接続させた受動素子１０６及び１０８を設けてある。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、ＷＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造を有する半導体装置、及びその製造方法に関する。
【０００２】
【従来の技術】
半導体ウェハから切り出された半導体チップと同等のサイズのパッケージは、一般に、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれている。また、半導体ウェハに形成されている半導体チップに対して、当該半導体チップと同等のサイズでパッケージングを行った後、得られるＣＳＰはＷＣＳＰと呼ばれている。
【０００３】
下記に示す特許文献１には、ＷＣＳＰ構造を有する従来の半導体装置の構成が開示されている。この半導体装置を、プリント配線基板等の実装基板に実装する際、この実装基板と対向する当該半導体装置の主表面を実装面と称する。特許文献１に開示されている半導体装置の構成によれば、半田ボールが設けられている当該半導体装置の主表面が実装面となる。この実装面に形成されている半田ボールを、以下、外部端子と称する。
【０００４】
【特許文献１】
特許第３３１３５４７号公報（第４−５頁、第６図及び第７図）
【０００５】
【発明が解決しようとする課題】
半導体装置の実装面に設けられている外部端子の個数、すなわちピン数は、実装面サイズ及び外部端子のピッチ（隣接するふたつの端子間の距離）によって決定される。実装面サイズが増加するか、もしくは外部端子のピッチが小さくなるほど、実装面のピン数は多くなる。このように、実装面のピン数を多くすることを多ピン化と称する。
【０００６】
一般に、外部端子のピッチは、半導体装置を使用するユーザ側で指定されるのが一般的である。従って、半導体装置において、実装面サイズをある一定のサイズとしたまま、外部端子のピッチを小さくして多ピン化させ、このように多ピン化された半導体装置をユーザへ提供しても、ユーザ側では提供された半導体装置を使用できないような事態が生じる恐れがある。また、実装面サイズをある一定のサイズとしたまま、外部端子のピッチを小さくしても、多ピン化の際に実現できるピン数は制限されてしまう。
【０００７】
一方、外部端子のピッチをある一定値に固定したまま、多ピン化を実現するためには、実装面サイズを増加させることが考えられる。ここで、ＷＣＳＰ構造を有する半導体装置では、半導体チップの表面のサイズと、実装面のサイズとは等しくなる。従って、ＷＣＳＰ構造を有する半導体装置において、実装面サイズを増加させる場合、半導体チップの表面サイズを増加させることとなる。
【０００８】
半導体チップは、通常、回路素子を具えている。周知の通り、この回路素子は、設計に応じた任意好適な電気的動作を行わせるために、例えば集積回路として設けられている。半導体チップの表面サイズを増加させるには、この半導体チップに形成されている回路素子の設計を変更することが考えられる。しかし、回路素子の設計を変更すると、半導体チップの製造コストは高くなってしまう。
【０００９】
また、回路素子の設計を変更させずに、半導体チップの表面サイズを増加させる場合、この半導体チップは、目的とする実装面サイズを有するＷＣＳＰ構造のパッケージングにのみ用いられることとなり、当該半導体チップに対して、前述したＷＣＳＰ構造以外のパッケージング構造を適用することが出来なくなってしまう。また、この場合も、半導体チップの製造コストが高くなるという事態を回避することはできない。
【００１０】
よって、外部端子のピッチをある一定値に固定したまま、実装面サイズを増加させて、多ピン化の実現を図るためには、ＷＣＳＰ以外のパッケージ構造を、半導体チップに対して適用することとなる。すなわち、ＷＣＳＰ構造を有する従来の半導体装置によれば、上述したような問題が生じる結果、多ピン化を実現するのが困難であった。
【００１１】
この発明は、以上説明したような問題点に鑑み成されたものであり、従って、この発明の目的は、実装面サイズを増加させることによって多ピン化を容易に実現することのできる、ＷＣＳＰ構造を有する半導体装置、及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上述した目的を達成するため、この発明の半導体装置は、複数の回路素子接続用パッドが設けられている第１領域、及び該第１領域の周辺を取り囲む第２領域を有する半導体基板を具えている。また、この発明の半導体装置において、複数の第１外部端子が第１領域上に配置され、及び複数の第２外部端子が第２領域上に配置されている。そして、この発明の半導体装置は、第１領域上に形成され、複数の第１外部端子と複数の回路素子接続用パッドのうちの第１個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第１配線構造と、第１領域上から第２領域上に渡って形成され、複数の第２外部端子と複数の回路素子接続用パッドのうちの第２個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第２配線構造とを具えるとともに、第２領域上に配置され、複数の第２配線構造のいずれかと電気的に接続されている受動素子とを具えている。
【００１３】
この発明の半導体基板における第１領域は回路素子形成領域である。そして、この発明の半導体装置によれば、第１領域と同等のサイズの実装面に複数の第１外部端子が配置され、かつ第２領域と同等のサイズの実装面に複数の第２外部端子が配置されている。よって、第１領域及び第２領域のサイズ、すなわち半導体基板の表面サイズが、この発明の半導体装置の実装面サイズと等しくなる。
【００１４】
ここで、既に説明した、ＷＣＳＰ構造を有する従来の半導体装置では、半導体装置の実装面は、半導体チップにおける回路素子形成領域と同等のサイズとなる。よって、この発明の第１領域の半導体基板の表面サイズは、従来の半導体装置の実装面サイズに該当するといえる。
【００１５】
この発明の半導体装置において多ピン化を行うにあたり、第１領域と同等のサイズの実装面に第１外部端子を複数個配置するだけでは目的とするピン数を達成するのが困難である場合でも、第２領域に対して第２外部端子を複数個配置することができる。すなわち、この発明の半導体装置において、第２領域は、実装面サイズが目的とするピン数が達成できるようなサイズとなるように、第１領域に対して設けられている。
【００１６】
そして、第１領域上において、複数の第１外部端子は、第１個数の回路素子接続用パッドと、電気的に個別に複数の第１配線構造によって接続され、かつ複数の第２外部端子は、第２個数の回路素子接続用パッドと、第１領域上から第２領域上に渡って形成される複数の第２配線構造によって、電気的に個別に接続されている。この発明において、第１配線構造の配線方式をファンイン方式と称し、このファンイン方式に対して、第２配線構造の、第１領域から第２領域に渡る配線方式をファンアウト方式と称する。
【００１７】
従って、この発明の半導体装置によれば、回路素子そのものの設計を変えることなく、この回路素子形成領域である第１領域に対して第２領域を設けることによって、実装面サイズを所望のサイズとすることができる。そして、このようなサイズの実装面に対して、複数の第１及び第２外部端子を、上述したように設けることによって、目的とするピン数を実装面において達成することができ、その結果、多ピン化を実現することができる。
【００１８】
また、以上説明したような構成を有するこの発明の半導体装置によれば、実装面サイズを所望のサイズとすることができるため、第１及び第２外部端子、それぞれのピッチを、当該半導体装置を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【００１９】
さらに、この発明における半導体基板の構成によれば、半導体ウェハに形成された状態であって、かつパッケージングを行う前の状態において、スクライブラインを、半導体基板の、第１領域の外周と第２領域の外周とに対してそれぞれ設けておけば、第１領域の外周に設けられたスクライブラインに沿ってダイシングを行い、第１領域のみ、すなわち回路素子形成領域のみを、半導体ウェハから切り出すこともできる。この場合、切り出された半導体基板の第１領域を含む半導体チップに対して、上述したようなＷＣＳＰ構造のパッケージ以外のパッケージを行うことも可能となる。
【００２０】
さらに、この発明の半導体装置に対して、実装基板に実装される受動素子を、上述したように、当該半導体装置の第２領域上に設けることによって、実装基板に実装される搭載部品の数を低減することができる。また、上述したように、この発明の半導体装置の構成によれば、第２領域上に受動素子は形成されているため、第１領域の回路素子とこの受動素子との電磁干渉を防ぐことができる。
【００２１】
【発明の実施の形態】
以下、図を参照して、この出願に係わる発明による実施の形態について説明する。尚、以下の説明に用いる各図は、この発明を理解できる程度に概略的に示してあるに過ぎず、従って、この発明が図示例のみに限定されるものでないことは理解されたい。また、説明に用いる各図において、同様な構成成分については、同一の符号を付して示し、重複する説明を省略することもある。また、説明に用いる各図において、一部の構成要素について、断面を示すハッチングを省略することもある。
【００２２】
［第１の実施の形態］
この発明の半導体装置の第１の実施の形態について説明する。
【００２３】
１．この実施の形態の半導体装置の構成
この実施の形態の半導体装置は、半導体ウェハ上に形成された新チップ用構造体に対して、ＷＣＳＰ構造のパッケージングが施される結果得られる。まず、図２（Ａ）及び（Ｂ）について説明する。図２（Ａ）は、前述したようなパッケージングが行われていない状態における半導体ウェハ２の構成を上方から見た概略的な平面図であって、図２（Ｂ）は、新チップとなるべき構造体が、半導体ウェハ２中に占める領域関係を説明するための概略図である。尚、以下の説明において、この構造体についても新チップと称しても誤解を生じないので、この構造体を新チップとも称する。
【００２４】
図２（Ａ）に示すように、半導体ウェハ２上には、複数のスクライブラインが格子状に形成されている。これらスクライブラインによって区画される領域のそれぞれに、新チップ１１６が形成されている。
【００２５】
次に、この図２（Ａ）において、符号を付与して示した新チップ１１６の周辺の拡大図を、図２（Ｂ）に示す。図２（Ｂ）において、複数のスクライブラインは、それぞれ符号Ｌ１を付与して示してある。これらスクライブラインＬ１を第１スクライブラインとすると、上述したように、複数の第１スクライブラインＬ１によって区画される領域のそれぞれが、上述した新チップ１１６の領域となる。
【００２６】
また、この実施の形態によれば、図２（Ｂ）において符号Ｌ２を付与した破線で示される第２スクライブラインが、第１スクライブラインのそれぞれに対して設けられている。図２（Ｂ）に示すように、１本の第１スクライブラインＬ１に対し、２本の第２スクライブラインＬ２が、当該第１スクライブラインＬ１の両側に所定の間隔を空けて、当該第１スクライブラインＬ１と平行に設けられている。この所定の間隔について詳細な説明は後述する。
【００２７】
ここで、図２（Ｂ）に、斜線を施して示す新チップ１１６に注目すれば、この新チップ１１６の領域は、４本の第２スクライブラインＬ２によって、第１領域１０２と、この第１領域１０２以外の領域である第２領域１０４とに分けられる。図２（Ｂ）に示す構成例によれば、第１領域１０２は、新チップ１１６において、４本の第２スクライブラインＬ２によって四角形状に区画された中央の領域であって、第２領域１０４は、第２スクライブラインＬ２と第１スクライブラインＬ１とで挟まれた領域であって、前述した第１領域１０２を中心にして、この領域をとりまく当該新チップ１１６の領域である。
【００２８】
次に、図２（Ａ）及び（Ｂ）を参照して説明した構成を有する新チップ１１６に対して、ＷＣＳＰ構造のパッケージングを施した後、半導体ウェハ２から切り出して得られる、この実施の形態の半導体装置１００の構成について、図１を参照して説明する。図１には、半導体装置１００の上方から見た、当該半導体装置１００の各部構成要素の配置関係を示してある。
【００２９】
既に説明したように、半導体装置１００は、上述したように予め第１領域１０２と、第２領域１０４とが、一体的に形成されている新チップ１１６を有している。この実施の形態によれば、第１領域１０２は回路素子が形成されている領域であり、この第１領域１０２上には複数の電極パッド（以下、回路素子接続用パッドとも称する）１８が設けられている。図１に示す構成によれば、複数の回路素子接続用パッド１８は、各回路素子接続用パッド１８のピッチ（すなわち配列間隔）が同一となるように、第１領域１０２の内周に沿って設けられている。
【００３０】
また、新チップ１１６の第１領域１０２上には複数の第１外部端子１３２ａが配置され、新チップ１１６の第２領域１０４上には複数の第２外部端子１３２ｂが配置されている。複数の第１外部端子１３２ａは、各第１外部端子１３２ａのピッチが同一となるように、第１領域１０２上に設けられている。また、複数の第２外部端子１３２ｂは、各第２外部端子１３２ｂのピッチが同一となるように、第２領域１０４上に設けられている。
【００３１】
そして、複数の第１外部端子１３２ａは、複数の回路素子接続用パッド１８のうちの第１個数の回路素子接続用パッド１８と、ファンイン方式の複数の第１配線構造１３０ａによって、電気的に個別に接続される。また、複数の第２外部端子１３２ｂは、複数の回路素子接続用パッド１８のうちの第２個数の回路素子接続用パッド１８と、ファンアウト方式の複数の第２配線構造１３０ｂによって、電気的に個別に接続される。
【００３２】
尚、この実施の形態によれば、第１個数に第２個数を加えて得られる数は、第１領域１０２上に設けられた回路素子接続用パッド１８の総数と同等か、それよりも少なくなるのが好ましい。また、前述した第１個数及び第２個数のそれぞれの数は、設計に応じて当業者が決め得る設計事項である。
【００３３】
さらに、この実施の形態によれば、新チップ１１６の第２領域１０４上に受動素子が配置されている。図１には、受動素子として、インダクタ１０６及びキャパシタ１０８を用い、これらインダクタ１０６及びキャパシタ１０８のそれぞれを第２領域１０４上に配置した構成を示してある。そして、インダクタ１０６及びキャパシタ１０８はそれぞれ、複数の第２配線構造１３０ｂのいずれかに電気的に接続される。
【００３４】
この実施の形態におけるキャパシタ１０８は、好ましくは、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とによって構成されている。このような構成を有するキャパシタ１０８と第２配線構造１３０ｂとの電気的な接続は、このキャパシタ１０８の下部電極及び上部電極を、それぞれ第２配線構造１３０ｂへ電気的に接続することによって行われるのが好ましい。
【００３５】
この第２配線構造１３０ｂへの電気的な接続は、好ましくは、以下のような手順によって行われる。すなわち、図１に示すように、キャパシタ１０８の下部電極は第２外部端子１３２ｂに電気的に接続されるとともに、下部電極が電気的に接続される第２外部端子１３２ｂとは別の第２外部端子１３２ｂに、上部電極は電気的に接続される。そして、下部電極が前述したように接続された第２外部端子１３２ｂ、及び上部電極が前述したように接続された第２外部端子１３２ｂは、第２配線構造１３０ｂによって、それぞれ、回路素子接続用パッド１８に接続されている。
【００３６】
図１において、下部電極に接続された第２外部端子１３２ｂに対して接続される第２配線構造１３０ｂを、下部電極用第２配線構造１３０ｂａとし、上部電極と接続された第２外部端子１３２ｂに対して接続される第２配線構造１３０ｂを、上部電極用第２配線構造１３０ｂｂとして示してある。
【００３７】
尚、キャパシタ１０８において、誘電体膜は、高誘電体、低誘電体、及び強誘電体等の誘電体材料より選択される一種の材料によって構成されるのが好ましい。この実施の形態では、誘電体膜として、高誘電体膜を用いた構成について以下に説明する。
【００３８】
一方、図１に示すように、この実施の形態におけるインダクタ１０６は、好ましくは、第２配線構造１３０ｂの、回路素子接続用パッド１８から第２外部端子１３２ｂへの配線経路の途中に設けられている。図１において、インダクタ１０６が設けられた第２配線構造１３０ｂを、インダクタ用第２配線構造１３０ｂｃとして示してある。
【００３９】
次に、図１を参照して説明した半導体装置１００における、第１配線構造１３０ａ及び第２配線構造１３０ｂの構成に注目し、図３及び図４を参照して、さらに詳細に説明する。
【００４０】
図３には、第１配線構造１３０ａ及び第２配線構造１３０ｂの構成に注目し、半導体装置１００を上方からみた図を簡略化して示してある。また、図４には、図３に示す半導体装置１００について、Ｂ−Ｂ’線に沿って切断された部分の構成を示してある。尚、図３及び図４に示す第１及び第２配線構造１３０ａ及び１３０ｂ等の構成は単なる一例であって、これらの構成は同図中に示す構成に限定されない。
【００４１】
図３は、既に説明した図１と同様、半導体装置１００の上方からみた、当該半導体装置１００の各構成要素の配置関係を示す図である。図３において、第１領域１０２には、この第１領域１０２上に配置されている２個の第１外部端子１３２ａと、２個の回路素子接続用パッド１８ａ及び１８ｂとを示してあり、第２領域１０４には４個の第２外部端子１３２ｂが示してある。また、図３において、前述した、２個の第１外部端子１３２ａ、２個の回路素子接続用パッド１８ａ及び１８ｂ、及び４個の第２外部端子１３２ｂは、Ｂ−Ｂ’線に沿って配置されている。具体的には、図３において、Ｂ−Ｂ’線を図中のＢからＢ’に向かう方向に沿ってたどったとき、２個の第２外部端子１３２ｂと、これら第２外部端子１３２ｂの一方と第２配線構造１３０ｂによって接続されている回路素子接続用パッド１８ａと、２個の第１外部端子１３２ａと、これら２個の第１外部端子１３２ａの一方と第１配線構造１３０ａによって接続されている回路素子接続用パッド１８ｂと、２個の第２外部端子１３２ｂとが順に配置されている。さらに、図３において、前述した第２配線構造１３０ｂは、Ｂ−Ｂ’線を図中のＢからＢ’に向かう方向の、２個目に配置されている第２外部端子１３２ｂに接続されており、第１配線構造１３０ａは、前述したＢからＢ’に向かう方向の、２個目に配置されている第１外部端子１３２ａに接続されている。
【００４２】
尚、図３に示す外部端子のうち、第１及び第２配線構造１３０ａ及び１３０ｂの接続が示されていない、１つの第１外部端子１３２ａ及び３つの第２外部端子１３２ｂは、実際には、図３に図示されていない任意の回路素子接続用パッド１８と、第１及び第２配線構造１３０ａ及び１３０ｂによって、それぞれ接続されているとする。
【００４３】
次に、図３に示す半導体装置１００について、図４を参照して説明する。図４に示す構成によれば、新チップ１１６は、半導体基板１１２を有している。この半導体基板１１２には回路素子１４が形成されている。そして、新チップ１１６において、第１領域１０２は、半導体基板１１２の回路素子１４が形成されている領域であり、この半導体基板１１２の第１領域１０２以外の領域が第２領域１０４となる。
【００４４】
尚、既に説明したように、回路素子１４は、ＬＳＩなどの集積回路を有する能動素子によって構成されるのが好ましい。また、図４に示す半導体チップ１１６の構成によれば、半導体基板１１２において、第１領域１０２に形成された回路素子１４の表面１４ａが、第１領域１０２における半導体基板１１２の表面となっている。
【００４５】
新チップ１１６は、図１を参照して説明したように、第１領域１０２上に複数の回路素子接続用パッド１８を有するとともに、半導体基板１１２上にパッシベーション膜１２０を有している。図４において、パッシベーション膜１２０は、２つの回路素子接続用パッド１８ａ及び１８ｂのそれぞれの頂面を除いて、これら回路素子接続用パッド１８ａ及び１８ｂを埋め込むようにして、半導体基板１１２上に設けられている。
【００４６】
既に図２（Ｂ）を参照して説明したように、新チップ１１６には第１領域１０２の外周に沿って、第２スクライブラインＬ２が設けられている。従って、図４に示す構成例において、第１領域１０２の外周上に位置するパッシベーション膜１２０には、第２スクライブラインＬ２に沿った溝１４０が設けられている。
【００４７】
ここで、第１配線構造１３０ａ、及び第２配線構造１３０ｂのそれぞれについて説明する。この実施の形態によれば、第１配線構造１３０ａは、第１外部端子１３２ａと電気的に接続される電極ポストとして第１ポスト部１２８ａと、この第１ポスト部１２８ａと回路素子接続用パッド１８ｂとを電気的に接続する第１再配線層１２４ａとから構成されている。尚、この第１再配線層１２４ａの一部を第１ポスト用パッド１２６ａとしてあり、第１ポスト部１２８ａをこの第１ポスト用パッド１２６ａと電気的に接続してあるのが好ましい。
【００４８】
また、第２配線構造１３０ｂは、第２外部端子１３２ｂと電気的に接続される電極ポストとして第２ポスト部１２８ｂと、この第２ポスト部１２８ｂと回路素子接続用パッド１８ａとを電気的に接続する第２再配線層１２４ｂとから構成されている。尚、この第２再配線層１２４ｂの一部を第２ポスト用パッド１２６ｂとしてあり、第２ポスト部１２８ｂをこの第２ポスト用パッド１２６ｂと電気的に接続してあるのが好ましい。
【００４９】
図４に示す構成によれば、第１再配線層１２４ａは、新チップ１１６上に設けられていて、特に、第１領域１０２内において、回路素子接続用パッド１８ｂと第１ポスト部１２８ａとの間を接続する、ファンイン方式の配線として形成されている。また、図４において、第２再配線層１２４ｂは、新チップ１１６上に設けられていて、特に、第１領域１０２から第２領域１０４に渡って、回路素子接続用パッド１８ａと第２ポスト部１２８ｂとの間を接続する、ファンアウト方式の配線として形成されている。
【００５０】
そして、パッシベーション膜１２０上には、半導体装置１００を動作させる際、第１再配線層１２４ａ及び第２再配線層１２４ｂ同士がショートするのを防ぐための絶縁膜１２２が形成されている。
【００５１】
また、図４に示す絶縁膜１２２は、第１絶縁膜１２２ａと、この第１絶縁膜１２２ａ上に積層される第２絶縁膜１２２ｂとから構成される。このように、絶縁膜１２２を２層構造とするのは、図１を参照して説明したように、第２領域１０４上に受動素子が設けられるためである。この受動素子の構成について、更なる詳細は後述する。
【００５２】
そして、第１ポスト用パッド１２６ａと第２ポスト用パッド１２６ｂは、絶縁膜１２２上に設けられている。図４に示すように、第１再配線層１２４ａの一端側を、絶縁膜１２２を貫いて、回路素子接続用パッド１８ｂの頂面と電気的に接続させてあり、一方、この一端側から当該第１再配線層１２４ａを絶縁膜１２２上に延在させて形成し、かつ当該第１再配線層１２４ａの他端側を第１ポスト用パッド１２６ａとしてある。また、第２再配線層１２４ｂは、第１再配線層１２４ａと同様に、その一端側を他の回路素子接続用パッド１８ａと電気的に接続させるとともに、その他端側を第２ポスト用パッド１２６ｂとしてある。
【００５３】
ここで、第１ポスト用パッド１２６ａは、好ましくは、この第１ポスト用パッド１２６ａと、第１ポスト部１２８ａを介して電気的に接続される第１外部端子１３２ａの配置位置に対応して絶縁膜１２２上に配置されている。また、第２ポスト用パッド１２６ｂも、第１ポスト用パッド１２６ａと同様に、第２外部端子１３２ｂの配置位置に対応して絶縁膜１２２上に配置されているのが好ましい。
【００５４】
図４に示す構成例では、各パッドと外部端子との接続は次のようにして行われている。図４に示す２つの第１ポスト用パッド１２６ａ上のそれぞれには、これらパッド１２６ａと電気的に接続されて第１ポスト部１２８ａがそれぞれ形成されている。また、図４に示す４つの第２ポスト用パッド１２６ｂ上のそれぞれには、同様に、第２ポスト部１２８ｂが設けられている。
【００５５】
また、絶縁膜１２２上には、封止部１３４が、第１領域１０２上に形成された２つの第１ポスト部１２８ａ、及び第２領域１０４上に形成された４つの第２ポスト部１２８ｂを埋め込むように設けられている。また、封止部１３４は、２つの第１ポスト部１２８ａ及び４つの第２ポスト部１２８ｂの、それぞれの頂面が、この封止部１３４から露出するように形成されている。
【００５６】
そして、２つの第１ポスト部１２８ａのそれぞれの、封止部１３４から露出した頂面に第１外部端子１３２ａが設けられ、４つの第２ポスト部１２８ｂのそれぞれの、封止部１３４から露出した上部に第２外部端子１３２ｂが設けられている。
【００５７】
従って、図４に示す構成例では、第１領域１０２上の絶縁膜１２２上には、図３に示す２個の第１外部端子１３２ａのそれぞれの直下の位置に、第１ポスト用パッド１２６ａが設けられており、また、第２領域１０４上の絶縁膜１２２上には、図３に示す４個の第２外部端子１３２ｂのそれぞれの直下の位置に、第２ポスト用パッド１２６ｂが設けられている。
【００５８】
次に、この発明の半導体装置１００における、インダクタ１０６及びキャパシタ１０８の構成に注目し、図５及び図６を参照して、さらに詳細に説明する。
【００５９】
図５（Ａ）には、半導体装置１００を上方からみた図を、インダクタ１０６及びキャパシタ１０８の配置のようすが分かる程度に簡略化して示してあり、図５（Ｂ）には、キャパシタ１０８と第２配線構造１３０ｂとの接続の一例を示してある。また、図６には、図５（Ａ）に示す半導体装置１００について、Ｃ−Ｃ’線に沿って切断された部分の構成を示してある。尚、図５（Ａ）及び（Ｂ）と図６に示すキャパシタ１０８等の各構成要素の構成は単なる一例であって、これらの構成はこれらの図中に示す構成に限定されない。
【００６０】
まず、図５（Ａ）について説明する。図５（Ａ）は、既に説明した図１と同様、半導体装置１００の上方からみた、各構成要素の配置関係を示す図であって、図５（Ａ）には、第１領域１０２上に配置された２個の第１外部端子１３２ａと、第２領域１０４上に配置された１つのキャパシタ１０８及び１つのインダクタ１０６とを示してある。
【００６１】
ここで、図１を参照して既に説明したように、キャパシタ１０８が２個の第２外部端子１３２ｂと電気的に接続されているとともに、これら２個の第２外部端子１３２ｂが、下部電極用第２配線構造１３０ｂａ及び上部電極用第２配線構造１３０ｂｂによって、それぞれ個別に、かつ２個の回路素子接続用パッド１８に電気的に接続されている。また、インダクタ１０６は、図１を参照して既に説明したように、インダクタ用第２配線構造１３０ｂｃによって、別の回路素子接続用パッド１８及び第２外部端子１３２ｂのそれぞれに電気的に接続されている。
【００６２】
図５（Ａ）において、Ｃ−Ｃ’線の図中のＣからＣ’に向かう方向に沿って、キャパシタ１０８の下部電極と電気的に接続された第２外部端子１３２ｂと、キャパシタ１０８と、下部電極用第２配線構造１３０ｂａと接続された回路素子接続用パッド１８ｃと、２個の第１外部端子１３２ａと、インダクタ１０６と上述したように接続された回路素子接続用パッド１８ｄと、インダクタ１０６と、このインダクタ１０６と上述したように接続された第２外部端子１３２ｂとが順に配置されている。
【００６３】
尚、図５（Ａ）に示す２つの第１外部端子１３２ａのそれぞれは、実際には、同図中に図示されていない第１配線構造１３０ａによって、図３及び図４を参照して説明したように、同図中に図示されていない任意の回路素子接続用パッド１８に接続されているとする。
【００６４】
次に、半導体装置１００の構成について、図５（Ｂ）及び図６を参照して説明する。尚、新チップ１１６の構成については、既に、図４を参照して説明した。従って、新チップ１１６の構成に関して、既に行った説明と重複する説明は省略する。また、図６において、図４を参照して既に説明した構成と同様な構成については、その重複する説明は省略する。
【００６５】
ここで、この実施の形態では、図１を参照して既に説明したように、下部電極用第２配線構造１３０ｂａ及び上部電極用第２配線構造１３０ｂｂと、インダクタ用第２配線構造１３０ｂｃは、それぞれ、第２配線構造１３０ｂの一種であるので、それぞれ、図４を参照して説明した第２配線構造１３０ｂと同様の構成を有する。
【００６６】
下部電極用第２配線構造１３０ｂａが有する、第２再配線層１２４ｂと、該第２再配線層１２４ｂの一部である第２ポスト用パッド１２６ｂと、第２ポスト部１２８ｂとを、それぞれ、下部電極用再配線層１２４ｂａ、下部電極用パッド１２６ｂａ、及び下部電極用ポスト部１２８ｂａとして示してある。また、上部電極用第２配線構造１３０ｂｂが有する、第２再配線層１２４ｂと、該第２再配線層１２４ｂの一部である第２ポスト用パッド１２６ｂと、第２ポスト部１２８ｂとを、それぞれ、上部電極用再配線層１２４ｂｂ、上部電極用パッド１２６ｂｂ、及び上部電極用ポスト部１２８ｂｂとして示してある。さらに、インダクタ用第２配線構造１３０ｂｃが有する、第２再配線層１２４ｂと、該第２再配線層１２４ｂの一部である第２ポスト用パッド１２６ｂと、第２ポスト部１２８ｂとを、それぞれ、インダクタ用再配線層１２４ｂｃ、インダクタ用パッド１２６ｂｃ、及びインダクタ用ポスト部１２８ｂｃとして示してある。
【００６７】
図６において、下部電極用再配線層１２４ｂａは、新チップ１１６上に、第１領域１０２から第２領域１０４に渡って、回路素子接続用パッド１８ｃと下部電極用ポスト部１２８ｂａとの間を接続する、ファンアウト方式の配線として形成されている。また、インダクタ用再配線層１２４ｂｃも、下部電極用再配線層１２４ｂａと同様、回路素子接続用パッド１８ｄとインダクタ用ポスト部１２８ｂｃとの間を接続する、ファンアウト方式の配線として形成されている。
【００６８】
ここで、既に図４を参照して説明したように、パッシベーション膜１２０上には、第１絶縁膜１２２ａ及び第２絶縁膜１２２ｂから構成される絶縁膜１２２が形成されている。図６に示す構成によれば、第１絶縁膜１２２ａはパッシベーション膜１２０上に形成されており、この第１絶縁膜１２２ａ上に第２絶縁膜１２２ｂが形成されている。
【００６９】
図６において、下部電極用再配線層１２４ｂａに着目する。この下部電極用再配線層１２４ｂａの一端側は、第１絶縁膜１２２ａを貫いて、回路素子接続用パッド１８ｃの頂面と電気的に接続されている。そして、下部電極用再配線層１２４ｂａは、この回路素子接続用パッド１８ｃ側から、第１絶縁膜１２２ａ上に沿って、キャパシタ１０８の下部電極１０８ａと電気的に接続されている。この下部電極１０８ａは、第１絶縁膜１２２ａ上に設けられている。
【００７０】
キャパシタ１０８は、下部電極１０８ａの上側に順次に高誘電体膜１０８ｂと上部電極１０８ｃとを具えている。すなわち、キャパシタ１０８の上部電極１０８ｃと高誘電体膜１０８ｂと下部電極１０８ａは縦型の積層構造となっているので、キャパシタ１０８の上部電極１０８ｃの真下に、キャパシタ１０８の下部電極１０８ａが配置されている。また、図６に示す構成例によれば、高誘電体膜１０８ｂは、キャパシタ１０８の下部電極１０８ａとともに第２絶縁膜１２２ｂ中に埋め込まれており、高誘電体膜１０８ｂの上面と第２絶縁膜１２２ｂの上面とは実質的に同じ高さレベルになっている。さらに、キャパシタ１０８の上部電極１０８ｃは、適当な配線パターン１２５（図５参照）と上部電極用ポスト部１２８ｂｂとを経て、別の第２外部端子１３２ｂへと接続されている。
【００７１】
一方、図６において、インダクタ用再配線層１２４ｂｃに着目する。インダクタ用再配線層１２４ｂｃは、その中間に電気的に直列的に接続されたインダクタ１０６を具えている。このインダクタ１０６は、第１絶縁膜１２２ａ上に設けられている。インダクタ用再配線層１２４ｂｃの一端側は、第１絶縁膜１２２ａを貫いて回路素子接続用パッド１８ｄの頂面と電気的に接続されている。このインダクタ用再配線層１２４ｂｃは、回路素子接続用パッド１８ｄ側から第１絶縁膜１２２ａ上に延在させて形成されており、かつこの第１絶縁膜１２２ａから第２絶縁膜１２２ｂを貫いて第２絶縁膜１２２ｂ上に延在させて形成された他端側をインダクタ用パッド１２６ｂｃとしてある。
【００７２】
尚、図１と、図５（Ａ）及び図６に示すインダクタ１０６を、コイルを用いて形成した構成として示してある。図６に示すように、インダクタ１０６は、第１絶縁膜１２２ａ上に形成されたインダクタ用再配線層１２４ｂｃの一部をスパイラル形状とすることによって、形成できる。ここで、前述したインダクタ１０６の構成は、単なる一例であって、この実施の形態によれば、インダクタンスを有する所望の回路素子を用いて、インダクタ１０６を、インダクタ用再配線層１２４ｂｃに対し、電気的に直列または並列に構成することが出来る。
【００７３】
また、図６において、インダクタ用パッド１２６ｂｃは、その直上に、これと電気的に接続されたインダクタ用ポスト部１２８ｂｃを具えている。このポスト部１２８ｂｃの頂面は封止部１３４の上面で露出されていて、この頂面に第２外部端子１３２ｂが、インダクタ用ポスト部１２８ｂｃと電気的に接続されるようにして、設けられている。
【００７４】
ところで、図６において、第２絶縁膜１２２ｂ上には、上述したインダクタ用パッド１２６ｂｃのほか、下部電極用パッド１２６ｂａ及び第１ポスト用パッド１２６ａが設けられている。図６において、図５（Ａ）に示す２個の第１外部端子１３２ａのそれぞれの配置位置に対応して、第１ポスト用パッド１２６ａがそれぞれ設けられている。
【００７５】
また、図６に示すように、下部電極用再配線層１２４ｂａは、第１絶縁膜１２２ａ上から第２絶縁膜１２２ｂを貫いて、第２絶縁膜１２２ｂ上に延在させて形成されている。この第２絶縁膜１２２ｂ上に形成された下部電極用再配線層１２４ｂａの一部を、下部電極用パッド１２６ｂａとしてある。
【００７６】
ここで、図５（Ａ）及び図６に示す構成の半導体装置１００において、キャパシタ１０８と、２つの第２外部端子１３２ｂ、及び図６に示す回路素子接続用パッド１８ｃを含む２つの回路素子接続用パッド１８の、それぞれとの接続の一例について、図５（Ｂ）を参照して説明する。図５（Ｂ）には、２つの第２外部端子１３２ｂのそれぞれに対応して設けられている、下部電極用パッド１２６ｂａ及び上部電極用パッド１２６ｂｂを、２つの第２外部端子１３２ｂのかわりに示してある。
【００７７】
図５（Ｂ）には、回路素子接続用パッド１８ｃを含む２つの回路素子接続用パッド１８と、下部電極用パッド１２６ｂａ及び上部電極用パッド１２６ｂｂと、キャパシタの上部電極１０８ｃと、下部電極用再配線層１２４ｂａ及び上部電極用再配線層１２４ｂｂの、新チップ１１６の上面から見た配置関係を、一例として示してある。
【００７８】
図６に示す構成によれば、下部電極用再配線層１２４ｂａは、回路素子接続用パッド１８ｃの上部から第１絶縁膜１２２ａの上面に沿い、第２絶縁膜１２２ｂを貫通し、該第２絶縁膜１２２ｂ上に延在させて形成されている。そして、第１絶縁膜１２２ａ上の下部電極用再配線層１２４ｂａに、キャパシタの下部電極１０８ａが形成されている。
【００７９】
図５（Ｂ）において、下部電極用再配線層１２４ｂａは、回路接続用パッド１８ｃから下部電極用パッド１２６ｂａに向けて直線状に形成されている構成となる。また、同図中、この下部電極用再配線層１２４ｂａにおけるキャパシタの下部電極１０８ａの形成位置は、キャパシタの上部電極１０８ｃの形成位置と同じ位置となる。
【００８０】
一方、図５（Ａ）に示す、キャパシタの上部電極１０８ｃが電気的に接続された第２外部端子１３２ｂが配置されている位置は、Ｃ−Ｃ’線上の位置からずれている。図５（Ｂ）に示すように、キャパシタの上部電極１０８ｃは、配線パターン１２５により上部電極用パッド１２６ｂｂに電気的に接続されている。そして、上部電極用再配線層１２４ｂｂは、上部電極用パッド１２６ｂｂから回路素子接続用パッド１８まで、上述した下部電極用再配線層１２４ｂａと同様にして形成されている。
【００８１】
以上説明した、この実施の形態の半導体装置１００の構成によれば、この半導体装置１００を実装基板に実装する際、この実装基板に対して、複数の第１及び第２外部端子１３２ａ及び１３２ｂが設けられている封止部１３４の表面が、実装面となる。この実施の形態によれば、この実装面のサイズは、新チップ１１６の表面サイズと同等のサイズであり、かつ新チップ１１６の表面サイズは半導体基板１１２の表面サイズと同等のサイズとなる。また、第１外部端子１３２ａの数に、第２外部端子１３２ｂの数を足した数が、この実施の形態の半導体装置１００の実装面におけるピン数となる。
【００８２】
半導体基板１１２には、第１領域１０２と、第２領域１０４とが設けられている。そして、この実施の形態の半導体装置１００では、実装面における多ピン化を行うにあたり、第１領域１０２の表面サイズと同等のサイズの実装面に第１外部端子１３２ａを複数個配置するだけでは、目的とするピン数を達成するのが困難である場合でも、第２領域１０４の表面サイズと同等のサイズの実装面に対して第２外部端子１３２ｂを複数個配置することができる。
【００８３】
ここで、図２（Ｂ）を参照して説明したように、第２領域１０４の表面サイズは、第１スクライブラインＬ１と、第２スクライブラインＬ２との間の所定の間隔で決定される。この所定の間隔は、実装面サイズが目的とするピン数を配置できるようなサイズとなるように、設定されるのが好ましい。
【００８４】
この実施の形態によれば、上述したように、回路素子形成領域である第１領域１０２に対して設けられる第２領域１０４の表面サイズを所望のサイズとすることにより、実装面サイズを、回路素子１４そのものの設計を変えることなく、変更させることができる。そして、第１領域１０２及び第２領域１０４上の実装面に、複数の第１及び第２外部端子１３２ａ及び１３２ｂを配置することによって、目的とするピン数を達成することができ、その結果、多ピン化を実現することができる。
【００８５】
また、この実施の形態の半導体装置１００によれば、実装面サイズを所望のサイズとすることができるため、第１及び第２外部端子１３２ａ及び１３２ｂの、それぞれのピッチを、当該半導体装置１００を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【００８６】
ここで、複数の外部端子を、矩形の半導体装置１００の実装面に周辺５配列で設ける場合について、ピン数、実装面のサイズ、及び外部端子のピッチのそれぞれの関係について、図２３（Ａ）及び（Ｂ）を参照して説明する。
【００８７】
図２３（Ａ）は、複数の外部端子１３２を周辺５配列で設ける場合の、これら複数の外部端子１３２と半導体装置１００の実装面６０との配置関係を示す図である。また、図２３（Ｂ）は、横軸に実装面サイズをミリメートル（ｍｍ）単位でとり、縦軸にピン数をとったグラフを示す図であって、上述したような半導体装置１００の実装面６０における、ピン数、実装面サイズ、及び外部端子１３２のピッチのそれぞれの関係を説明する図である。
【００８８】
矩形の実装面６０における実装面サイズとは、この実装面６０の縦の長さ及び横の長さのことをいう。図２３（Ａ）には、実装面サイズである、実装面６０の縦の長さ及び横の長さをＳ０として示してある。すなわち、図２３（Ａ）に示す実装面６０の形状は正方形である。そして、それぞれのピッチが同一となるように並べられた５個の外部端子１３２を１単位とすると、図２３（Ａ）に示すように、複数の単位の外部端子１３２を実装面６０の内周に沿って配置させた構成が、複数の外部端子１３２を周辺５配列で設ける構成となる。
【００８９】
図２３（Ｂ）には、ピン数、実装面サイズ、及び外部端子１３２のピッチのそれぞれの関係を表す、第１特性６２、第２特性６４、第３特性６８、及び第４特性７０を示してある。図２３（Ｂ）に示す第１〜第４特性６２、６４、６８、及び７０によれば、実装面サイズに対してピン数は線形的に増加することが分かる。これら第１〜第４特性６２、６４、６８、及び７０におけるそれぞれの傾きは、外部端子１３２のピッチに等しくなる。具体的に、第１特性６２における傾きは、０．３０ｍｍの外部端子１３２のピッチと等しく、第２特性６４における傾きは、０．４０ｍｍの外部端子１３２のピッチと等しく、第３特性６８における傾きは、０．５０ｍｍの外部端子１３２のピッチと等しく、及び第４特性７０における傾きは、０．６５ｍｍの外部端子１３２のピッチと等しい。すなわち、図２３（Ｂ）に示すグラフによれば、実装面サイズが増加するか、もしくは外部端子１３２のピッチが小さくなるほど、実装面のピン数は多くなる。
【００９０】
実装面の構成が、図２３（Ａ）に示すような構成と同様の構成である場合について、従来の半導体装置と、この実施の形態の半導体装置１００とを比較して、具体的に説明する。
【００９１】
従来の半導体装置において、実装面サイズＳ０、すなわち半導体チップの表面サイズを７ｍｍとし、かつ外部端子のピッチを０．５ｍｍとする場合、ピン数は１６０個である。図２３（Ｂ）に示す第１〜第４特性６２、６４、６８、及び７０を参照すれば、実装面におけるピン数を３００ピン程度とするためには、実装面サイズＳ０が７ｍｍの従来の半導体装置では、ピッチ数を小さくしても３００ピン程度のピン数を達成することは困難であり、かつ既に説明したように、実装面サイズを変更させるのも容易ではない。
【００９２】
よって、実装面サイズを変更させて３００ピン程度のピン数を達成する場合、既に説明したように、従来の半導体装置が有する半導体チップに対して、ＷＣＳＰ構造以外の、従来公知のパッケージ構造を適用することが考えられる。例えば、従来公知の、ワイヤボンディング（ＷＢ）方式及びフリップチップボンディング（ＦＣＢ）方式のいずれかの方式のボールグリッドアレイ構造を半導体チップに対して適用する場合、インターポーザ基板を用いて、この基板上に半導体チップを実装することによって、パッケージングを行う。このようなパッケージ構造を採用した半導体装置では、実装基板に実装する場合、前述したインタポーザ基板の、外部端子が配置されている面が実装面となる。よって、この場合、インターポーザ基板のサイズを所望のサイズとすることにより、実装面サイズを変更させることが出来る。
【００９３】
しかし、従来公知のＷＢ方式のボールグリッドアレイ構造では、半導体チップの回路素子上に設けられた回路素子接続用パッドと、インタポーザ基板の外部端子との電気的な接続における、インダクタンスが高くなるなどの問題が生じる。また、ＦＣＢ方式のボールグリッドアレイ構造では、インタポーザ基板として、高価なビルドアップ基板が必要となるほか、フリップチップボンディングの加工時間が長くなり、その結果、当該パッケージング構造を有する半導体装置は、ＷＣＳＰ構造を有する半導体装置と比較すると量産性に劣る。
【００９４】
また、インタポーザ基板を用いる、ＷＢ方式及びＦＣＢ方式のいずれかの方式のボールグリッドアレイ構造を有する半導体装置は、ＷＣＳＰ構造を有する半導体装置と比較して、半導体装置の、半導体チップから実装面へ向かう方向の厚さが厚くなり、かつ製造コストが高くなるという問題点を有する。ここで、上述したような、ＷＢ方式のボールグリッドアレイ構造を有する半導体装置の、半導体チップから実装面へ向かう方向の厚さは、一般的に、１．０５〜１．４ｍｍ程度であり、また、ＦＣＢ方式のボールグリッドアレイ構造を有する半導体装置の、半導体チップから実装面へ向かう方向の厚さは、一般的に、０．８〜１．００ｍｍ程度である。また、ＷＣＳＰ構造を有する半導体装置の、半導体チップから実装面へ向かう方向の厚さは、一般的に、０．４５〜０．７ｍｍ程度である。
【００９５】
一方、この実施の形態の半導体装置１００では、回路素子形成領域である第１領域１０２のサイズを７ｍｍとし、かつ第１外部端子１３２ａ及び第２外部端子１３２ｂのそれぞれのピッチを、上述した外部端子のピッチと同一の０．５ｍｍとしたまま、第１領域１０２に対して設けられた第２領域１０４の表面サイズを変更させて、実装面サイズＳ０を１０．５ｍｍ程度とすることができる。その結果、図２３（Ｂ）に示す第３特性６８を参照すれば、この実施の形態の半導体装置１００では、他のパッケージング構造と比較した場合のＷＣＳＰ構造の優位点を保持したまま、実装面において３００ピン程度のピン数を達成することができる。
【００９６】
尚、この実施の形態によれば、第１及び第２外部端子１３２ａ及び１３２ｂの各ピッチは必ずしも同一とする場合に限られず、また、これら第１及び第２外部端子１３２ａ及び１３２ｂは、図２３を参照して説明したように配列する場合に限られない。第１及び第２外部端子１３２ａ及び１３２ｂの各ピッチ、及びこれら第１及び第２外部端子１３２ａ及び１３２ｂをどのように配列させるかは、当業者が決めうる設計事項である。
【００９７】
さらに、半導体装置１００の新チップ１１６には、図２を参照して説明したように、第１領域１０２の外周には予め第２スクライブラインＬ２が設けられている。また、半導体装置１００の第１領域１０２における新チップ１１６の構成は、好ましくは、既に説明した従来の半導体装置の半導体チップの構成と同様の構成である。
【００９８】
よって、半導体ウェハ２に新チップ１１６が形成された状態であって、かつパッケージングを行う前の状態で、第１領域１０２の外周の第２スクライブラインＬ２に沿ってダイシングを行い、第１領域１０２のみ、すなわち回路素子形成領域のみを、半導体ウェハ２から切り出すこともできる。そして、半導体ウェハ２から切り出された、新チップ１１６の第１領域１０２に該当するチップに対して、ＷＣＳＰ構造のパッケージ以外のパッケージを行うことも可能である。
【００９９】
さらに、この実施の形態の半導体装置１００に対して、実装基板に実装される受動素子を、図１を参照して説明したように、当該半導体装置１００の第２領域１０４上に設けることによって、実装基板に実装される搭載部品の数を低減することができ、かつ回路素子１４とこの受動素子との電磁干渉を防ぐことができる。尚、前述したように実装基板に実装される搭載部品の数を低減させることが出来れば、その結果として、この実装基板のダウンサイジングを実現することが可能となる。
【０１００】
ここで、この実施の形態で用いる受動素子をキャパシタ１０８とした場合、実装基板にこのキャパシタ１０８を実装した場合と比較して、キャパシタ１０８と回路素子接続用パッド１８との間を電気的に接続する配線の長さを短くすることができる。よって、この配線の長さに起因するキャパシタ１０８における寄生インダクタンスは、このキャパシタ１０８を実装基板に実装した場合と比較して低減され、その結果、このキャパシタ１０８におけるノイズを効率的に低減させることができる。
【０１０１】
２．この実施の形態の半導体装置の製造方法
次に、図１を参照して説明したこの実施の形態の半導体装置１００の製造方法について、図３〜図６を参照して説明した半導体装置１００の構成に基づいて以下に説明する。
【０１０２】
この実施の形態の半導体装置１００の製造方法に供する製造工程図を、図７（Ａ）及び（Ｂ）、図８（Ａ）及び（Ｂ）、図９（Ａ）及び（Ｂ）、図１０（Ａ）及び（Ｂ）、図１１及び図１２に示してある。尚、図７（Ａ）及び（Ｂ）は、図４及び図６と同じ位置での断面図である。また、図８（Ａ）及び（Ｂ）と、図９（Ａ）及び（Ｂ）と図１１とは、図６と同じ位置での断面図であって、図１０（Ａ）及び（Ｂ）と図１２とは、図４と同じ位置での断面図である。
【０１０３】
さらに、図７（Ａ）及び（Ｂ）、図８（Ａ）及び（Ｂ）、図９（Ａ）及び（Ｂ）、図１０（Ａ）及び（Ｂ）、図１１及び図１２において、一部の構成について断面を示すハッチングを省略して示してある。また、以下の説明において記載される、特定の材料及び条件、膜厚等は、好適例のひとつに過ぎず、この実施の形態の製造方法は、何らこれらに限定されない。
【０１０４】
図７（Ａ）には、例えば、図２を参照して説明したようにして、半導体ウェハ２上に形成され、かつ当該半導体ウェハ２における前処理が終了した状態の新チップ１１６の構成を示してある。この新チップ１１６は、図４を参照して既に説明したように、シリコン（Ｓｉ）基板を用いて構成され、かつ回路素子１４が形成されている半導体基板１１２を有している。
【０１０５】
そして、第１領域１０２の表面上には、Ａｌ（アルミニウム）を含む合金、Ａｕ（金）を含む合金、及びＣｕ（銅）を含む合金のうちから選択された一種の合金を材料として構成される回路素子接続用パッド１８が設けられている。また、図４を参照して既に説明したように、半導体基板１１２上には、シリコン窒化膜（ＳｉＮ）を用いて構成されるパッシベーション膜１２０が、膜厚０．５〜１．０μｍ程度で形成されている。尚、回路素子接続用パッド１８は、前述した合金のみを材料として用いて構成される場合に限定されず、所望の金属材料を用いて構成してもよい。
【０１０６】
次に、従来既知のスピンコート法（スピン塗布法）により、パッシベーション膜１２０上に、絶縁材料であるポリイミドを、厚さ１０μｍ程度でコーティングして、第１絶縁膜１２２ａを形成する。続いて、第１絶縁膜１２２ａの主表面から、パッシベーション膜１２０から露出した回路素子接続用パッド１８上部の一部に達する開口部６００を公知のホトリソグラフィ技術により、形成する（図７（Ｂ））。尚、この開口部６００は、既に図６を参照して説明した、下部電極用再配線層１２４ｂａ及びインダクタ用再配線層１２４ｂｃのいずれかを形成するために設けられるのが好ましい。従って、好ましくは、図４を参照して説明したような、受動素子と接続されない、第１再配線層１２４ａ及び第２再配線層１２４ｂを形成するための開口部６００は、上述した図７（Ｂ）を参照して説明した工程では、形成されない。
【０１０７】
その後、図７（Ｂ）に示す２つの開口部６００のうち、一方の開口部６００から、第１領域１０２上から第２領域１０４上に渡る第１絶縁膜１２２ａの表面上に沿って、図６を参照して説明した下部電極用再配線層１２４ｂａが、銅（Ｃｕ）か或いは銅（Ｃｕ）を含む合金のいずれかを材料として用いて、形成される（図８（Ａ））。この下部電極用再配線層１２４ｂａにおいて、図６に示すキャパシタ１０８の形成位置に対応する、当該下部電極用再配線層１２４ｂａの部分を、キャパシタ１０８の下部電極１０８ａとして形成する（図８（Ａ））。
【０１０８】
また、図７（Ｂ）に示す２つの開口部６００のうち、前述した下部電極用再配線層１２４ｂａと同様にして、図６を参照して説明したインダクタ用再配線層１２４ｂｃが、上述した下部電極用再配線層１２４ｂａを構成する材料と同様の材料を用いて、形成される（図８（Ａ））。ここで、このインダクタ用再配線層１２４ｂｃにおいて、図６に示すインダクタ１０６の形成位置に対応する、当該インダクタ用再配線層１２４ｂｃの部分を、スパイラル形状とすることによってインダクタ１０６を形成する（図８（Ａ））。
【０１０９】
具体的に、上述した下部電極用再配線層１２４ｂａ及びインダクタ用再配線層１２４ｂｃの形成は、以下の手順によって行うのが好適である。すなわち、チタンと銅（Ｔｉ／Ｃｕ）を含む合金をターゲットとする、従来公知のスパッタ法を行った後、従来公知のホトリソグラフィ技術によりパターン化されたレジストをマスクにして、銅（Ｃｕ）を従来公知の方法によりメッキする。その後、レジストを除去して、従来公知のエッチング技術によりＴｉ／Ｃｕ（チタン及び銅の合金）の合金膜をエッチングして、上述した下部電極用再配線層１２４ｂａ及びインダクタ用再配線層１２４ｂｃと、インダクタ１０６とを形成する。尚、下部電極用再配線層１２４ｂａ及びインダクタ用再配線層１２４ｂｃの膜厚は、好ましくは、５μｍ程度で形成される。尚、下部電極用再配線層１２４ｂａ及びインダクタ用再配線層１２４ｂｃの膜厚は、インダクタ１０６の特性を確保するため、前述した５μｍから数μｍ程度変更させてもよい。
【０１１０】
次に、図８（Ａ）における、第１絶縁膜１２２ａの主表面上に、従来公知の印刷形成方法、及び従来公知のスピンコート法のいずれかにより、チタン酸バリウムを用いて構成される高誘電体膜を形成する。尚、第１絶縁膜１２２ａ上の、下部電極用再配線層１２４ｂａとインダクタ用再配線層１２４ｂｃとインダクタ１０６は、前述したようにして形成された高誘電体膜中に埋め込まれる。
【０１１１】
その後、公知のホトリソグラフィ技術及び公知のエッチング技術により、キャパシタの下部電極１０８ａ上に、キャパシタの高誘電体膜１０８ｂを形成する（図８（Ｂ））。尚、図８（Ｂ）を参照して説明した工程のかわりに、図９（Ａ）を参照して以下に説明する工程において、図８（Ｂ）を参照して説明した工程と同様の手順によって、高誘電体膜１０８ｂを形成してもよい。尚、高誘電体膜１０８ｂの膜厚は、キャパシタ１０８の容量をどのように設定するかによって変わるため、当業者が決めうる設計事項であるが、５μｍ程度とするのが好ましい。
【０１１２】
次に、上述した図８（Ｂ）を参照して説明した工程の後に行われる工程について、図９（Ａ）及び（Ｂ）と、図１０（Ａ）及び（Ｂ）とを参照して説明する。
【０１１３】
図８（Ｂ）を参照して説明した工程が終了した後、図７（Ｂ）を参照して説明した工程の第１絶縁膜１２２ａの形成と同様の手順によって、図８（Ｂ）における第１絶縁膜１２２ａの主表面上に、第２絶縁膜１２２ｂを形成する（図９（Ａ））。この第２絶縁膜１２２ｂは、図８（Ｂ）における、第１絶縁膜１２２ａ上の、下部電極用再配線層１２４ｂａ及び高誘電体膜１０８ｂとインダクタ用再配線層１２４ｂｃとインダクタ１０６が、当該第２絶縁膜１２２ｂ中に埋め込まれるようにして、形成される。尚、第２絶縁膜１２２ｂは、高誘電体膜１０８ｂの表面が、この第２絶縁膜１２２ｂから露出するように形成される。
【０１１４】
続いて、公知のホトリソグラフィ技術により、第２絶縁膜１２２ｂの表面から、この第２絶縁膜１２２ｂに埋設されている下部電極用再配線層１２４ｂａの一部に達する開口部９００ａと、第２絶縁膜１２２ｂの表面から、この第２絶縁膜１２２ｂに埋設されているインダクタ１０６の一部に達する開口部９００ｂとを形成する（図９（Ａ））。上述した、下部電極用再配線層１２４ｂａの一部に達する開口部９００ａは、図６に示すように、第１絶縁膜１２２ａ上から第２絶縁膜１２２ｂを貫通して、この第２絶縁膜１２２ｂ上に延在させて当該下部電極用再配線層１２４ｂａの一部を形成するために設けられる。
【０１１５】
また、インダクタ１０６の一部に達する開口部９００ｂは、図６に示すように、インダクタ１０６から第２絶縁膜１２２ｂを貫通して、この第２絶縁膜１２２ｂ上に延在させてインダクタ用再配線層１２４ｂｃの一部を形成するために設けられる。
【０１１６】
尚、図８（Ｂ）を参照して説明した工程のかわりに、図９（Ａ）を参照して説明した工程により、キャパシタ１０８の下部電極１０８ａ上に、上述した高誘電体膜１０８ｂを形成する開口部（図９（Ａ）には図示せず）を設け、この開口部に、図８（Ｂ）を参照して説明した工程の手順と同様の手順によって高誘電体膜１０８ｂを形成しても良い。
【０１１７】
一方、図７（Ｂ）を参照して説明した工程において、開口部６００が形成されなかった回路素子接続用パッド１８上には第１絶縁膜１２２ａが形成されており、図９（Ａ）を参照して説明した工程で、この第１絶縁膜１２２ａ上に第２絶縁膜１２２ｂが形成される（図１０（Ａ））。その後、図９（Ａ）を参照して説明した工程において、公知のホトリソグラフィ技術により、第２絶縁膜１２２ｂの表面から、パッシベーション膜１２０から露出した回路素子接続用パッド１８ａ及び１８ｂの一部に達する開口部１０００が形成される（図１０（Ａ））。この開口部１０００は、好ましくは、図４に示す、第１再配線層１２４ａ及び第２再配線層１２４ｂのいずれかを形成するために設けられる。
【０１１８】
その後、図８（Ａ）を参照して説明した工程の手順と同様の手順が行われる。但し、ここでは、図８（Ａ）を参照して説明した工程の手順によるエッチングは行われない。その結果、第２絶縁膜１２２ｂ上には、図９（Ａ）に示す２つの開口部９００ａ及び９００ｂのそれぞれを埋め込んで、好ましくは、図８（Ａ）を参照して説明した工程で用いた材料と同様の材料によって構成される金属膜が設けられる。この金属膜を、後述する手順によって加工することにより、図６に示す、下部電極用再配線層１２４ｂａの一部として形成される下部電極用パッド１２６ｂａと、キャパシタ１０８の上部電極１０８ｃと、２つの第１外部端子接続用パッド１２６ａと、インダクタ用パッド１２６ｂｃとが形成される。
【０１１９】
また、上述した金属膜は、図１０（Ａ）に示す２つの開口部１０００のそれぞれを埋め込んで、第２絶縁膜１２２ｂ上に形成される。そして、前述した金属膜を、後述する手順によって加工することにより、図４に示す、第１再配線層１２４ａ及び第２再配線層１２４ｂと、第１再配線層１２４ａの一部として形成される第１外部端子接続用パッド１２６ａと、第２再配線層１２４ｂの一部として形成される第２外部端子接続用パッド１２６ｂと、１つの第１外部端子接続用パッド１２６ａと、３つの第２外部端子接続用パッド１２６ｂとが形成される。
【０１２０】
続いて、上述した金属膜上に、公知のホトリソグラフィ技術によりパターン化されたレジストをマスクにして、銅（Ｃｕ）を従来公知の方法によりメッキした後、レジストを除去し、図４に示す、第１ポスト部１２８ａ及び第２ポスト部１２８ｂを形成する（図１０（Ｂ））とともに、図６に示す、２つの第１ポスト部１２８ａと、下部電極用ポスト部１２８ｂａと、インダクタ用ポスト部１２８ｂｃとを形成する（図９（Ｂ））。尚、前述したホトリソグラフィの際、レジストはドライ現像用レジストを用い、ドライ現像を行うのが好ましい。
【０１２１】
その後、従来公知のエッチング技術により、上述した金属膜をエッチングして、図６に示す、下部電極用再配線層１２４ｂａの一部として形成される下部電極用パッド１２６ｂａと、キャパシタ１０８の上部電極１０８ｃと、２つの第１外部端子接続用パッド１２６ａと、インダクタ用パッド１２６ｂｃを形成する（図９（Ｂ））。図９（Ｂ）を参照して説明した工程が終了した時点で、下部電極用第２配線構造１３０ｂａ、及びインダクタ用第２配線構造１３０ｂｃが形成される。
【０１２２】
また、図９（Ｂ）を参照して説明した工程が終了した時点で、図５（Ｂ）及び図６を参照して説明した上部電極用配線構造１３０ｂｂが形成されているのが好ましい。この上部電極用配線構造１３０ｂｂは、図７〜図９を参照して説明した下部電極用第２配線構造１３０ｂａの形成と同様の手順によって形成されるのが好ましい。図９（Ｂ）には、上部電極用配線構造１３０ｂｂが有する構成要素のうち、上部電極用ポスト部１２８ｂｂを示してある。
【０１２３】
ここで、下部電極用第２配線構造１３０ｂａにおいて、下部電極用再配線層１２４ｂａは、上述したように膜厚５μｍ程度であるのが好ましく、また、下部電極用ポスト部１２８ｂａは、直径が１００〜２５０μｍ程度の円を断面とする円柱状としてあるのが好ましい。そして、上部電極用再配線層１２４ｂａ及びインダクタ用再配線層１２４ｂｃのそれぞれは、下部電極用再配線層１２４ｂａと同様の膜厚とするのが好ましく、かつ上部電極用ポスト部１２８ｂｂとインダクタ用ポスト部１２８ｂｃとについては、下部電極用ポスト部１２８ｂａと同様の構成とするのが好ましい。
【０１２４】
さらに、図９（Ｂ）を参照して説明した工程が終了した時点で、図４に示す、第１再配線層１２４ａ及び第２再配線層１２４ｂと、第１再配線層１２４ａの一部として形成される第１外部端子接続用パッド１２６ａと、第２再配線層１２４ｂの一部として形成される第２外部端子接続用パッド１２６ｂと、１つの第１外部端子接続用パッド１２６ａと、３つの第２外部端子接続用パッド１２６ｂとが形成される（図１０（Ｂ））。よって、図９（Ｂ）及び図１０（Ｂ）を参照して説明した工程が終了した時点で、第１配線構造１３０ａ及び第２配線構造１３０ｂが形成される。
【０１２５】
尚、第１再配線層１２４ａ及び第２再配線層１２４ｂのそれぞれは、上述した下部電極用再配線層１２４ｂａと同様に、５μｍ程度の膜厚とするのが好ましく、かつ第１ポスト部１２８ａと第２ポスト部１２８ｂとについては、上述した下部電極用ポスト部１２８ｂａと同様に、直径が１００〜２５０μｍ程度の円を断面とする円柱状としてあるのが好ましい。
【０１２６】
その後、従来公知のトランスファーモールド方式もしくは印刷方式にて、エポキシ系のモールド樹脂や液状封止材等の封止樹脂を用いて、図４及び図６に示す封止部１３４を形成する。続いて、図４及び図６に示す第１及び第２外部端子１３２ａ及び１３２ｂを、公知の方法である、印刷及びリフローもしくはボール搭載及びリフローにより形成する（図１１及び図１２）。この時点で、この実施の形態におけるＷＣＳＰ構造のパッケージングが終了する。
【０１２７】
次に、上述したパッケージングが終了した状態の半導体ウェハを、図２（Ｂ）に示す第１スクライブラインＬ１に沿ってダイシングを行った後、半導体装置１００の製造が終了し、この実施の形態の製造方法の工程が終了する。
【０１２８】
以上説明したような、この実施の形態の半導体装置１００の製造方法によれば、従来公知の各手順によって、半導体装置１００の製造を行う。よって、新たな製造ラインを導入する必要は無く、従来の半導体装置の製造に要するコストと同等のコストで、半導体装置１００を製造することができる。
【０１２９】
尚、以上説明したこの実施の形態の半導体装置１００の製造方法によれば、各配線構造における各ポスト部、各再配線層、及び各パッドの形成は、同時に行ってもよいし、別々に行ってもよい。また、上述したこの実施の形態の半導体装置１００の製造方法における各外部端子の形成も、同時に行ってもよいし、別々に行ってもよい。
【０１３０】
［第２の実施の形態］
次に、この発明の半導体装置の第２の実施の形態について説明する。
【０１３１】
１．この実施の形態の半導体装置の構成
この実施の形態の半導体装置は、第１の実施の形態と同様に、新チップに対してＷＳＣＰ構造のパッケージングが施される結果得られる。
【０１３２】
まず、この実施の形態の半導体装置が有する新チップの構成について、図１３を参照して説明する。図１３には、この実施の形態の新チップ２１６の上方から見た、当該新チップ２１６の各構成要素の配置関係を示してある。尚、図１３に示す各構成要素について、一部、符号の付与を省略して示してあるが、これら符号の付与を省略した構成要素は、符号を付与した構成要素と同様の構成を有する。
【０１３３】
この実施の形態の新チップ２１６は、図２（Ａ）及び（Ｂ）を参照して説明した半導体ウェハ２と同様の構成を有する半導体ウェハ上に形成されるのが好適である。この場合、この実施の形態の新チップ２１６は、図１及び図２（Ｂ）を参照して説明した新チップ１１６と同様、回路素子１４の形成領域である第１領域１０２と、この第１領域１０２を中心にして、この領域を取り巻く第２領域１０４とを有する。そして、第１領域１０２上には、既に説明した新チップ１１６と同様にして、複数の回路素子接続用パッド１８が設けられている。
【０１３４】
そして、この実施の形態の新チップ２１６において、第２領域１０４上には、複数の受動素子用パッド２１８ａ、２１８ｂ、２１８ｃ、２１８ｄ、及び該受動素子用パッド２１８ａ、２１８ｂ、２１８ｃ、２１８ｄと電気的に接続された受動素子が設けられている。図１３には、受動素子として、第１の実施の形態と同様、インダクタ２０６及びキャパシタ２０８を用い、これらインダクタ２０６及びキャパシタ２０８のそれぞれを第２領域１０４上に配置した構成を示してある。
【０１３５】
図１３において、インダクタ２０６は、第１の実施の形態で既に説明したインダクタ１０６と同様の構成を有するのが好ましい。図１３には、既に説明したインダクタ１０６と同様、コイル状の形状を有するインダクタ２０６を示してある。ここで、第１の実施の形態と同様、このインダクタ２０６の形状をコイル状とするのは単なる一例であって、インダクタンスを有する、所望の回路素子を用いて構成することができる。
【０１３６】
図１３に示すように、インダクタ２０６は、２つの受動素子用パッド２１８ｃ及び２１８ｄと電気的に接続されている。図１３には、これら２つの受動素子用パッド２１８ｃ及び２１８ｄを、第１インダクタ接続用パッド２１８ｃ及び第２インダクタ接続用パッド２１８ｄとして示してある。
【０１３７】
また、キャパシタ２０８も、第１の実施の形態で既に説明したキャパシタ１０８と同様の構成を有するのが好ましい。この実施の形態によれば、キャパシタ２０８の上部電極を受動素子用パッド２１８ａと電気的に接続するとともに、この受動素子用パッド２１８ａとは別の受動素子用パッド２１８ｂに、キャパシタ２０８の下部電極を電気的に接続する。図１３には、キャパシタ２０８の上部電極と電気的に接続される受動素子用パッド２１８ａを、第１キャパシタ接続用パッド２１８ａとして示してあり、及びキャパシタ２０８の下部電極と電気的に接続される受動素子用パッド２１８ｂを、第２キャパシタ接続用パッド２１８ｂとして示してある。
【０１３８】
次に、図１３に示す新チップ２１６における、インダクタ２０６及びキャパシタ２０８に注目し、図１４（Ａ）及び（Ｂ）と、図１５とを参照して、さらに詳細に説明する。
【０１３９】
図１４（Ａ）には、新チップ２１６の上方から見た、この新チップ２１６の各構成要素の配置関係を、インダクタ２０６及びキャパシタ２０８の配置のようすが分かる程度に簡略化して示してあり、図１４（Ｂ）には、キャパシタ２０８と、第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂとの接続の一例を示してある。また、図１５には、図１４（Ａ）に示す新チップ２１６について、Ｄ−Ｄ’線に沿って切断された部分の構成を示してある。尚、図１４（Ａ）及び（Ｂ）と図１５に示すキャパシタ２０８等の各構成要素の構成は単なる一例であって、これらの構成はこれらの図中に示す構成に限定されない。
【０１４０】
まず、図１４（Ａ）について説明する。図１４（Ａ）には、既に説明した図１３と同様にして、新チップ２１６の上方から平面的に見た、第１領域１０２及び第２領域１０４と、インダクタ２０６及びキャパシタ２０８との配置関係を主に簡略化して示してある。ここで、既に説明したように、キャパシタ２０８は第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂのそれぞれに電気的に接続されており、また、コイル状のインダクタ２０６は、その一端を第１インダクタ接続用パッド２１８ｃに電気的に直列に接続されるとともに、その他端を第２インダクタ接続用パッド２１８ｄに電気的に直列に接続されている。
【０１４１】
図１４（Ａ）において、Ｄ−Ｄ’線の図中のＤからＤ’に向かう方向に沿って、第２キャパシタ接続用パッド２１８ｂと、キャパシタ２０８と、第１キャパシタ接続用パッド２１８ａと、２つの回路素子接続用パッド１８ｅ及び１８ｆと、第１インダクタ接続用パッド２１８ｃと、インダクタ２０６と、第２インダクタ接続用パッド２１８ｄとが順に配置されている。
【０１４２】
次に、図１４（Ａ）に示す新チップ２１６の構成の一例について図１５を参照して説明する。上述したように、この実施の形態の新チップ２１６は、新チップ１１６と同様の構成を有する。よって、図１５中、新チップ１１６と同様の構成を有する各構成要素については、図４及び図６と同一の符号を付して示し、重複する説明は省略する。
【０１４３】
新チップ２１６は、第１領域１０２に回路素子１４の形成された半導体基板２１２を有している。第１領域１０２において、回路素子１４は、図４を参照して説明した構成と同様に、形成されているのが好ましい。この場合、第１領域１０２における半導体基板２１２の表面２１２ａが回路素子１４の表面１４ａとなっている。
【０１４４】
また、新チップ２１６は、図１３を参照して説明したように、第１領域１０２上に複数の回路素子接続用パッド１８を有するとともに、半導体基板２１２上にパッシベーション膜２２０を有している。このパッシベーション膜２２０の構成について詳細は後述する。
【０１４５】
また、この実施の形態によれば、第２領域１０４上には、インダクタ２０６及びキャパシタ２０８が形成されている。コイル状のインダクタ２０６は、第２領域１０４に該当する半導体基板２１２の主表面２１２ａ上に形成されている。また、このインダクタ２０６と電気的に接続される第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄも、第２領域１０４に該当する半導体基板２１２の主表面２１２ａ上に形成されている。
【０１４６】
そして、インダクタ２０６の一端を延長して、第１インダクタ接続用パッド２１８ｃに、電気的に直列的に接続してある。尚、延長されたインダクタ２０６の一端は、このインダクタ２０６と、第１インダクタ接続用パッド２１８ｃとを接続する配線パターン２１７として、第２領域１０４に該当する半導体基板２１２に形成されている。
【０１４７】
また、図１４（Ａ）に示すように、上述したインダクタ２０６の一端と同様にして、インダクタ２０６の他端も、配線パターン２１７によって、第２インダクタ接続用パッド２１８ｄに電気的に直列的に接続するのが好ましい。尚、この配線パターン２１７は、インダクタ２０６の他端を延長することによって形成されるのが好適である。図１５には、インダクタ２０６の他端を第２インダクタ接続用パッド２１８ｄと接続した構成を示してある。この構成は、インダクタ２０６の他端を、この他端を延長することによって形成された配線パターン２１７によって、第２インダクタ接続用パッド２１８ｄに接続する構成と同様の構成とみなすことができる。
【０１４８】
上述したように、図１５に示すインダクタ２０６は、第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄ間を電気的に接続する配線パターン２１７の中間に、電気的に直列に接続されている。
【０１４９】
また、図１５において、キャパシタ２０８は、第２領域１０４に該当する半導体基板２１２に形成されている。図１５に示すキャパシタ２０８の構成によれば、このキャパシタ２０８の下部電極２０８ａ及び高誘電体膜２０８ｂは半導体基板２１２に形成されており、高誘電体膜２０８ｂの上面と半導体基板２１２の主表面２１２ａとは実質的に同じ高さレベルとなっている。そして、この半導体基板２１２の主表面２１２ａに露出した高誘電体膜２０８ｂの上面上に、キャパシタ２０８の上部電極２０８ｃを形成してある。
【０１５０】
また、キャパシタ２０８と接続される第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂは、第２領域１０４に該当する半導体基板２１２の主表面２１２ａ上に形成されている。図１５において、キャパシタ２０８の下部電極２０８ａの一端を延長して、第２キャパシタ接続用パッド２１８ｂに接続してある。そして、延長された下部電極２０８ａの一端は、このキャパシタ２０８の下部電極２０８ａの一端と、第２キャパシタ接続用パッド２１８ｂとを接続する配線パターン２６０として、第２領域１０４の半導体基板２１２に形成されている。
【０１５１】
ここで、図１４（Ａ）及び図１５のキャパシタ２０８の構成について、このキャパシタ２０８と第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂとの接続の一例について詳細に説明する。図１４（Ｂ）には、新チップ２１６の上方から見た、キャパシタ２０８と、このキャパシタ２０８と接続される第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂとの配置関係を示してある。
【０１５２】
キャパシタの下部電極２０８ａは、上述したように、配線パターン２６０によって第２キャパシタ接続用パッド２１８ｂと接続されている。この下部電極２０８ａの直上には上部電極２０８ｃが形成されている。そして、図１４（Ｂ）において、キャパシタ２０８の形成位置、すなわちこのキャパシタの上部電極２０８ｃの配置位置と重なる位置に第１キャパシタ接続用パッド２１８ａが形成されている。
【０１５３】
この第１キャパシタ接続用パッド２１８ａには、図１４（Ａ）に示すように、キャパシタの上部電極２０８ｃの一端が、前述した下部電極２０８ａと同様に、配線パターン２６１によって接続されるのが好ましい。この配線パターン２６１は、上部電極２０８ｃの一端を延長することによって形成されるのが好適である。尚、図１５及び図１４（Ｂ）には、上部電極２０８ｃの一端と第１キャパシタ接続用パッド２１８ａとを接続した構成を示してある。この構成は、上部電極２０８ｃの一端を延長して配線パターン２６１を形成し、この配線パターン２６１によって、上部電極２０８ｃの一端と第１キャパシタ接続用パッド２１８ａとを接続する構成と同様の構成とみなすことができる。
【０１５４】
ところで、新チップ２１６の半導体基板２１２上には、既に図４を参照して説明したパッシベーション膜１２０と同様の構成を有する、パッシベーション膜２２０が設けられている。図１５に示す構成例によれば、パッシベーション膜２２０は、２つの回路素子接続用パッド１８ｅ及び１８ｆと、第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂと、第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄのそれぞれの頂面が、このパッシベーション膜２２０から露出するように、設けられているのが好ましい。また、半導体基板２１２上に形成されたインダクタ２０６は、パッシベーション膜２２０に埋め込まれているのが望ましい。
【０１５５】
次に、図１３〜図１５を参照して説明した新チップ２１６に対して、ＷＣＳＰ構造のパッケージングを施した後、半導体ウェハから切り出して得られる、この実施の形態の半導体装置２００の構成について、図１６を参照して説明する。図１６には、半導体装置２００の上方から見た、当該半導体装置２００の各構成要素の配置関係を示してある。
【０１５６】
また、この実施の形態の半導体装置２００は、既に説明した第１の実施の形態の半導体装置１００と同様の構成を有する。よって、図１６中、第１の実施の形態において、図１を参照して説明した半導体装置１００と同様の構成を有する構成要素については、図１と同一の符号を付して示し、重複する説明は省略する。
【０１５７】
この実施の形態によれば、半導体装置２００において、新チップ２１６の第１領域１０２上には複数の第１外部端子１３２ａが配置され、新チップ２１６の第２領域１０４上には複数の第２外部端子１３２ｂが配置されている。そして、半導体装置２００において、複数の第１外部端子１３２ａは、複数の回路素子接続用パッド１８のうちの第１個数の回路素子接続用パッド１８と、ファンイン方式の複数の第１配線構造２３０ａによって、電気的に個別に接続される。また、複数の第２外部端子１３２ｂは、複数の回路素子接続用パッド１８のうちの第２個数の回路素子接続用パッド１８と、ファンアウト方式の複数の第２配線構造２３０ｂによって、電気的に個別に接続される。
【０１５８】
さらに、図１３を参照して既に説明したように、新チップ２１６の第２領域１０４上には、予め、第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂに接続されたキャパシタ２０８と、第１及び第２インダクタ接続用２１８ｃ、２１８ｄに接続されたインダクタ２０６が設けられている。
【０１５９】
ここで、第１キャパシタ接続用パッド２１８ａは、第２外部端子１３２ｂと電気的に接続され、この第２外部端子１３２ｂとは別の第２外部端子１３２ｂに、第２キャパシタ接続用パッド２１８ｂが電気的に接続されている。そして、前述したように、第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂを介して、キャパシタ２０８と電気的に接続された２つの第２外部端子１３２ｂは、それぞれ、第２配線構造２３０ｂによって回路素子接続用パッド１８に、電気的に接続されている。
【０１６０】
図１６中、前述したように、キャパシタ２０８の上部電極と、第１キャパシタ接続用パッド２１８ａを介して電気的に接続される第２外部端子１３２ｂを上部電極用第２外部端子２３２ｂｂとし、キャパシタ２０８の下部電極と、第２キャパシタ接続用パッド２１８ｂを介して電気的に接続される第２外部端子１３２ｂを下部電極用第２外部端子２３２ｂａとして示してある。
【０１６１】
また、図１６中、上部電極用第２外部端子２３２ｂｂと回路素子接続用パッド１８とを電気的に接続する第２配線構造２３０ｂを、上部電極用第２配線構造２３０ｂｂとし、下部電極用第２外部端子２３２ｂａと回路素子接続用パッド１８とを電気的に接続する第２配線構造２３０ｂを、下部電極用第２配線構造２３０ｂａとして示してある。
【０１６２】
また、図１６中、インダクタ２０６と電気的に接続された第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄと、以下のようにして電気的に接続される第２配線構造２３０ｂを、インダクタ用第２配線構造２３０ｂｃとして示してある。この実施の形態によれば、第２インダクタ接続用パッド２１８ｄは回路素子接続用パッド１８にインダクタ用第２配線構造２３０ｂｃによって接続されるとともに、第１インダクタ接続用パッド２１８ｃは、第２外部端子１３２ｂにインダクタ用第２配線構造２３０ｂｃによって接続されている。
【０１６３】
次に、図１６を参照して説明した半導体装置２００における、第１配線構造２３０ａ及び第２配線構造２３０ｂの構成に注目し、図１７を参照して、さらに詳細に説明する。
【０１６４】
図１７には、既に説明した図３に示す半導体装置１００の構成を、この実施の形態の半導体装置２００に対応させ、図３中、第１の実施の形態の第１配線構造１３０ａ及び第２配線構造１３０ｂを、この実施の形態の第１配線構造２３０ａ及び第２配線構造２３０ｂとし、かつ２つの回路素子接続用パッド１８ａ及び１８ｂを、２つの回路素子接続用パッド１８ａ’及び１８ｂ’とした場合、Ｂ−Ｂ’線に沿って切断された部分の構成を示してある。よって、図１７における各構成要素の配置関係について、既に図３を参照して行った説明と重複する説明は省略する。
【０１６５】
尚、図１７に示す第１及び第２配線構造２３０ａ及び２３０ｂ等の構成は単なる一例であって、これらの構成は同図中に示す構成に限定されない。また、図１７において、新チップ２１６の構成については、既に図１５を参照して説明した。従って、この新チップ２１６の構成に関して、既に行った説明と重複する説明は省略する。
【０１６６】
また、この実施の形態の第１配線構造２３０ａ及び第２配線構造２３０ｂは、好ましくは、第１の実施の形態の第１配線構造１３０ａ及び第２配線構造１３０ｂと同様の構成を有する。さらに、図１７に示す半導体装置２００は、既に図４を参照して説明した半導体装置１００と同様の構成を有する。よって、図１７中、既に図４を参照して説明した構成と同様の構成を有する構成要素については、図４と同一の符号を付して示し、重複する説明は省略する。
【０１６７】
この実施の形態における、第１配線構造２３０ａは、既に図４を参照して説明した第１配線構造１３０ａと同様、回路素子接続用パッド１８ｂ’と電気的に接続される第１再配線層２２４ａと、この第１再配線層２２４ａの一部である第１ポスト用パッド２２６ａと電気的に接続される第１ポスト部１２８ａとを有する。
【０１６８】
また、第２配線構造２３０ｂは、既に図４を参照して説明した第２配線構造１３０ｂと同様、回路素子接続用パッド１８ａ’と電気的に接続される第２再配線層２２４ｂと、この第２再配線層２２４ｂの一部である第２ポスト用パッド２２６ｂと電気的に接続される第２ポスト部１２８ｂとを有する。
【０１６９】
そして、図１７に示すように、第１再配線層２２４ａは、新チップ２１６上に設けられていて、第１領域１０２内において、回路素子接続用パッド１８ｂ’と第１ポスト部１２８ａとの間を接続する、ファンイン方式の配線として形成されている。また、図１７において、第２再配線層２２４ｂは、新チップ２１６上に設けられていて、特に第１領域１０２から第２領域１０４上に渡って、回路素子接続用パッド１８ａ’と第２ポスト部１２８ｂとの間を接続する、ファンアウト方式の配線として形成されている。
【０１７０】
ここで、既に図４を参照して説明した半導体装置１００の構成と同様に、この実施の形態の半導体装置２００の構成によれば、パッシベーション膜２２０上には絶縁膜２２２が形成されている。図１７に示すように、この絶縁膜２２２は、図４に示す、２層構造の絶縁膜１２２と異なり、単層構造となっている。そして、この絶縁膜２２２上に、第１ポスト用パッド２２６ａと第２ポスト用パッド２２６ｂとが設けられている。
【０１７１】
図１７に示す構成例によれば、第１再配線層２２４ａの一端側を、絶縁膜２２２を貫いて、回路素子接続用パッド１８ｂ’の頂面と電気的に接続させてあり、一方、当該第１再配線層２２４ａは、この一端側から絶縁膜２２２上に延在させて形成されている。絶縁膜２２２上に延在されて設けられた第１再配線層２２４ａの他端を第１ポスト用パッド２２６ａとしてある。また、第２再配線層２２４ｂは、第１再配線層２２４ａと同様に、その一端側が他の回路素子接続用パッド１８ａ’と電気的に接続されるとともに、その他端を第２ポスト用パッド２２６ｂとしてある。
【０１７２】
そして、第１ポスト用パッド２２６ａは、好ましくは、既に図４を参照して説明した第１ポスト用パッド１２６ａの構成と同様、第１外部端子１３２ａの配置位置に対応して絶縁膜２２２上に配置される。また、第２ポスト用パッド２２６ｂも、第１ポスト用パッド２２６ａと同様に、第２外部端子１３２ｂの配置位置に対応して絶縁膜２２２上に配置されるのが好ましい。
【０１７３】
次に、図１６を参照して説明した半導体装置２００における、インダクタ２０６及びキャパシタ２０８の構成に注目し、図１８及び図１９を参照して、さらに詳細に説明する。
【０１７４】
図１８は、半導体装置２００の上方からみた、この半導体装置２００の各構成要素の配置関係を示す図である。この図１８に示す半導体装置２００は、既に図１４（Ａ）を参照して説明した新チップ２１６を有する。図１９には、図１８に示す半導体装置２００を、図１４（Ａ）に示すＤ−Ｄ’線と同一の位置で切断した部分の構成を示してある。尚、図１８及び図１９に示す、この実施の形態の半導体装置２００の各構成要素の構成は、単なる一例であって、これらの構成はこれらの図中に示す構成に限定されない。
【０１７５】
まず、図１８について説明するが、新チップ２１６の構成について、既に図１４（Ａ）を参照して行った説明と重複する説明は省略する。ここで、図１６を参照して説明したように、キャパシタ２０８は第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂを介して、上部電極用第２外部端子２３２ｂｂ及び下部電極用第２外部端子２３２ｂａと電気的に接続されている。また、インダクタ２０６は、第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄを介して第２外部端子１３２ｂと電気的に接続されている。
【０１７６】
図１８において、図１４（Ａ）に示すキャパシタ２０８に対しては、第１キャパシタ接続用パッド２１８ａと重なる位置に、上部電極用第２外部端子２３２ｂｂが配置され、及び第２キャパシタ接続用パッド２１８ｂと重なる位置に、下部電極用第２外部端子２３２ｂａが配置されている。
【０１７７】
そして、図１８に示す構成例によれば、図１４（Ａ）に示す第１領域１０２の、Ｄ−Ｄ’線のＤからＤ’に向かう方向に沿って、１つめに配置されている回路素子接続用パッド１８ｅと、上部電極用第２外部端子２３２ｂｂとが、上部電極用第２配線構造２３０ｂｂによって接続されている。また、図１８に示す下部電極用第２外部端子２３２ｂａは、Ｄ−Ｄ’線上に存在しない別の回路素子接続用パッド１８ｇに、下部電極用第２配線構造２３０ｂａによって接続されている。
【０１７８】
また、図１８中、図１４（Ａ）に示す第１領域１０２に配置された２つの回路素子接続用パッド１８ｅ及び１８ｆ間に、２つの第１外部端子１３２ａが、同図中のＤ−Ｄ’線に沿って配置されている。これら２つの第１外部端子１３２ａのそれぞれは、実際には、図１８に図示されていない任意の回路素子接続用パッド１８と、同図中に図示されていない第１配線構造２３０ａによって、それぞれ接続されているとする。
【０１７９】
また、図１８において、インダクタ２０６と接続されている第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄのうち、同図中、Ｄ−Ｄ’線のＤからＤ’の方向に沿ってひとつめに配置されている第１インダクタ接続用パッド２１８ｃは、このパッド２１８ｃと隣接する、第１領域１０２の回路素子接続用パッド１８ｆにインダクタ用第２配線構造２３０ｂｃによって接続されている。さらに、図１８と図１４（Ａ）とを対応させると、第２インダクタ接続用パッド２１８ｄの位置と重なる位置に、インダクタ２０６と電気的に接続される第２外部端子１３２ｂが配置されている。
【０１８０】
次に、図１９について説明する。既に説明したように、図１９に示す半導体装置２００の構成は、図１５に示す新チップ２１６の構成を含んでいる。よって、図１９について、既に図１５を参照して行った、新チップ２１６の構成について、重複する説明は省略する。
【０１８１】
ここで、この実施の形態では、図１６を参照して既に説明したように、上部電極用第２配線構造２３０ｂｂ及び下部電極用第２配線構造２３０ｂａと、インダクタ用第２配線構造２３０ｂｃは、それぞれ、第２配線構造２３０ｂの一種であるので、それぞれ、この第２配線構造２３０ｂと同様の構成を有する。
【０１８２】
さらに、上部電極用第２配線構造２３０ｂｂは、図６を参照して既に説明した上部電極用第２配線構造１３０ｂｂと同様の構成を有するのが好ましい。また、下部電極用第２配線構造２３０ｂａは、図６を参照して既に説明した下部電極用第２配線構造１３０ｂａと同様の構成を有し、インダクタ用第２配線構造２３０ｂｃは、図６を参照して既に説明したインダクタ用第２配線構造１３０ｂｃと同様の構成を有するのが好適である。
【０１８３】
よって、図１９に示す各配線構造の構成について、図６と同様の構成を有する構成要素については、図６と同一の符号を付して示し、重複する説明は省略する。また、図１９における、図１７を参照して既に説明した半導体装置２００の構成について、重複する説明も省略する。
【０１８４】
上部電極用第２配線構造２３０ｂｂは、上部電極用再配線層２２４ｂｂと、この上部電極用再配線層２２４ｂｂの一部である上部電極用パッド２２６ｂｂと、上部電極用ポスト部１２８ｂｂとを有する。図１９に示すように、上部電極用再配線層２２４ｂｂは、新チップ２１６上に、第１領域１０２から第２領域１０４に渡って、回路素子接続用パッド１８ｅと上部電極用ポスト部１２８ｂｂとの間を接続する、ファンアウト方式の配線として形成されている。
【０１８５】
また、下部電極用第２配線構造２３０ｂａは、下部電極用再配線層２２４ｂａと、この下部電極用再配線層２２４ｂａの一部である下部電極用パッド２２６ｂａと、下部電極用ポスト部１２８ｂａとを有する。下部電極用第２配線構造２３０ｂａの構成について、詳細は後述する。
【０１８６】
また、インダクタ用第２配線構造２３０ｂｃは、インダクタ用再配線層２２４ｂｃと、このインダクタ用再配線層２２４ｂｃの一部であるインダクタ用パッド２２６ｂｃと、インダクタ用ポスト部１２８ｂｃとを有する。インダクタ用再配線層２２４ｂｃは、回路素子接続用パッド１８ｆとインダクタ用ポスト部１２８ｂｃとの間を電気的に接続する、ファンアウト方式の配線として形成されている。インダクタ用第２配線構造２３０ｂｃの構成について、詳細は後述する。
【０１８７】
図１９において、上部電極用再配線層２２４ｂｂの構成に着目する。この上部電極用再配線層２２４ｂｂの一端側は、絶縁膜２２２を貫いて、回路素子接続用パッド１８ｅの頂面と電気的に接続されている。そして、上部電極用再配線層２２４ｂｂは、前述した一端側からから絶縁膜２２２上を延在させて形成されており、当該上部電極用再配線層２２４ｂｂの他端は、上部電極用パッド２２６ｂｂとしてある。
【０１８８】
図１９には、図１８に示す上部電極用第２外部端子２３２ｂｂの直下に、上部電極用パッド２２６ｂｂを設ける構成を示してある。そして、図１９に示すように、上部電極用再配線層２２４ｂｂを上部電極用パッド２２６ｂｂから延長して、新チップ２１６上の第１キャパシタ接続用パッド２１８ａに電気的に接続してある。よって、図１９に示す上部電極用再配線層２２４ｂｂの一部分は、上部電極用パッド２２６ｂｂと第１キャパシタ接続用パッド２１８ａとを接続する配線として、絶縁膜２２２を貫通して形成されている。
【０１８９】
ところで、インダクタ用第２配線構造２３０ｂｃの構成を、図１９と図１８とを対応させて着目すれば、回路素子接続用パッド１８ｆは、インダクタ用再配線層２２４ｂｃによって、第１インダクタ接続用パッド２１８ｃに電気的に接続されている。図１９に示す構成によれば、このインダクタ用再配線層２２４ｂｃは、絶縁膜２２２を貫いて回路素子接続用パッド１８ｆの頂面と電気的に接続された一端側から、絶縁膜２２２上に延在させて設けられている。そして、インダクタ用再配線層２２４ｂｃの他端側は、絶縁膜２２２を貫いて第１インダクタ接続用パッド２１８ｃの頂面と電気的に接続されている。
【０１９０】
また、図１９に示す構成によれば、図１８において、第２外部端子１３２ｂと重なる位置に配置されている第２インダクタ接続用パッド２１８ｄの頂面上には、インダクタ用再配線層２２４ｂｃが絶縁膜２２２を貫いて形成されており、このインダクタ用再配線層２２４ｂｃは絶縁膜２２２上にも延在させて形成されている。この絶縁膜２２２上に延在させて形成されたインダクタ用再配線層２２４ｂｃの一部を、インダクタ用パッド２２６ｂｃとしてある。すなわち、図１９において、第２インダクタ接続用パッド２１８ｄは、インダクタ用パッド２２６ｂｃと、インダクタ用再配線層２２４ｂｃによって電気的に接続されている。尚、図１９において、インダクタ用パッド２２６ｂｃは、好ましくは、上述した、図１８においてインダクタ２０６に対して設けられる第２外部端子１３２ｂの直下に設けられている。
【０１９１】
すなわち、この実施の形態によれば、前述したようにインダクタ用再配線層２２４ｂｃ及び配線パターン２１７によって配線を行い、インダクタ２０６と、第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄと、回路素子接続用パッド１８ｆとが、それぞれ互いに電気的に接続されるように構成してある。
【０１９２】
さらに、図１９において、絶縁膜２２２上には、上述した上部電極用パッド２２６ｂｂ及びインダクタ用パッド２２６ｂｃのほか、下部電極用パッド２２６ｂａと、第１ポスト用パッド２２６ａとが設けられている。下部電極用パッド２２６ｂａは、図１８に示す下部電極用第２外部端子２３２ｂａの直下に設けられており、かつ上述した上部電極用パッド２２６ｂｂと同様の構成を有するのが好ましい。
【０１９３】
そして、下部電極用パッド２２６ｂａは、図１９には括弧を付して示してあるが、図１８において、Ｄ−Ｄ’線に沿った位置からずれた位置に配置されている回路素子接続用パッド１８ｇに、下部電極用再配線層２２４ｂａによって電気的に接続されている。この下部電極用再配線層２２４ｂａは、上述した上部電極用再配線層２２４ｂｂと同様の構成を有するのが好ましい。よって、上述した上部電極用パッド２２６ｂｂと同様、図１９に示す下部電極用パッド２２６ｂａは、第２キャパシタ接続用パッド２１８ｂと、下部電極用再配線層２２４ｂａによって接続されている。
【０１９４】
また、図１９において、図１８に示す２個の第１外部端子１３２ａのそれぞれの位置に対応して、第１ポスト用パッド２２６ａが設けられている。尚、図１９における、第１配線構造２３０ａに係わる構成についての詳細な説明は、既に図１７を参照して行った説明と重複するため省略する。
【０１９５】
ところで、この実施の形態によれば、下部電極用第２外部端子２３２ｂａは、下部電極用パッド２２６ｂａ上に設けられている下部電極用ポスト部１２８ｂａの、封止部１３４から露出した頂面と電気的に接続するように、設けられているのが望ましい。また、上部電極用第２外部端子２３２ｂｂは、下部電極用第２外部端子２３２ｂａと同様にして、上部電極用パッド２２６ｂｂ上に設けられている上部電極用ポスト部１２８ｂｂの頂面に設けられているのが好ましい。
【０１９６】
以上説明した、この実施の形態の半導体装置２００の構成によれば、既に説明した第１の実施の形態と同様の作用及び効果を得ることが出来る。
【０１９７】
また、第１の実施の形態の半導体装置１００では、図４及び図６を参照して既に説明したように、各配線構造の構成は２層構造である。一方、この実施の形態の半導体装置２００の構成によれば、図１３〜図１５を参照して説明したように、予め、半導体チップ２１６上に受動素子が形成されているため、各配線構造の構成は、図１７及び図１９を参照して説明したように単層構造とすることが出来る。その結果、この実施の形態の半導体装置２００の構成は、第１の実施の形態の半導体装置１００と比較して、より簡略化することができる。
【０１９８】
２．この実施の形態の半導体装置の製造方法
次に、図１６を参照して説明したこの実施の形態の半導体装置２００の製造方法について、図１７〜図１９を参照して説明した半導体装置２００の構成に基づいて以下に説明する。
【０１９９】
この実施の形態の半導体装置２００の製造方法に供する製造工程図を、図２０（Ａ）及び（Ｂ）と、図２１（Ａ）及び（Ｂ）とに示してある。尚、図２０（Ａ）及び（Ｂ）は、図１９と同じ位置での断面図であり、図２１（Ａ）及び（Ｂ）は、図１７と同じ位置での断面図である。
【０２００】
さらに、図２０（Ａ）及び（Ｂ）と、図２１（Ａ）及び（Ｂ）とにおいて、一部の構成について断面を示すハッチングを省略して示してある。また、以下の説明において記載される、特定の材料及び条件、膜厚等は、好適例のひとつに過ぎず、この実施の形態の製造方法は、何らこれらに限定されない。
【０２０１】
この実施の形態の半導体装置２００における、新チップ２１６は、図１３〜図１５を参照して説明した構成を有している。この新チップ２１６における、半導体基板２１２と、回路素子１４及び回路素子接続用パッド１８と、パッシベーション膜２２０とは、図７（Ａ）を参照して説明した新チップ１１６と同様の材料及び膜厚として形成するのが好ましい。従って、前述した半導体基板２１２、回路素子１４及び回路素子接続用パッド１８、及びパッシベーション膜２２０のそれぞれを構成する材料、及びそれぞれの膜厚について、図７（Ａ）を参照して行った説明と重複する説明は省略する。
【０２０２】
また、新チップ２１６に形成された、第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂと、第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄは、上述した回路素子接続用パッド１８と同様の材料を用いて構成するのが好ましい。さらに、この実施の形態によれば、従来公知のＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）技術によって、新チップ２１６に、インダクタ２０６及びキャパシタ２０８と、各配線パターン（例えば、図１４及び図１５を参照して説明した配線パターン２１７、２６０、及び２６１）が形成されるのが望ましい。そして、インダクタ２０６と、キャパシタ２０８の上部電極２０８ｃ及び下部電極２０８ａは、それぞれアルミニウム（Ａｌ）を用いて構成されるのが好適である。
【０２０３】
尚、図１４（Ａ）及び（Ｂ）と図１５を参照して説明したように、好ましくは、インダクタ２０６の一端を延長して配線パターン２１７を形成するほか、キャパシタの上部電極２０８ｃの一端を延長することによって配線パターン２６１を形成し、かつキャパシタの下部電極２０８ａの一端を延長することによって配線パターン２６０を形成してある。よって、前述したようなインダクタ２０６及びキャパシタ２０８の構成によれば、インダクタ２０６に接続される配線パターン２１７は、インダクタ２０６と同様の材料を用いて構成され、かつキャパシタ２０８に接続される配線パターン２６０及び２６１は、キャパシタ２０８の上部電極２０８ｃ及び下部電極２０８ａと同様の材料を用いて構成されるのが好ましい。
【０２０４】
この実施の形態の半導体装置２００の製造方法によれば、上述したような構成を有する新チップ２１６が、既に説明したような半導体ウェハ上に形成されている状態で、ＷＣＳＰ構造のパッケージングが行われる。図２０（Ａ）及び（Ｂ）と図２１（Ａ）及び（Ｂ）を参照して、このパッケージングについて、以下に説明する。
【０２０５】
まず、新チップ２１６のパッシベーション膜２２０上に、好ましくは、既に図７（Ｂ）を参照して説明した工程と同様の手順によって、絶縁膜２２２を形成するとともに、パッシベーション膜２２０から露出した回路素子接続用パッド１８ａ’、１８ｂ’、１８ｅ、及び１８ｆの頂面の上側に、この頂面から絶縁膜２２２を貫いて、この絶縁膜２２２の上面に達する開口部２０００ａを形成する（図２０（Ａ）及び図２１（Ａ））。従って、図２０（Ａ）及び図２１（Ａ）に示すように、この開口部２０００ａによって、各回路素子接続用パッド１８ａ’、１８ｂ’、１８ｅ、及び１８ｆの頂面の一部分がそれぞれ露出される。
【０２０６】
また、この開口部２０００ａの形成とともに、パッシベーション膜２２０から露出した、第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂのそれぞれ頂面の上側、及び第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄのそれぞれの頂面の上側に、この頂面から絶縁膜２２２を貫いて、この絶縁膜２２２の上面に達する開口部２０００ｂも形成される（図２０（Ａ））。従って、図２０（Ａ）に示すように、この開口部２０００ｂによって、第１及び第２キャパシタ接続用パッド２１８ａ及び２１８ｂの頂面の一部分と、第１及び第２インダクタ接続用パッド２１８ｃ及び２１８ｄの頂面の一部分が、それぞれ露出される。
【０２０７】
尚、前述した絶縁膜２２２の材料及び膜厚は、既に図７（Ｂ）を参照して説明した工程において形成される、第１絶縁膜１２２ａと同様の材料及び膜厚とするのが好ましい。
【０２０８】
次に行われる工程について、図２０（Ｂ）及び図２１（Ｂ）を参照して説明する。この工程は、既に図８（Ａ）を参照して説明した工程と同様の手順によって行われるのが望ましい。但し、ここでは、好ましくは、図８（Ａ）を参照して説明した工程の手順によるエッチングは行わない。
【０２０９】
その結果、絶縁膜２２２上には、開口部２０００ａと開口部２０００ｂとを埋め込む金属膜が設けられる。この金属膜は、好ましくは、図８（Ａ）を参照して説明した工程で用いた材料と同様の材料によって構成される。尚、図２０（Ｂ）及び図２１（Ｂ）において、前述した金属膜の詳細な構成については図示を省略してある。
【０２１０】
そして、上述した金属膜の形成後、好ましくは、既に図９（Ｂ）を参照して説明した手順と同様の手順に従って、第１及び第２ポスト部１２８ａ及び１２８ｂと、上部電極用ポスト部１２８ｂｂ及びインダクタ用ポスト部１２８ｂｃとを、それぞれ形成する。然る後、従来公知のエッチング技術により、上部電極用再配線層２２４ｂｂ及びインダクタ用再配線層２２４ｂｃと、上部電極用パッド２２６ｂｂ及びインダクタ用パッド２２６ｂｃとを形成するとともに、第１及び第２再配線層２２４ａ及び２２４ｂと、第１及び第２ポスト用パッド２２６ａ及び２２６ｂとを形成する（図２０（Ｂ）及び図２１（Ｂ））。
【０２１１】
ここで、図２０（Ｂ）及び図２１（Ｂ）を参照して説明した工程が終了した時点で、図１９を参照して説明した、上部電極用第２配線構造２３０ｂｂ及びインダクタ用第２配線構造２３０ｂｃが形成される。そして、これら上部電極用第２配線構造２３０ｂｂ及びインダクタ用第２配線構造２３０ｂｃの形成が終了した時点で、図１９に示す下部電極用第２配線構造２３０ｂａが形成されているのが好ましい。この下部電極用第２配線構造２３０ｂａは、図２０（Ａ）及び（Ｂ）を参照して説明した工程と同様の手順によって形成されるのが好適である。
【０２１２】
尚、図２０（Ｂ）に示すインダクタ用再配線層２２４ｂｃにおいて、図２０（Ａ）に示す、第２インダクタ接続用パッド２１８ｄに対向して設けられた開口部２０００ｂを埋め込んで絶縁膜２２２の表面に形成された部分を、インダクタ用パッド２２６ｂｃとする。
【０２１３】
また、前述した上部電極用第２配線構造２３０ｂｂ及びインダクタ用第２配線構造２３０ｂｃの形成が終了した時点で、図２０（Ｂ）において、図１９を参照して説明した構成を有する、第１配線構造２３０ａも形成されているのが望ましい。
【０２１４】
さらに、図２１（Ｂ）に示す構成によれば、図１７を参照して説明した、第１再配線層２２４ａ及び第２再配線層２２４ｂが形成されている。そして、第１再配線層２２４ａの一部を第１ポスト用パッド２２６ａとし、第２再配線層２２４ｂの一部を第２ポスト用パッド２２６ｂとするのが好ましい。すなわち、図２０（Ｂ）及び図２１（Ｂ）を参照して説明した工程が終了した時点で、第１配線構造２３０ａ及び第２配線構造２３０ｂが形成される。
【０２１５】
ここで、下部電極用第２配線構造２３０ｂａ、上部電極用第２配線構造２３０ｂｂ、及びインダクタ用第２配線構造２３０ｂｃのそれぞれにおける再配線層は、膜厚が５μｍ程度であるのが好ましい。また、第１配線構造２３０ａ及び第２配線構造２３０ｂのそれぞれにおける再配線層の膜厚も、５μｍ程度であるのが好適である。
【０２１６】
ところで、図２０（Ｂ）及び図２１（Ｂ）を参照して説明した工程の後、図１１及び図１２を参照して説明した工程と同様の工程によって、図１７及び図１９にそれぞれ示す半導体装置２００を形成するのが好ましい。この時点で、この実施の形態におけるＷＣＳＰ構造のパッケージングが終了する。
【０２１７】
その後、好ましくは、既に第１の実施の形態の製造方法で説明した手順と同様の手順によって、ダイシングを行う。このダイシングを終了した後、この実施の形態の製造方法における工程が終了される。
【０２１８】
以上説明したようなこの実施の形態の製造方法によれば、既に説明した第１の実施の形態の半導体装置１００の製造方法と同様の作用及び効果を得ることができる。さらに、既に説明したように、第１の実施の形態の半導体装置１００が有する各配線構造の構成と比較して、この実施の形態の半導体装置２００が有する各配線構造の構成は簡略化されているため、これら配線構造を製造する工程も、第１の実施の形態の製造方法と比較して簡略化することができる。
【０２１９】
［第３の実施の形態］
この発明の半導体装置の第３の実施の形態について説明する。まず、この実施の形態の半導体装置における、新チップの構成について説明する。
【０２２０】
図２２には、この実施の形態の新チップ３１６の上方から見た、当該新チップ３１６の各構成要素の配置関係を示してある。この実施の形態の新チップ３１６は、第２の実施の形態で説明した新チップ２１６において、受動素子であるインダクタ２０６及びキャパシタ２０８を第２領域１０４にアレイ状に形成してある。これら、アレイ状に配置される、インダクタ２０６及びキャパシタ２０８のそれぞれの個数及び配置の順序は当業者が決めうる設計事項である。よって、アレイ状に配置されるインダクタ２０６及びキャパシタ２０８の構成は、図２２に示される構成に限定されない。
【０２２１】
尚、図２２中、既に図１３及び第２の実施の形態で説明したインダクタ２０６及びキャパシタ２０８等の各構成について、重複する説明は省略する。
【０２２２】
そして、この実施の形態の半導体装置は、図２２に示すような構成を有する新チップ３１６に対して、第２の実施の形態で説明した構造と同様の構造である、ＷＣＳＰ構造のパッケージングを施してあるのが好ましい。すなわち、この実施の形態の半導体装置は、図１６を参照して説明した、第２の実施の形態の半導体装置２００と同様の構成を有する。そして、この実施の形態の半導体装置の回路素子接続用パッド１８、及び第２領域１０４に形成されたインダクタ２０６とキャパシタ２０８に対して形成される各配線構造の構成は、図１７〜図１９を参照して説明した構成と同様であるのが望ましい。尚、この実施の形態の半導体装置の構成について、図１６〜図１９を参照して行った説明と重複する説明は省略する。
【０２２３】
よって、以上説明したこの実施の形態の半導体装置の構成によれば、既に説明した第２の実施の形態と同様の作用及び効果を得ることが出来る。また、この実施の形態の半導体装置では、アレイ状に配置されたインダクタ２０６及びキャパシタ２０８によって構成される受動素子のうち、所望の受動素子を選択して、図１６及び図１９を参照して説明したようにして、この受動素子と電気的に接続される各配線構造を形成する。従って、この実施の形態によれば、第２の実施の形態の半導体装置２００と比較して、受動素子に対する各配線構造を形成する際の自由度は増加する。
【０２２４】
ところで、以上説明したような構成を有する、この実施の形態の半導体装置は、第２の実施の形態で説明した半導体装置２００の製造方法と同様の手順によって製造されるのが好ましい。よって、既に説明した第２の実施の形態の半導体装置２００の製造方法と同様の手順について、重複する説明は省略する。
【０２２５】
ここで、図２２を参照して説明した新チップ３１６の構成は、第２の実施の形態の新チップ２１６と同様の構成を有している。そして、この新チップ３１６における受動素子は、第２の実施の形態で説明した手順と同様の手順、すなわち、従来公知のＭＥＭＳ技術によって形成されるのが好適である。
この従来公知のＭＥＭＳ技術では、好ましくは、第２領域１０４に形成される受動素子の構成と対応した構成を有するマスクを用いる。そして、このマスクを、新チップ３１６の第２領域１０４に対して受動素子を形成するためにのみ用いるマスクとし、第１領域１０２に回路素子１４を形成するために用いるマスクを別途用意するのが好ましい。このように、第１領域１０２及び第２領域１０４に対して用いるマスクをそれぞれ用意して、半導体ウェハ上に新チップ３１６を形成すれば、回路素子１４の構成が異なった新チップ３１６を製造する際も、第２領域１０４に対して、共通のマスクを使用することができる。その結果、新チップ３１６を製造する際に用いるマスクに費やすコストを削減出来る。よって、上述したようなこの実施の形態の半導体装置の製造方法によれば、第２の実施の形態の半導体装置２００の製造方法と比較して、製造コストを更に削減することができる。
【０２２６】
尚、以上説明したこの実施の形態の半導体装置２００の製造方法によれば、各配線構造における各ポスト部、各再配線層、及び各パッドの形成は、同時に行ってもよいし、別々に行ってもよい。また、上述したこの実施の形態の半導体装置２００の製造方法における各外部端子の形成も、同時に行ってもよいし、別々に行ってもよい。
【０２２７】
【発明の効果】
この発明の半導体装置によれば、第１領域と同等のサイズの実装面に複数の第１外部端子が配置され、かつ第２領域と同等のサイズの実装面に複数の第２外部端子が配置されている。よって、第１領域及び第２領域のサイズ、すなわち半導体基板の表面サイズが、この発明の半導体装置の実装面サイズと等しくなる。
【０２２８】
この発明の半導体装置において多ピン化を行うにあたり、第１領域と同等のサイズの実装面に第１外部端子を複数個配置するだけでは目的とするピン数を達成するのが困難である場合でも、第２領域に対して第２外部端子を複数個配置することができる。すなわち、この発明の半導体装置において、第２領域は、実装面サイズが目的とするピン数が達成できるようなサイズとなるように、第１領域に対して設けられている。
【０２２９】
そして、複数の第１外部端子は、第１個数の回路素子接続用パッドと、電気的に個別に、ファンイン方式の複数の第１配線構造によって接続され、かつ複数の第２外部端子は、第２個数の回路素子接続用パッドと、ファンアウト方式の複数の第２配線構造によって、電気的に個別に接続されている。
【０２３０】
従って、この発明の半導体装置によれば、回路素子そのものの設計を変えることなく、この回路素子形成領域である第１領域に対して第２領域を設けることによって、実装面サイズを所望のサイズとすることができる。そして、このようなサイズの実装面に対して、複数の第１及び第２外部端子を、上述したように設けることによって、目的とするピン数を実装面において達成することができ、その結果、多ピン化を実現することができる。
【０２３１】
また、以上説明したような構成を有するこの発明の半導体装置によれば、実装面サイズを所望のサイズとすることができるため、第１及び第２外部端子、それぞれのピッチを、当該半導体装置を使用するユーザの要望にあわせたピッチとして、多ピン化を実現することもできる。
【０２３２】
さらに、この発明における半導体基板の構成によれば、半導体ウェハに形成された状態であって、かつパッケージングを行う前の状態において、スクライブラインを、半導体基板の、第１領域の外周と第２領域の外周とに対してそれぞれ設けておけば、第１領域の外周に設けられたスクライブラインに沿ってダイシングを行い、第１領域のみ、すなわち回路素子形成領域のみを、半導体ウェハから切り出すこともできる。この場合、切り出された半導体基板の第１領域を含む半導体チップに対して、上述したようなＷＣＳＰ構造のパッケージ以外のパッケージを行うことも可能となる。
【０２３３】
さらに、この発明の半導体装置に対して、実装基板に実装される受動素子を、上述したように、当該半導体装置の第２領域上に設けることによって、実装基板に実装される搭載部品の数を低減することができる。また、上述したように、この発明の半導体装置の構成によれば、第２領域上に受動素子は形成されているため、第１領域の回路素子とこの受動素子との電磁干渉を防ぐことができる。
【図面の簡単な説明】
【図１】この発明における、第１の実施の形態の半導体装置の構成例を説明するための図である。
【図２】（Ａ）は、この発明における、第１の実施の形態の半導体ウェハの構成例を説明するための図であって、（Ｂ）は、（Ａ）に示す半導体ウェハの一部分を拡大して示した図である。
【図３】この発明の第１の実施の形態における、第１及び第２配線構造の構成例を説明するための図である。
【図４】図３に示す半導体装置を、Ｂ−Ｂ’線に沿って切断した部分を示す断面図である。
【図５】（Ａ）は、この発明の第１の実施の形態の受動素子の構成例を説明するための図であって、（Ｂ）は、キャパシタの構成例を説明するための図である。
【図６】図５（Ａ）に示す半導体装置を、Ｃ−Ｃ’線に沿って切断した部分を示す断面図である。
【図７】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図８】（Ａ）及び（Ｂ）は、図７に続く、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図９】（Ａ）及び（Ｂ）は、図８に続く、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図１０】（Ａ）及び（Ｂ）は、図８に続く、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図１１】図９に続く、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図１２】図１０に続く、この発明の第１の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図１３】この発明の第２の実施の形態における、新チップの構成例を説明するための図である。
【図１４】（Ａ）は、この発明の第２の実施の形態における、新チップの受動素子の構成例を説明するための図であって（Ｂ）は、キャパシタの構成例を説明するための図である。
【図１５】図１４（Ａ）に示す新チップを、Ｄ−Ｄ’線に沿って切断した部分を示す断面図である。
【図１６】この発明の第２の実施の形態の半導体装置の構成例を説明するための図である。
【図１７】この発明の第２の実施の形態の、第１及び第２配線構造の構成例を説明するための図である。
【図１８】この発明の第２の実施の形態の半導体装置における、受動素子の構成例を説明するための図である。
【図１９】図１８に示す半導体装置を、Ｄ−Ｄ’線に沿って切断した部分を示す断面図である。
【図２０】（Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図２１】（Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体装置の製造方法に供する製造工程図である。
【図２２】この発明の第３の実施の形態の新チップの構成例を説明するための図である。
【図２３】（Ａ）及び（Ｂ）は、半導体装置の実装面のピン数に関する説明図である。
【符号の説明】
２：半導体ウェハ
１００、２００：半導体装置
１１２、２１２：半導体基板
１４：回路素子
１４ａ：回路素子の表面
１８、１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ：回路素子接続用パッド
６０：半導体装置の実装面
６２：第１特性
６４：第２特性
６８：第３特性
７０：第４特性
１０２：第１領域
１０４：第２領域
１０６、２０６：インダクタ
１０８、２０８：キャパシタ
１０８ａ、２０８ａ：キャパシタの下部電極
１０８ｂ、２０８ｂ：キャパシタの高誘電体膜
１０８ｃ、２０８ｃ：キャパシタの上部電極
１１６、２１６、３１６：新チップ（新チップ用構造体）
１２０、２２０：パッシベーション膜
１２２、２２２：絶縁膜
１２２ａ：第１絶縁膜
１２２ｂ：第２絶縁膜
１２４ａ、２２４ａ：第１再配線層
１２４ｂ、２２４ｂ：第２再配線層
１２４ｂａ、２２４ｂａ：下部電極用再配線層
１２４ｂｂ、２２４ｂｂ：上部電極用再配線層
１２４ｂｃ、２２４ｂｃ：インダクタ用再配線層
１２５、２１７、２６０、２６１：配線パターン
１２６ａ、２２６ａ：第１ポスト用パッド
１２６ｂ、２２６ｂ：第２ポスト用パッド
１２６ｂａ、２２６ｂａ：下部電極用パッド
１２６ｂｂ、２２６ｂｂ：上部電極用パッド
１２６ｂｃ、２２６ｂｃ：インダクタ用パッド
１２８ａ：第１ポスト部
１２８ｂ：第２ポスト部
１２８ｂａ：下部電極用ポスト部
１２８ｂｂ：上部電極用ポスト部
１２８ｂｃ：インダクタ用ポスト部
１３０ａ、２３０ａ：第１配線構造
１３０ｂ、２３０ｂ：第２配線構造
１３０ｂａ、２３０ｂａ：下部電極用第２配線構造
１３０ｂｂ、２３０ｂｂ：上部電極用第２配線構造
１３０ｂｃ、２３０ｂｃ：インダクタ用第２配線構造
１３２：外部端子
１３２ａ：第１外部端子
１３２ｂ：第２外部端子
１３４：封止部
１４０：溝
２１８ａ：第１キャパシタ接続用パッド
２１８ｂ：第２キャパシタ接続用パッド
２１８ｃ：第１インダクタ接続用パッド
２１８ｄ：第２インダクタ接続用パッド
２３２ｂａ：下部電極用第２外部端子
２３２ｂｂ：上部電極用第２外部端子
６００、９００ａ、９００ｂ、１０００、２０００ａ、２０００ｂ：開口部

Claims (16)

1. 複数の回路素子接続用パッドが設けられている第１領域、及び該第１領域の周辺を取り囲む第２領域を有する半導体基板と、
   前記第１領域上に配置された複数の第１外部端子と、
   前記第２領域上に配置された複数の第２外部端子と、
   前記第１領域上に形成され、前記複数の第１外部端子と前記複数の回路素子接続用パッドのうちの第１個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第１配線構造と、
   前記第１領域上から前記第２領域上に渡って形成され、前記複数の第２外部端子と前記複数の回路素子接続用パッドのうちの第２個数の回路素子接続用パッドとを電気的に個別に接続する、複数の第２配線構造と、
   前記第２領域上に形成され、前記複数の第２配線構造のいずれかと電気的に接続されている受動素子と
   を具えていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記複数の第１配線構造の各々は、前記第１個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第１再配線層と、該第１再配線層と前記複数の第１外部端子のいずれかとを電気的に個別に接続する第１ポスト部とを含み、
   前記複数の第２配線構造の各々は、前記第１領域から前記第２領域に渡って形成されるとともに、前記第２個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第２再配線層と、該第２再配線層と前記複数の第２外部端子のいずれかとを電気的に個別に接続する第２ポスト部とを含み、及び
   前記受動素子は、いずれかの前記第２再配線層に電気的に接続してあること
   を特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
   前記上部電極をいずれかの前記第２再配線層に電気的に接続するとともに、該第２再配線層とは別の前記第２再配線層のいずれかに前記下部電極を電気的に接続してあること
   を特徴とする半導体装置。
4. 請求項２に記載の半導体装置において、
   前記受動素子はインダクタであって、該インダクタは、いずれかの前記第２再配線層の配線経路の途中に設けられていること
   を特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記複数の第１配線構造の各々は、前記第１個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第１再配線層と、該第１再配線層と前記複数の第１外部端子のいずれかとを電気的に個別に接続する第１ポスト部とを含み、前記複数の第２配線構造の各々は、前記第１領域から前記第２領域に渡って形成されるとともに、前記第２個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第２再配線層と、該第２再配線層と前記複数の第２外部端子のいずれかとを電気的に個別に接続する第２ポスト部とを含み、及び
   前記受動素子は、前記第２領域上に設けられた受動素子用パッドを経て、いずれかの前記第２再配線層に電気的に接続してあること
   を特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
   前記上部電極と電気的に接続された受動素子用パッドを第１キャパシタ接続用パッドとし、前記下部電極と電気的に接続された受動素子用パッドを第２キャパシタ接続用パッドとし、及び
   前記第１キャパシタ接続用パッドをいずれかの前記第２再配線層に電気的に接続するとともに、該第２再配線層とは別の前記第２再配線層のいずれかに前記第２キャパシタ接続用パッドを電気的に接続してあること
   を特徴とする半導体装置。
7. 請求項５に記載の半導体装置において、
   前記受動素子はインダクタであって、
   ひとつのインダクタに対して、２つの受動素子用パッドを電気的に接続するとともに、これら２つの受動素子用パッドを第１及び第２インダクタ接続用パッドとし、及び
   いずれかの前記第２再配線層に、前記第１及び第２インダクタ接続用パッドをそれぞれ電気的に接続してあること
   を特徴とする半導体装置。
8. 請求項５〜７のいずれか一項に記載の半導体装置において、複数の前記受動素子をアレイ状に設けてあることを特徴とする半導体装置。
9. （ａ）半導体基板に、複数の回路素子接続用パッドが設けられている第１領域と、該第１領域の周辺を取り囲む第２領域とを設定する工程と、
   （ｂ）前記第１領域上に、前記複数の回路素子接続用パッドのうちの第１個数の回路素子接続用パッドに電気的に個別に接続される、複数の第１配線構造を形成する工程と、
   （ｃ）前記複数の回路素子接続用パッドのうちの第２個数の回路素子接続用パッドに電気的に個別に接続される、複数の第２配線構造を、前記第１領域上から前記第２領域上に渡って形成する工程と、
   （ｄ）前記複数の第２配線構造のいずれかと電気的に接続される受動素子を前記第２領域上に形成する工程と、
   （ｅ）前記第１領域上に、前記複数の第１配線構造と電気的に個別に接続される、複数の第１外部端子を形成し、及び
   （ｆ）前記第２領域上に、前記複数の第２配線構造と電気的に個別に接続される、複数の第２外部端子を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記（ｂ）工程での前記複数の第１配線構造の各々の形成は、
    前記第１個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第１再配線層を形成した後、該第１再配線層と電気的に接続される第１ポスト部を形成することによって行い、
    前記（ｃ）工程での前記複数の第２配線構造の各々の形成は、
    前記第２個数の回路素子接続用パッドのいずれかと電気的に個別に接続される第２再配線層を、前記第１領域から前記第２領域に渡って形成し、
    前記（ｄ）工程を、前記第２再配線層のいずれかに電気的に接続される前記受動素子を形成することによって行った後、
    前記第２再配線層と電気的に接続される第２ポスト部を形成することによって行い、及び
    前記（ｅ）及び（ｆ）工程を、前記複数の第１外部端子のいずれかを、前記第１ポスト部と電気的に個別に接続して形成するとともに、前記複数の第２外部端子のいずれかを、前記第２ポスト部と電気的に個別に接続して形成することによって行うこと
    を特徴とする半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法において、
    前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
    前記受動素子の形成は、
    いずれかの前記第２再配線層に電気的に接続される前記下部電極、及び前記誘電体膜を、それぞれ形成するとともに、前記下部電極が電気的に接続された前記第２再配線層とは別の前記第２再配線層のいずれかに電気的に接続される上部電極を形成することによって行うこと
    を特徴とする半導体装置の製造方法。
12. 請求項１０に記載の半導体装置の製造方法において、
    前記受動素子はインダクタであって、前記受動素子の形成を、いずれかの前記第２再配線層の配線構造の途中に前記インダクタを形成することによって行うこと
    を特徴とする半導体装置の製造方法。
13. 請求項９に記載の半導体装置の製造方法において、
    前記（ａ）工程の後であって、前記（ｂ）及び（ｃ）工程の前に、前記（ｄ）工程における前記受動素子の形成を行うとともに、該受動素子と電気的に接続される受動素子用パッドを前記第２領域上に形成しておき、
    前記（ｂ）工程での前記複数の第１配線構造の各々の形成は、
    前記第１個数の回路素子接続用パッドのいずれかに電気的に個別に接続される第１再配線層を形成した後、該第１再配線層と電気的に接続される第１ポスト部を形成することによって行い、
    前記（ｃ）工程での前記複数の第２配線構造の各々の形成は、
    前記第２個数の回路素子接続用パッドのいずれかと電気的に個別に接続される第２再配線層を、該第２再配線層のいずれかが前記受動素子用パッドと電気的に接続されるように、前記第１領域から前記第２領域に渡って形成した後、前記第２再配線層と電気的に接続される第２ポスト部を形成することによって行い、及び
    前記（ｅ）及び（ｆ）工程を、前記複数の第１外部端子のいずれかを、前記第１ポスト部と電気的に個別に接続して形成するとともに、前記複数の第２外部端子のいずれかを、前記第２ポスト部と電気的に個別に接続して形成することによって行うこと
    を特徴とする半導体装置の製造方法。
14. 請求項１３に記載の半導体装置の製造方法において、
    前記受動素子は、上部電極と、下部電極と、これら上部電極と下部電極との間に設けられた誘電体膜とを有するキャパシタであって、
    前記受動素子の形成は、
    ２つの前記受動素子用パッドのいずれか一方と電気的に接続される前記下部電極、及び前記誘電体膜を形成するとともに、前記２つの受動素子用パッドのうち、他方の受動素子用パッドと電気的に接続される上部電極を形成することによって行い、及び
    前記上部電極と電気的に接続された受動素子用パッドを第１キャパシタ接続用パッドとし、前記下部電極と電気的に接続された受動素子用パッドを第２キャパシタ接続用パッドとしておき、
    かつ前記（ｃ）工程において、前記第２再配線層の形成を、該第２再配線層のいずれかが前記第１キャパシタ接続用パッドと電気的に接続するように行うとともに、該第１キャパシタ接続用パッドと電気的に接続された前記第２再配線層とは別の前記第２再配線層のいずれかを前記第２キャパシタ接続用パッドと電気的に接続するように行うこと
    を特徴とする半導体装置の製造方法。
15. 請求項１３に記載の半導体装置の製造方法において、
    前記受動素子はインダクタであって、
    前記受動素子の形成は、ひとつのインダクタ、及び該インダクタに電気的に接続される２つの受動素子用パッドを形成するとともに、これら２つの受動素子用パッドを第１及び第２インダクタ接続用パッドとしておき、及び
    前記（ｃ）工程において、前記第２再配線層の形成を、いずれかの前記第２再配線層に、前記第１及び第２インダクタ接続用パッドをそれぞれ電気的に接続するように行うこと
    を特徴とする半導体装置の製造方法。
16. 請求項１３〜１５のいずれか一項に記載の半導体装置の製造方法において、複数の前記受動素子をアレイ状に形成すること
    を特徴とする半導体装置の製造方法。

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