CN115394745A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

Info

Publication number
CN115394745A
CN115394745A CN202210578697.5A CN202210578697A CN115394745A CN 115394745 A CN115394745 A CN 115394745A CN 202210578697 A CN202210578697 A CN 202210578697A CN 115394745 A CN115394745 A CN 115394745A
Authority
CN
China
Prior art keywords
trace
dielectric
top surface
sidewall
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210578697.5A
Other languages
English (en)
Inventor
金尚汉
康洋金
郑金硕
郑元坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anrely Technology Singapore Holdings Pte Ltd
Original Assignee
Anrely Technology Singapore Holdings Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anrely Technology Singapore Holdings Pte Ltd filed Critical Anrely Technology Singapore Holdings Pte Ltd
Publication of CN115394745A publication Critical patent/CN115394745A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

在一个实例中，电子装置包括衬底，所述衬底包括具有顶部表面和底部表面的第一电介质，以及在所述第一电介质中且包括第一通孔和所述第一通孔上方的第一迹线的第一导体。所述第一迹线包括第一迹线侧壁和第一迹线基底，且所述第一通孔包括第一通孔侧壁。所述第一导体包括在所述第一迹线侧壁与所述第一迹线基底之间的第一弓形顶点，和在所述第一通孔侧壁与所述第一迹线基底之间的第二弓形顶点，在所述衬底的所述顶部表面上方的电子组件，以及在所述衬底的所述顶部表面上方且接触所述电子组件的横向侧的囊封物。本文中还公开其它实例和相关方法。

Description

半导体装置和制造半导体装置的方法
技术领域
本公开大体上涉及电子装置，且更明确地说涉及半导体装置和制造半导体装置的方法。
背景技术
现有的半导体封装和用于形成半导体封装的方法是不适当的，例如，导致成本过大、可靠性降低、性能相对低或封装大小过大。通过比较此类方法与本公开并参考图式，所属领域的技术人员将清楚常规和传统方法的其它限制和缺点。
发明内容
本发明的一态样为一种电子装置，其包括：衬底，其包括：第一电介质，其具有顶部表面和底部表面，以及第一导体，其在所述第一电介质中且包括第一通孔和所述第一通孔上方的第一迹线，其中所述第一迹线包括第一迹线侧壁和第一迹线基底，且所述第一通孔包括第一通孔侧壁，且其中所述第一导体包括在所述第一迹线侧壁与所述第一迹线基底之间的第一弓形顶点，以及在所述第一通孔侧壁与所述第一迹线基底之间的第二弓形顶点；电子组件，其在所述衬底的所述顶部表面上方；以及囊封物，其在所述衬底的所述顶部表面上方且接触所述电子组件的横向侧。在所述电子装置中，所述第一电介质包括单个电介质材料层。在所述电子装置中，所述第一迹线和所述第一通孔构成单体式结构。在所述电子装置中，所述第一迹线从所述第一电介质的所述顶部表面暴露，且所述第一通孔从所述第一电介质的所述底部表面暴露。在所述电子装置中，所述衬底包括：第二电介质，其在所述第一电介质上方，以及所述第二电介质中的第二迹线，其从所述第一迹线偏移。所述电子装置进一步包括：第二迹线，其在所述第一电介质中且从所述第一迹线偏移，其中所述第二迹线的顶侧从所述第一电介质的所述顶部表面暴露，且所述第一电介质覆盖所述第二迹线的基底。在所述电子装置中，所述第二迹线从所述第二电介质的顶部表面暴露且接触所述第一电介质的所述顶部表面。在所述电子装置中，所述衬底包括：第二电介质，其在所述第一电介质上方，第二迹线，其在所述第二电介质中，以及第二通孔，其在所述第一电介质中，其中所述第二迹线接触所述第二通孔。在所述电子装置中，所述衬底包括：第二电介质，其在所述第一电介质上方，以及第二导体，其在所述第二电介质中，所述第二导体包括第二通孔和所述第二通孔上方的第二迹线，其中所述第二迹线包括第二迹线侧壁和第二迹线基底，且所述第二通孔包括第二通孔侧壁，且其中所述第二导体包括在所述第二迹线侧壁与所述第二迹线基底之间的第三弓形顶点，以及在所述第二通孔侧壁与所述第二迹线基底之间的第四弓形顶点。
本发明的另一态样为一种制造电子装置的方法，其包括：提供第一电介质，所述第一电介质具有顶部表面和底部表面；在所述第一电介质中从所述顶部表面提供第一迹线图案，其中所述第一迹线图案限定第一迹线，所述第一迹线包括第一迹线基底、第一迹线侧壁以及在所述第一迹线基底与所述第一迹线侧壁之间的第一弓形顶点；在所述第一电介质中提供第一通孔图案，其中所述第一通孔图案限定第一通孔，所述第一通孔包括第一通孔侧壁以及在所述第一迹线基底与所述第一通孔侧壁之间的第二弓形顶点；移除所述第一迹线图案和所述第一通孔图案处的所述第一电介质的一部分以暴露所述第一电介质中的第一通孔开口和第一迹线开口；以及在所述第一通孔开口和所述第一迹线开口中提供第一导电材料以提供包括所述第一迹线和所述第一通孔的第一导体。所述方法，其进一步包括：在所述第一电介质的所述顶部表面上方提供电子组件；以及提供囊封物，所述囊封物在所述第一电介质的所述顶部表面上方且接触所述电子组件的横向侧。在所述方法中，通过使所述第一电介质从所述顶部表面暴露于紫外线(UV)光来提供所述第一迹线图案和所述第一通孔图案。在所述方法中，所述第一迹线图案限定所述第一电介质中的第二迹线，移除所述第一电介质的一部分以暴露所述第一电介质中的第二迹线开口，且在所述第二迹线开口中提供所述第一导电材料以提供包括所述第二迹线的第二导体。所述方法进一步包括：在所述第一电介质上方提供第二电介质，所述第二电介质具有顶部表面和底部表面，在所述第二电介质中从所述第二电介质的所述顶部表面提供第二迹线图案，所述第二迹线图案限定第三迹线，移除所述第二迹线图案处的所述第二电介质的一部分以暴露第三迹线开口，且在所述第三迹线开口中提供第二导电材料以提供包括所述第二迹线的第三导体，其中所述第三迹线从所述第一迹线和所述第二迹线偏移。在所述方法中，所述第一迹线图案限定所述第一电介质中的第二迹线，所述第一通孔图案限定所述第一电介质中的第二通孔，移除所述第一电介质的一部分以暴露所述第一电介质中的第二迹线开口和第二通孔开口，且在所述第二通孔开口和所述第二迹线开口中提供所述第一导电材料以提供所述第二迹线和所述第二通孔。在所述方法中，所述第二迹线的宽度与所述第二通孔的宽度基本上相同。所述方法进一步包括：在所述第一电介质上方提供第二电介质，所述第二电介质具有顶部表面和底部表面，在所述第二电介质中从所述第二电介质的所述顶部表面提供第二迹线图案，其中所述第二迹线图案限定第三迹线，移除所述第二迹线图案处的所述第二电介质的一部分以暴露第三迹线开口，且在所述第三迹线开口中提供第二导电材料以提供所述第三迹线，其中所述第三迹线从所述第二电介质的所述底部表面暴露且接触所述第一电介质的所述第二迹线。
本发明的另一态样为一种制造电子装置的方法，所述方法包括：提供具有顶部表面和底部表面的第一电介质，且所述第一电介质中的第一导体包括第一通孔和所述第一通孔上方的第一迹线；在所述第一电介质的所述顶部表面上方提供电子组件；以及提供囊封物，所述囊封物在所述第一电介质的所述顶部表面上方且接触所述电子组件的横向侧；其中所述第一迹线包括第一迹线侧壁和第一迹线基底，且所述第一通孔包括第一通孔侧壁；且其中所述第一导体包括在所述第一迹线侧壁与所述第一迹线基底之间的第一弓形顶点，以及在所述第一通孔侧壁与所述第一迹线基底之间的第二弓形顶点。在所述方法中，所述第一电介质包括单个电介质材料层。在所述方法中，所述第一迹线和所述第一通孔构成单体式结构。
附图说明
图1示出根据一实例的电子装置的横截面图。
图2A到2D示出用于制造电子装置的双重镶嵌工艺的横截面图。
图3A到3X示出用于制造根据图1中的实例的电子装置的横截面图。
图4A到4I示出用于制造根据图1中的实例的电子装置的另一方法的横截面图。
图5示出根据一实例的电子装置的横截面图。
以下论述提供半导体装置以及制造半导体装置的方法的各种实例。此类实例是非限制性的，且所附权利要求书的范围不应限于公开的特定实例。在以下论述中，术语“实例”和“例如”是非限制性的。
各图说明一般构造方式，且可能省略熟知特征和技术的描述和细节以避免不必要地混淆本公开。另外，绘制图中的元件未必按比例绘制。举例来说，各图中的一些元件的尺寸可能相对于其它元件放大，以帮助改进对本公开中论述的实例的理解。不同图中的相同参考标号表示相同元件。
术语“或”表示由“或”连接的列表中的项目中的任何一或多个项目。作为实例，“x或y”表示三元素集合{(x),(y),(x,y)}中的任一元素。作为另一实例，“x、y或z”表示七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任一元素。
术语“包括(comprises/comprising)”和/或“包含(includes/including)”是“开放”术语，且指定所陈述特征的存在，但不排除一个或多个其它特征的存在或添加。
术语“第一”、“第二”等可以在本文中用于描述各种元件，并且这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件相区分。因此，例如，在不脱离本公开的教示的情况下，可将本公开中论述的第一元件称为第二元件。
除非另外指定，否则术语“联接”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。例如，如果元件A联接到元件B，则元件A可以直接接触元件B或由介入元件C间接连接到元件B。类似地，术语“在……上方”或“在……上”可用于描述彼此直接接触的两个元件或描述由一或多个其它元件间接连接的两个元件。
具体实施方式
在一个实例中，电子装置包括衬底，包括具有顶部表面和底部表面的第一电介质，以及在第一电介质中且包括第一通孔和第一通孔上方的第一迹线的第一导体。第一迹线包括第一迹线侧壁和第一迹线基底，且第一通孔包括第一通孔侧壁。第一导体包括在第一迹线侧壁与第一迹线基底之间的第一弓形顶点，和在第一通孔侧壁与第一迹线基底之间的第二弓形顶点，在衬底的顶部表面上方的电子组件，以及在衬底的顶部表面上方且接触电子组件的横向侧的囊封物。
在另一实例中，制造电子装置的方法包括：提供第一电介质，其具有顶部表面和底部表面；在第一电介质中从顶部表面提供第一迹线图案，其中第一迹线图案限定第一迹线，所述第一迹线包括第一迹线基底、第一迹线侧壁和在第一迹线基底与第一迹线侧壁之间的第一弓形顶点；在第一电介质中提供第一通孔图案，其中第一通孔图案限定第一通孔，所述第一通孔包括第一通孔侧壁和在第一迹线基底与第一通孔侧壁之间的第二弓形顶点；移除在第一迹线图案和第一通孔图案处的第一电介质的一部分以在第一电介质中暴露第一通孔开口和第一迹线开口；以及在第一通孔开口和第一迹线开口中提供第一导电材料以提供包括第一迹线和第一通孔的第一导体。
在又另一示例中，制造电子装置的方法包括：提供第一电介质，其具有顶部表面和底部表面，且第一电介质中的第一导体包括第一通孔和第一通孔上方的第一迹线；在第一电介质的顶部表面上方提供电子组件；以及提供在第一电介质的顶部表面上方且接触电子组件的横向侧的囊封物。第一迹线包括第一迹线侧壁和第一迹线基底，且第一通孔包括第一通孔侧壁，且第一导体包括在第一迹线侧壁与第一迹线基底之间的第一弓形顶点，以及在第一通孔侧壁与第一迹线基底之间的第二弓形顶点。
本公开中包含其它实例。在附图、权利要求书和/或本公开的描述内容中可以找到此类实例。
图1示出电子装置的横截面视图。在图1的实例中，电子装置10可包含电子组件11、衬底15、囊封物12和连接器17。
电子组件11可包括联接到互连件112的端子111。衬底15可包括具有导体155a、155b、155c、155d或155e的导电结构155，包括限定导电路径、迹线、通孔、内部端子157a或外部端子157b的一个或多个导电层或图案。衬底15可包括电介质结构151，其包括限定电介质151a、151b、151c、151d、151e或151f的一个或多个电介质层以用于提供导电结构155的结构完整性、分离或绝缘。在一些实例中，导体155a可在电介质层151a中且可包括通孔253和通孔253上方的迹线252。衬底15可包括限定顶部表面和底部表面的电介质层中的一个或多个，在衬底15的顶部表面上方具有电子组件11。囊封物12可在衬底15的顶部表面上方且可接触电子组件12的横向侧。连接器17可被视为衬底15的部分，但在一些实施方案中可为任选的。衬底15或连接器17可促进电子组件11连接到外部装置，例如印刷电路板或另一电子或半导体组件。衬底15、囊封物12和连接器17可保护电子组件11免受外部因素和/或环境暴露的影响。在一些实例中，可通过首先提供或制造衬底15的元件而提供衬底15作为完整或几乎完整的组件或结构。随后可通过在衬底15的顶部表面上方提供电子组件11和囊封物12来制造电子装置10，其中囊封物接触电子组件11的横向侧。
在一些实例中，电介质层151b可在电介质层151a上方。一个或多个迹线254可在电介质层151b中且可从电介质层151a的一个或多个迹线252偏移，例如成偏移图案或布置或者交错图案或布置。多个迹线可在同一电介质层中，例如迹线252可在电介质层151a中，迹线254可在电介质层151b中，迹线256可在电介质层151c中等等。在一些实例中，电介质层151a中的第一迹线252可在通孔253上方，且电介质层151a中的第二迹线252可从第一迹线252偏移。第二迹线252的顶侧可从电介质层151a的顶部表面暴露，且电介质层151a可覆盖第二迹线252的基底，例如下文论述的基底151-t2。在一些实例中，电介质层151b中的迹线252可从电介质层151b的顶部表面暴露且可接触电介质层151b的顶部表面。
在一些实例中，迹线254可在电介质层151b中且通孔253可在电介质层151a中，其中迹线254接触通孔253，例如在图1中的衬底15的左侧示出。在一些实例中，电介质层151c可在电介质层151a上方且可包括导体155c，所述导体包括通孔257和通孔257上方的迹线256，它们具有与如本文中所描述的电介质层151a的迹线252和通孔253相同或相似的侧壁、顶点或基底。
图2A到2D示出用于制造电子装置的工艺的横截面图。图2A示出制造工艺的初始阶段。
在图2A中，电介质151a可提供于载体160上。载体160可为基本上平面的板。举例来说，载体160可包含或称为板、晶片、面板、半导体或条带。在一些实例中，载体160可包括钢、不锈钢、铝、铜、陶瓷、玻璃或晶片。载体160可具有介于从约1mm到约3mm的范围内的厚度和介于从约200mm到约450mm的范围内的宽度。
载体160可用以处置多个电子组件11的同时形成。载体160可通常应用于本公开的一些实例。
电介质151a的顶侧和底侧可为大体上平面的。在一些实例中，电介质151a可包含酚系树脂、环氧树脂、玻璃环氧树脂、聚酰亚胺(PI)、聚酯、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、双马来酰亚胺三嗪(BT)、硅树脂、氧化物层(SiO2)，或氮化物层(Si3N4)。在一些实例中，电介质151a可具有光敏性质。
电介质151a可具有能够容纳迹线和通孔以用于提供图案的厚度。举例来说，电介质151a可具有介于从约1μm到约50μm的范围内的厚度。举例来说，电介质151a可通过旋涂法或喷涂法提供。
图2B示出制造工艺的稍后阶段。在图2B的实例中，迹线图案151t可提供于电介质151a上。迹线图案151t可包括重布层(RDL)图案。掩模限定迹线图案151t可对准于电介质151a上方，并且接着用紫外线(UV)射线(UV光)照射。迹线图案151t可通过掩模转印到电介质151a上。在一些实例中，迹线图案151t可具有电介质151a的总厚度的约20％到约80％的厚度。举例来说，迹线图案151t可具有介于从约0.2μm到约40μm的范围内的厚度。在一些实例中，迹线图案151t的辐射或显影工艺可产生具有曲率或斜率的侧壁151-t1，以及在侧壁151-t1与基底151-t2之间的为弓形而不是正方形或直线拐角的顶点151-t3。
图2C示出制造工艺的稍后阶段。在图2C的实例中，通孔图案151v可提供于电介质151a上。掩模限定通孔图案151v可对准于电介质151a上方，并且接着用紫外线射线照射。通孔图案151v可由掩模转印到电介质151a上。
在一些实例中，通孔图案151v可具有电介质151a的总厚度的约20％到约80％的厚度。举例来说，通孔图案151v可具有介于从约0.2μm到约40μm的范围内的厚度。在一些实例中，通孔图案151v的辐射或显影工艺可产生具有曲率或斜率的侧壁151-v1，可产生在侧壁151-v1与基底151-v2之间的弓形的顶点151-v3，且可产生在通孔图案151v与迹线图案151t之间的弓形的顶点151-v4。可存在其中顶点151-v3可为正方形的实例。迹线图案151t可与通孔图案151v合并，使得顶点151-v4将通孔图案151v的侧壁151-v1与迹线图案151t的基底151-t2或顶点151-t3合并。在一些实例中，倾斜侧壁151t1或151v1或弓形顶点151-t3、151-v3或151-v4可耗散或削弱在较平坦表面的接合部处或在迹线或通孔的正方形顶点处原本可能形成的应力点，从而减弱因应力开裂引起的故障的概率。
用于限定通孔图案151v的紫外线射线可具有大于用于提供迹线图案151t的紫外线射线的强度。举例来说，当用于暴露迹线图案151t的紫外线射线具有为约10的强度时，用于暴露通孔图案151v的紫外线射线具有为约20或更大的强度，例如，限定通孔图案151v的射线的强度可为用于显影迹线图案151t的强度的两倍或更多倍。因此，电介质151a上的通孔图案151v可在比限定迹线图案151t的深度更深的部分处限定。在一些实例中，通孔图案151v可从迹线图案151t的底侧到载体160的顶侧160a限定。在一些实例中，图2B和2C的阶段可为同时的，例如其中限定迹线图案151t和通孔图案151v的射线的强度是不同的。
图2D示出制造工艺的稍后阶段。在图2D的实例中，例如通过显影和固化而移除电介质151a的不必要部分。举例来说，可通过使用显影液移除用于迹线图案151t和通孔图案151v的电介质151a的相应部分来限定迹线开口152和通孔开口153。迹线开口152和通孔开口153可彼此连通或合并。通孔开口153可具有小于迹线开口152的宽度的宽度。
在提供迹线开口152和通孔开口153之后，可在迹线开口152和通孔开口153中提供包括导电材料的导体155a(图1)以提供通孔253和通孔253上方的迹线252(图1)，其具有由电介质层151a中的迹线开口152和通孔开口153限定的形状。因此，迹线252可包括迹线侧壁151-t1和迹线基底151-t2，且通孔253可包括通孔侧壁151-v1和通孔基底151-v2。在一些实例中，导体155a可包括在迹线侧壁151-t1与迹线基底151-t2之间的弓形顶点151-t3，以及在通孔侧壁151-v1与迹线基底151-t2之间的另一弓形顶点151-v4。在一些实例中，导体155a可包括在通孔基底151-v2与通孔侧壁151-v1之间的弓形顶点151-v3。可存在其中顶点151-v3可为正方形的实例。在一些实例中，迹线252和通孔253都可在包括电介质层151a的单个电介质材料层中，例如图1中所示。在一些实例中，迹线252和通孔253可构成例如图1中所示的单体式结构。在一些实例中，迹线252可从电介质层151a的顶部表面暴露，且通孔253可从电介质层151a的底部表面暴露。
描述的工艺可准许迹线和通孔图案的制造的简化。举例来说，在常规双镶嵌工艺中，首先提供电介质层，随后提供通孔图案，随后提供另一电介质层，并且接着提供迹线图案。然而，如针对图2中的本发明工艺所描述，可减少工艺步骤的数目，且工艺速度可增加。迹线图案151t和通孔图案151v都限定于电介质151a中，而不必提供第二电介质。在一些实例中，图2的工艺可被称作双重镶嵌工艺或双倍曝光工艺。并且，通过应用此工艺制造的衬底可被称为双倍曝光衬底或双重镶嵌衬底。
图3A到3X示出用于制造根据图1的实例的电子装置10的横截面图。图3的制造工艺的一部分可包括或类似于图2的制造工艺。
图3A到3D呈现导致电介质151a中的迹线开口152和通孔开口153的制造阶段。在一些实例中，图3A到3D的制造阶段、特征或元件可对应地类似于或相同于针对图2A到2D的制造阶段描述的那些。为简单起见，图3中示出的轮廓具有笔直表面和正方形顶点，但此类轮廓可展现在图2中分别示出和描述的一个或多个对应的倾斜表面或弓形顶点。
图3E示出制造工艺的稍后阶段。在图3E的实例中，晶种154可提供于电介质151a上。在一些实例中，晶种154可包括一个或多个导电层，例如钛(Ti)、钛钨(TiW)、镍钒(NiV)或铜(Cu)。举例来说，Ti、TiW、NiV或其它的一个或多个层可例如沉积作为屏障层，并且接着可在其上沉积Cu层。可通过包含无电电镀、电镀和/或溅镀的各种方法提供晶种154。在一些实例中，晶种154可具有介于从约0.01μm到约1μm的范围内的厚度。
图3F示出制造工艺的稍后阶段。在图3F的实例中，导体155a可提供于电介质151a上方的晶种154上。举例来说，导体155a可包括、限定或称为一个或多个导电层、导电结构导电材料、重布层(RDL)、线图案、导电图案、电路图案或导电路径。在一些实例中，导体155a可包括一种或多种导电材料，例如铜、金或银。导体155a可通过例如无电电镀、电镀和/或溅镀等各种方法提供。
图3G示出制造工艺的稍后阶段。在图3G的实例中，可通过移除电介质151a的顶部表面上方的导体155a以限定一个或多个迹线252来建立衬底15的重布层级150a。举例来说，薄化、蚀刻或例如通过化学机械抛光(CMP)的抛光的移除工艺可使导体155a薄化以暴露电介质151a的顶侧。移除工艺在电介质151a的迹线图案151t和通孔图案151v中限定迹线252和通孔253。迹线252的顶侧和电介质151的顶侧可为共面的。在一些实例中，如所描述限定的一个或多个迹线252可被称为重布层(RDL)迹线。
图3H到3M示出制造工艺的稍后阶段。在图3H到3M的实例中，重布层级150b(图3M)可形成于重布层级150a上。如图3M中所见，重布层级150b可包括电介质151b、导体155b和一个或多个迹线254，类似于重布层级150a的电介质151a、导体155a和一个或多个迹线252。在一些实例中，重布层级150b也可包括类似于重布层级150a的一个或多个通孔253的一个或多个通孔。
在一些实例中，图3H到3M的用于形成重布层级150b的阶段可对应地类似于相对于图3A到3G描述的用于形成重布层级150a的阶段。举例来说，图3H阶段可类似于图3A阶段，图3I阶段可类似于图3A到3B阶段，图3J阶段可类似于图3C阶段，图3K阶段可类似于图3D阶段，图3L阶段可类似于图3E阶段，且图3M阶段可类似于图3F阶段。
在图3H中，电介质151可提供于重布层级150a上方，类似于如关于图3A或2A的电介质151a所描述。
在图3I中，迹线图案151t可提供于电介质151b中，类似于如关于图3B或2B的电介质151a中的迹线图案151t所描述。在一些实例中，通孔图案151v可提供于电介质151b中，类似于如关于图3C或2C的电介质151a中的通孔图案151v所描述。
在图3J中，移除电介质151b的不必要部分，类似于如关于图3D或2D的电介质151a的不必要部分所描述。
在图3K中，晶种154可提供于电介质151b上，类似于如关于图3E的电介质151a上的晶种154所描述。
在图3L中，导体155b可提供于电介质151b上方的晶种154上，类似于如关于图3F的电介质151a上方的晶种154所描述。
在图3M中，可通过移除电介质151b的顶部表面上方的导体155b以限定一个或多个迹线254来建立衬底15的重布层级150b，类似于如关于图3G的通过移除电介质151a的顶部表面上方的导体155a以限定一个或多个迹线252来建立重布层级150a所描述。
如图3M中所见，重布层级150b的一个或多个导体155b可与重布层级150a的一个或多个导体155a联接。举例来说，一个或多个迹线254(或对应通孔)可与一个或多个迹线152联接。
在一些实例中，如图3M的横截面图和图3M1的平面图中所见，重布层级150b的迹线254可被布置成使得它们与重布层级150a的迹线252平行而交替或交错。为了增加RDL的密度，更多RDL线或迹线将需要布置于同一区域中。然而，存在RDL分辨率的限制。并且，存在在受限区域内制作RDL线的限制，例如图3M的迹线254和导体155b或迹线252和导体155a。举例来说，如果RDL分辨率限制是[2μm线/2μm空间]，其中“线”对应于图3M1中的迹线254的宽度，且其中“空间”对应于图3M1中的迹线254之间的间隔，那么在30μm空间中可布置的平行迹线的最大数目是7。然而，如果[2μm线/4μm空间]的RDL的平行迹线跨越两个重布层级彼此交错布置，如图3M所示，那么9条平行迹线可布设于同一个30μm空间内。在此情况下，在使用[2μm线/4μm空间]的RDL时实现RDL[2μm线/1μm空间]的相同效果。通过此类交错布置，RDL密度可以增加或改进约30％。
可执行额外阶段以提供用于衬底15的另外的重布层级。在一些实例中，额外阶段可提供导电路径或凸块下金属化(UBM)。
图3N示出制造工艺的稍后阶段。在图3N的实例中，通过类似于例如相对于图3A到3G描述的重布层级150a的具有对应迹线252或通孔253的电介质151a和导体155a的那些阶段的阶段，可通过在电介质151b上形成具有对应迹线256或通孔257的电介质151c和导体155c来限定重布层级150c。
图3O示出制造工艺的稍后阶段。在图3O的实例中，电介质151d可提供于重布层级150c上方、导体155c的顶侧和电介质151c的顶侧上。在一些实例中，电介质151d可类似于电介质151a。在一些实例中，电介质151d可包括被称作焊料掩模。在一些实例中，电介质151d可包含电绝缘材料，例如聚合物聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、双马来酰亚胺三嗪(BT)、模制材料、酚系树脂、环氧树脂、硅树脂或丙烯酸酯聚合物。在一些实例中，电介质151d可通过各种方法提供，例如旋涂、喷涂、印刷、PVD、CVD、MOCVD、ALD、LPCVD或PECVD。在一些实例中，电介质151d可具有介于从约1μm到约50μm的范围内的厚度。
图3P示出制造工艺的稍后阶段。在图3P的实例中，暴露迹线256的开口151d”可提供于电介质151d中。举例来说，开口151d”可通过蚀刻、激光烧蚀或光刻工艺来提供。电介质151d可通过开口151d”暴露迹线256的顶侧。
图3Q示出制造工艺的稍后阶段。在图3Q的实例中，可通过从导体155d限定内部端子157a，从而覆盖通过开口151d”暴露的迹线256的顶侧，来建立重布层级150d。在一些实例中，可通过使用光掩模和掩模图案提供内部端子157a。内部端子157a可通过开口151d"连接到迹线256。内部端子157a可包括或称为导体、导电材料、导电层、重布层(RDL)、线图案、迹线图案、或电路图案、衬垫或凸块下金属化。内部端子157a可包括一种或多种导电材料，例如铜、金或银。内部端子157a可通过各种方法提供，例如溅镀、无电电镀、电镀、PVD、CVD、MOCVD、ALD、LPCVD或PECVD。在一些实例中，内部端子157a可具有介于从约1μm到约100μm的范围内的厚度。
在一些实例中，例如在图1到图3X中描述，衬底110可为重布层(“RDL”)衬底。RDL衬底可包括一个或多个导电重布层和一个或多个电介质层，其(a)可逐层形成于RDL衬底将联接的电子装置上方，或(b)可逐层形成于载体上方，所述载体可在电子装置和RDL衬底联接在一起之后完全移除或至少部分地移除。RDL衬底可在圆形晶片上以晶片级工艺逐层制造为晶片级衬底，和/或在矩形或方形面板载体上以面板级工艺逐层制造为面板级衬底。RDL衬底可以加成堆积工艺形成，所述加成堆积工艺可以包含一个或多个电介质层与限定相应导电重布图案或迹线的一个或多个导电层交替堆叠，所述导电重布图案或迹线被配置成共同(a)将电迹线扇出电子装置的覆盖区外部，或(b)将电迹线扇入电子装置的覆盖区内。可使用电镀工艺或无电极镀覆工艺等镀覆工艺来形成导电图案。导电图案可包括导电材料，例如铜或其他可镀覆金属。可以使用光图案化工艺，例如光刻工艺和用于形成光刻掩模的光掩模材料来制作导电图案的位置。RDL衬底的电介质层可用光图案化工艺来图案化，且包含光刻掩模，其中光暴露于光图案所需特征，例如电介质层中的通孔。因此，电介质层可由例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并噁唑(PBO)的光可界定(photo-definable)有机电介质材料制成。此类电介质材料可以液体形式旋涂或以其它方式涂布，而非以预成型的膜的形式附接。为了允许适当地形成期望的光限定特征，此类光可限定的电介质材料可以省略结构增强剂，或者可以是无填料的，并且没有可能会干扰来自光图案化工艺的光的股线、织造物或其它颗粒。在一些实例中，无填料电介质材料的此类无填料特性可使得所得电介质层的厚度减小。尽管上文描述的光可限定电介质材料可以是有机材料，但是在其它实例中，RDL衬底的电介质材料可以包括一个或多个无机电介质层。无机电介质层的一些实例可以包括氮化硅(Si3N4)、氧化硅(SiO2)和/或氮氧化硅(SiON)。一或多个无机电介质层可以不是通过使用光限定的有机电介质材料而是通过使用氧化或氮化工艺生长无机电介质层而形成。此类无机电介质层可以是无填料的，而无股线、织造物或其它不同的无机颗粒。在一些实例中，RDL衬底可以省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的电介质材料，并且这些类型的RDL衬底可以称为无芯衬底。
在其它实施方案中，衬底110可为预成型衬底。预成型衬底可以在附接到电子装置之前制造并且可以包括在相应导电层之间的电介质层。导电层可以包括铜，并且可以使用电镀工艺形成。电介质层可以是可以以预先形成的膜的形式而不是以液体的形式附接的相对较厚的不可光成像层，并且可以包含具有用于刚性和/或结构性支撑的股线、织造物和/或其它无机颗粒等填料的树脂。由于电介质层是不可光成像的，因此可通过使用钻孔或激光来形成通孔或开口等特征。在一些实例中，电介质层可以包括预浸材料或味之素堆积膜(ABF)。预先形成的衬底可包含永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的电介质材料，且电介质层和导电层可形成于永久性芯结构上。在其它实例中，预成型衬底可以是无芯衬底并且省略永久性芯结构，并且可以在牺牲载体上形成电介质层和导电层，所述牺牲载体在形成电介质层和导电层之后且在附接到电子装置之前移除。预成形衬底可又被称为印刷电路板(PCB)或层压衬底。此类预成型的衬底可通过半加成工艺或修改后的半加成工艺来形成。
图3R示出制造工艺的稍后阶段。在图3R的实例中，电子组件11可与衬底15的内部端子157a联接。在某一实例中，电子组件11可包含组件端子111和组件互连件112。
在图3R的实例中，电子组件11可通过组件端子111联接到组件互连件112。电子组件11可包括或称为半导体裸片、半导体装置或半导体芯片。在一些实例中，电子组件11可包括集成电路、逻辑裸片、微控制单元、存储器、数字信号处理器、网络处理器、电力管理单元、音频处理器、RF电路、天线结构、微机电(MEMS)装置或无线基带系统处理器。在一些实例中，电子组件11可具有介于从约30μm到约800μm的范围内的厚度。在某一实例中，具有相同或不同特征或功能性的多个不同电子组件11可联接到衬底15。
在图3R的实例中，至少一个组件端子111可提供于电子组件11的底侧上。组件端子111可以是电子组件11的输入或输出端子或电力端子。组件端子111可与组件互连件112联接。在一些实例中，组件端子111可被称为裸片衬垫或接合衬垫。在一些实例中，组件端子111可包括导电材料，例如铝、铜、铝合金或铜合金。组件端子111可具有介于从约10μm到约100μm的范围内的宽度。组件端子111可具有介于从约1μm到约50μm的范围内的厚度。
在图3R的实例中，组件互连件112可提供于组件端子111上。组件互连件112可通过组件端子111与电子组件11联接。组件互连件112可与内部端子157a的顶侧联接。在一些实例中，可通过落球方法、丝网印刷方法或电镀方法中的一种或多种提供组件互连件112。在一些实例中，组件互连件112可包括或称为导电球、焊料球、导电柱或支柱，或用焊料封端的导电柱或支柱。在一些实例中，组件互连件112可包括锡(Sn)、银(Ag)、铅(Pb)、铜(Cu)、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi，或Sn-Ag-Cu。在一些实例中，组件互连件112可具有介于从约0mm到约0.1mm的范围内的大小。
图3S示出制造工艺的稍后阶段。在图3S的实例中，囊封物12可覆盖电子组件11、内部端子157a和衬底15。在一些实例中，囊封物12可以包括或称为环氧模制化合物、环氧树脂模制树脂，或密封剂。在一些实例中，囊封物12可包括或称为模制部分、密封部分、囊封部分、保护部分、封装、封盖或主体。在一些实例中，可通过压缩模制方法、转移模制方法、液体囊封物模制方法、真空层压方法、膏印刷方法或薄膜辅助模制方法提供囊封物12。在一些实例中，囊封物12可包括例如覆盖电子组件111的封盖的金属材料，或例如符合囊封物12的主体的外侧的保形金属材料。在一些实例中，囊封物12可具有介于从约0.03μm到约1μm的范围内的厚度。囊封物12可通过覆盖电子组件11和内部端子157a而保护电子组件11和内部端子157a免受外部因素或外部环境的影响。在提供囊封物12之后，可移除载体160且可翻转组合件。
图3T示出制造工艺的稍后阶段，其中组合件相对于图3S是翻转的且移除了载体160。在图3T中，电介质151e可提供于衬底15的重布层级150a上，类似于如关于图3O的电介质151d所描述。
在图3U中，可提供穿过电介质151e的开口151e"以暴露重布层级150a的导体155a的部分，类似于如关于图3P的穿过电介质151d的开口151d"暴露重布层级150d的导体155c的部分所描述。
在图3V中，可通过导体155e限定通过电介质151e的开口151e"联接到导体155a的暴露部分的外部端子157b来建立重布层级150e，类似于如关于图3Q的通过电介质151d的开口151d"联接到导体155c的暴露部分的内部端子157a所描述。
在图3W中，电介质151f可提供于重布层级151e上，其中开口151f"暴露外部端子157b的部分。在一些实例中，电介质151f可在材料、特征或形成方面类似于电介质151d。
图3X示出制造工艺的稍后阶段。在图3X的实例中，外部互连件17可连接到外部端子157b。外部互连件17可通过衬底15与电子组件11联接。在一些实例中，可通过落球方法、丝网印刷方法或电镀方法提供外部互连件17。在一些实例中，外部互连件17可包括或称为导电球、焊料球或导电凸块。在一些实例中，外部互连件17可具有介于从约0.1mm到约1mm的范围内的大小。在提供外部互连件17的情况下，可翻转衬底15以提供电子装置10。
图4A到4I示出用于根据图1中的实例的电子装置10的另一制造工艺的横截面图。图4的制造工艺的部分可包括或类似于图2或3的制造工艺。
图4A到4E呈现导致电介质151a中的被晶种154覆盖的迹线开口152和通孔开口153的制造阶段。图4A到4E的制造阶段、特征或元件可对应地类似于或相同于针对图3A到3E或图2A到2D的制造阶段描述的那些。为简单起见，图4中示出的轮廓具有笔直表面和正方形顶点，但此类轮廓可展现在图2中分别示出和描述的一个或多个对应的倾斜表面或弓形顶点。
图4F示出制造工艺的稍后阶段。在图4F的实例中，导体155a可提供于电介质151a上方的晶种154上。图4F的制造阶段、特征或元件可类似于针对图3F的阶段描述的那些。在一些实例中，图4F中的导体155a的厚度可大于图3F的阶段中的导体155a的厚度。
在图3F到3G的先前实例中，电介质151a的顶侧上方的导体155a的部分被移除。在图4的本实例中，如下文将描述，可处理电介质151a的顶侧上方的导体155a的部分以保持且提供额外重布图案或重布层级，其包括在提供迹线252的相同导体155a之外的迹线254。
图4G示出制造工艺的稍后阶段。在图4G的实例中，光掩模158可提供于导体155a上，并且接着通过在其上放置掩模而暴露以转印预定图案。在一些实例中，可通过旋涂法、喷涂法、浸涂法提供光掩模158。光掩模158的一部分可被显影且移除以限定开口158a。光掩模158的其余部分可充当用于限定包含迹线254的额外重布图案的图案。
图4H示出制造工艺的稍后阶段。在图4H的实例中，导体155a和晶种154的对应于光掩模158的开口158a的部分可例如通过蚀刻而移除。导体155a的被光掩模158覆盖且限定通孔253、迹线252和迹线254的部分可保留。因此，重布层级150a和重布层级150b的重布图案可限定于同一导体155a之外，而无需添加额外导体层。
图4I示出制造工艺的稍后阶段。在图4I的实例中，可移除剩余光掩模158。在一些实例中，例如电介质151b的电介质可提供于迹线254周围作为重布层级150b的部分。
在图4A到4I的制造阶段之后可执行额外工艺阶段。在一些实例中，额外阶段可提供与针对图3N到3W描述的那些相似或相同的对应过程、元件或特征。通过上述制造阶段，可提供图1中的电子装置10。
图5示出图示电子装置20的横截面。电子装置20的特征、元件和制造可类似于上文关于电子装置10所描述的那些。
在图5的实例中，衬底15的定向可从图1针对电子装置10所示的定向反转。此外，衬底15可形成于电子组件11和囊封物12上。图5示出省略了组件互连件112，但可存在其中组件互连件112可作为电子装置20的部分保持联接到组件端子111且受到囊封物12限界的实例。
在一些实例中，电子组件11可提供于载体上。囊封物12可提供于载体上和电子组件11周围。在一些实例中，在囊封物12在适当的位置的情况下，可移除载体。例如通过移除载体或通过研磨囊封物12的一部分，组件端子111或组件互连件112可从囊封物12暴露。
电介质151d可形成于电子组件11和囊封物12上。电介质151d可经图案化以暴露组件端子111或组件互连件112。在一些实例中，电介质151d可为任选的。
根据针对图2A到2D、图3A到3N或图4A到4I描述的处理阶段可在电子组件11和囊封物12上(而不是在载体160上)形成衬底15。随后可根据针对图3T到3X描述的处理阶段来完成衬底15和电子装置20。
本公开包含对某些实例的参考。然而，本领域的技术人员将理解，在不脱离本公开的范围的情况下可以进行各种改变且可以取代等效物。另外，在不脱离本公开的范围的情况下可对公开的实例作出修改。因此，希望本公开不限于公开的实例，而是本公开将包含属于所附权利要求书的范围内的所有实例。

Claims (20)

1.一种电子装置，其包括：
衬底，其包括：
第一电介质，其具有顶部表面和底部表面，以及
第一导体，其在所述第一电介质中且包括第一通孔和所述第一通孔上方的第一迹线，
其中所述第一迹线包括第一迹线侧壁和第一迹线基底，且所述第一通孔包括第一通孔侧壁，且
其中所述第一导体包括在所述第一迹线侧壁与所述第一迹线基底之间的第一弓形顶点，以及在所述第一通孔侧壁与所述第一迹线基底之间的第二弓形顶点；
电子组件，其在所述衬底的所述顶部表面上方；以及
囊封物，其在所述衬底的所述顶部表面上方且接触所述电子组件的横向侧。
2.根据权利要求1所述的电子装置，其中所述第一电介质包括单个电介质材料层。
3.根据权利要求1所述的电子装置，其中所述第一迹线和所述第一通孔构成单体式结构。
4.根据权利要求1所述的电子装置，其中所述第一迹线从所述第一电介质的所述顶部表面暴露，且所述第一通孔从所述第一电介质的所述底部表面暴露。
5.根据权利要求1所述的电子装置，其中所述衬底包括：
第二电介质，其在所述第一电介质上方，以及
所述第二电介质中的第二迹线，其从所述第一迹线偏移。
6.根据权利要求1所述的电子装置，其进一步包括：
第二迹线，其在所述第一电介质中且从所述第一迹线偏移，
其中所述第二迹线的顶侧从所述第一电介质的所述顶部表面暴露，且所述第一电介质覆盖所述第二迹线的基底。
7.根据权利要求5所述的电子装置，其中所述第二迹线从所述第二电介质的顶部表面暴露且接触所述第一电介质的所述顶部表面。
8.根据权利要求1所述的电子装置，其中所述衬底包括：
第二电介质，其在所述第一电介质上方，
第二迹线，其在所述第二电介质中，以及
第二通孔，其在所述第一电介质中，
其中所述第二迹线接触所述第二通孔。
9.根据权利要求1所述的电子装置，其中所述衬底包括：
第二电介质，其在所述第一电介质上方，以及
第二导体，其在所述第二电介质中，所述第二导体包括第二通孔和所述第二通孔上方的第二迹线，
其中所述第二迹线包括第二迹线侧壁和第二迹线基底，且所述第二通孔包括第二通孔侧壁，且
其中所述第二导体包括在所述第二迹线侧壁与所述第二迹线基底之间的第三弓形顶点，以及在所述第二通孔侧壁与所述第二迹线基底之间的第四弓形顶点。
10.一种制造电子装置的方法，其包括：
提供第一电介质，所述第一电介质具有顶部表面和底部表面；
在所述第一电介质中从所述顶部表面提供第一迹线图案，其中所述第一迹线图案限定第一迹线，所述第一迹线包括第一迹线基底、第一迹线侧壁以及在所述第一迹线基底与所述第一迹线侧壁之间的第一弓形顶点；
在所述第一电介质中提供第一通孔图案，其中所述第一通孔图案限定第一通孔，所述第一通孔包括第一通孔侧壁以及在所述第一迹线基底与所述第一通孔侧壁之间的第二弓形顶点；
移除所述第一迹线图案和所述第一通孔图案处的所述第一电介质的一部分以暴露所述第一电介质中的第一通孔开口和第一迹线开口；以及
在所述第一通孔开口和所述第一迹线开口中提供第一导电材料以提供包括所述第一迹线和所述第一通孔的第一导体。
11.根据权利要求10所述的方法，其进一步包括：
在所述第一电介质的所述顶部表面上方提供电子组件；以及
提供囊封物，所述囊封物在所述第一电介质的所述顶部表面上方且接触所述电子组件的横向侧。
12.根据权利要求10所述的方法，其中通过使所述第一电介质从所述顶部表面暴露于紫外线(UV)光来提供所述第一迹线图案和所述第一通孔图案。
13.根据权利要求10所述的方法，其中：
所述第一迹线图案限定所述第一电介质中的第二迹线，
移除所述第一电介质的一部分以暴露所述第一电介质中的第二迹线开口，且
在所述第二迹线开口中提供所述第一导电材料以提供包括所述第二迹线的第二导体。
14.根据权利要求13所述的方法，其进一步包括：
在所述第一电介质上方提供第二电介质，所述第二电介质具有顶部表面和底部表面，
在所述第二电介质中从所述第二电介质的所述顶部表面提供第二迹线图案，所述第二迹线图案限定第三迹线，
移除所述第二迹线图案处的所述第二电介质的一部分以暴露第三迹线开口，且
在所述第三迹线开口中提供第二导电材料以提供包括所述第二迹线的第三导体，
其中所述第三迹线从所述第一迹线和所述第二迹线偏移。
15.根据权利要求10所述的方法，其中：
所述第一迹线图案限定所述第一电介质中的第二迹线，
所述第一通孔图案限定所述第一电介质中的第二通孔，
移除所述第一电介质的一部分以暴露所述第一电介质中的第二迹线开口和第二通孔开口，且
在所述第二通孔开口和所述第二迹线开口中提供所述第一导电材料以提供所述第二迹线和所述第二通孔。
16.根据权利要求15所述的方法，其中所述第二迹线的宽度与所述第二通孔的宽度基本上相同。
17.根据权利要求15所述的方法，其进一步包括：
在所述第一电介质上方提供第二电介质，所述第二电介质具有顶部表面和底部表面，
在所述第二电介质中从所述第二电介质的所述顶部表面提供第二迹线图案，其中所述第二迹线图案限定第三迹线，
移除所述第二迹线图案处的所述第二电介质的一部分以暴露第三迹线开口，且
在所述第三迹线开口中提供第二导电材料以提供所述第三迹线，
其中所述第三迹线从所述第二电介质的所述底部表面暴露且接触所述第一电介质的所述第二迹线。
18.一种制造电子装置的方法，所述方法包括：
提供具有顶部表面和底部表面的第一电介质，且所述第一电介质中的第一导体包括第一通孔和所述第一通孔上方的第一迹线；
在所述第一电介质的所述顶部表面上方提供电子组件；以及
提供囊封物，所述囊封物在所述第一电介质的所述顶部表面上方且接触所述电子组件的横向侧；
其中所述第一迹线包括第一迹线侧壁和第一迹线基底，且所述第一通孔包括第一通孔侧壁；且
其中所述第一导体包括在所述第一迹线侧壁与所述第一迹线基底之间的第一弓形顶点，以及在所述第一通孔侧壁与所述第一迹线基底之间的第二弓形顶点。
19.根据权利要求18所述的方法，其中所述第一电介质包括单个电介质材料层。
20.根据权利要求18所述的方法，其中所述第一迹线和所述第一通孔构成单体式结构。
CN202210578697.5A 2021-05-25 2022-05-25 半导体装置和制造半导体装置的方法 Pending CN115394745A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/329,721 US11876040B2 (en) 2021-05-25 2021-05-25 Semiconductor devices and methods of manufacturing semiconductor devices
US17/329,721 2021-05-25

Publications (1)

Publication Number Publication Date
CN115394745A true CN115394745A (zh) 2022-11-25

Family

ID=84117104

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210578697.5A Pending CN115394745A (zh) 2021-05-25 2022-05-25 半导体装置和制造半导体装置的方法

Country Status (3)

Country Link
US (1) US11876040B2 (zh)
CN (1) CN115394745A (zh)
TW (1) TW202247384A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230001574A (ko) * 2021-06-28 2023-01-05 삼성전자주식회사 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US8264086B2 (en) * 2005-12-05 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure with improved reliability
US8614143B2 (en) * 2008-12-03 2013-12-24 Texas Instruments Incorporated Simultaneous via and trench patterning using different etch rates
US9431343B1 (en) * 2015-03-11 2016-08-30 Samsung Electronics Co., Ltd. Stacked damascene structures for microelectronic devices
US10056306B2 (en) * 2016-02-04 2018-08-21 Globalfoundries Inc. Test structure for monitoring interface delamination
KR20220031414A (ko) * 2020-09-04 2022-03-11 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20220384323A1 (en) 2022-12-01
US11876040B2 (en) 2024-01-16
TW202247384A (zh) 2022-12-01

Similar Documents

Publication Publication Date Title
CN109216323B (zh) 半导体器件以及形成半导体器件的方法
CN107346766B (zh) 整合扇出型封装及其制造方法
CN107026094B (zh) 线圈结构及其制造方法
US11574890B2 (en) Semiconductor devices and methods of manufacturing semiconductor devices
WO2007027994A2 (en) Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US11990411B2 (en) Device chip scale package including a protective layer
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
US11967565B2 (en) Semiconductor devices including conductive structure and shielding layer and methods of manufacturing semiconductor devices
KR20210015648A (ko) 반도체 디바이스 및 반도체 디바이스의 제조 방법
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
US11948887B2 (en) Semiconductor devices and methods of manufacturing semiconductor devices
CN113690197A (zh) 半导体装置及制造半导体装置的方法
US20220045037A1 (en) Semiconductor device and method of manufacturing a semiconductor device
CN115394745A (zh) 半导体装置和制造半导体装置的方法
KR102517379B1 (ko) 반도체 패키지의 제조 방법
US11398455B2 (en) Semiconductor devices and related methods
EP1003209A1 (en) Process for manufacturing semiconductor device
JP4084737B2 (ja) 半導体装置
CN114765141A (zh) 半导体装置及制造半导体装置的方法
CN114242684A (zh) 半导体装置和制造半导体装置的方法
CN111987049A (zh) 半导体装置和制造半导体装置的方法
JP3664707B2 (ja) 半導体装置及びその製造方法
CN113192922A (zh) 半导体装置和制造半导体装置的方法
CN118231371A (zh) 半导体装置和制造半导体装置的方法
US20230121621A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination