CN118231371A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

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Abstract

半导体装置和制造半导体装置的方法。在一个实例中，一种电子装置包括具有顶侧和底侧的衬底、所述衬底的所述顶侧上方的电子组件，以及所述衬底的所述顶侧上方的囊封剂。所述衬底包括：介电结构，其包括第一介电层；以及导电结构，其在所述介电结构中且包括所述第一介电层中的第一导体分层，所述第一导体分层包括：第一迹线，其从所述第一介电层的顶侧暴露且部分地延伸穿过所述第一介电层；以及第一通孔，其从所述第一介电层的所述顶侧和所述第一介电层的底侧暴露且从所述第一介电层的所述顶侧向所述第一介电层的所述底侧延伸。所述第一迹线和所述第一通孔具有竖直延伸的非阶梯式侧壁。本文还公开其它实例。

Description

半导体装置和制造半导体装置的方法
相关申请的交叉引用
本申请是2021年5月25日提交的第17/329,721号美国申请的部分接续申请。该第17/329,721号申请的全文在此以引用的方式并入本文中。
技术领域
本公开大体上涉及电子装置，且更具体地说涉及半导体装置和用于制造半导体装置的方法。
背景技术
先前的半导体封装及用于形成半导体封装的方法不适当，例如，导致成本过高、可靠性降低、性能相对较低，或封装大小过大。通过比较这些方法与本公开并参考图式，所属领域的技术人员将清楚常规和传统方法的其它局限性和缺点。
发明内容
在一个实例中，一种电子装置包括衬底，其包括具有顶部表面和底部表面的第一电介质，以及在第一电介质中且包括第一通孔和第一通孔上方的第一迹线的第一导体。第一迹线包括第一迹线侧壁和第一迹线基底，且第一通孔包括第一通孔侧壁。所述第一导体包括在所述第一迹线侧壁与所述第一迹线基底之间的第一弓形顶点，以及在所述第一通孔侧壁与所述第一迹线基底之间的第二弓形顶点，在所述衬底的所述顶部表面上方的电子组件，以及在所述衬底的所述顶部表面上方且接触所述电子组件的横向侧的囊封剂。
在另一实例中，一种制造电子装置的方法包括：提供具有顶部表面和底部表面的第一电介质；在第一电介质中从顶部表面提供第一迹线图案，其中第一迹线图案限定第一迹线，所述第一迹线包括第一迹线基底、第一迹线侧壁，以及在第一迹线基底与第一迹线侧壁之间的第一弓形顶点；在第一电介质中提供第一通孔图案，其中第一通孔图案限定第一通孔，所述第一通孔包括第一通孔侧壁，以及在第一迹线基底与第一通孔侧壁之间的第二弓形顶点；移除在第一迹线图案和第一通孔图案处的第一电介质的一部分以在第一电介质中暴露一个或多个第一通孔开口和一个或多个第一迹线开口；以及在第一通孔开口和第一迹线开口中提供第一导电材料以提供包括第一迹线和第一通孔的第一导体。
在又一实例中，一种制造电子装置的方法包括：提供具有顶部表面和底部表面的第一电介质，且第一电介质中的第一导体包括第一通孔和第一通孔上方的第一迹线；在第一电介质的顶部表面上方提供电子组件；以及在第一电介质的顶部表面上方提供囊封剂且使其接触电子组件的横向侧。第一迹线包括第一迹线侧壁和第一迹线基底，且第一通孔包括第一通孔侧壁，且第一导体包括在第一迹线侧壁与第一迹线基底之间的第一弓形顶点，以及在第一通孔侧壁与第一迹线基底之间的第二弓形顶点。
在另一实例中，一种电子装置包括具有顶侧和底侧的衬底、衬底的顶侧上方的电子组件，以及在衬底的顶侧上方且接触电子组件的横向侧的囊封剂。所述衬底包括：介电结构，其包括第一介电层；以及导电结构，其在介电结构中且包括第一介电层中的第一导体分层。第一导体分层包括第一迹线，其从第一介电层的顶侧暴露且部分地延伸穿过第一介电层；以及第一通孔，其从第一介电层的顶侧和第一介电层的底侧暴露且从第一介电层的顶侧向第一介电层的底侧延伸。导电结构与电子组件耦合，且第一迹线和第一通孔具有竖直延伸的非阶梯式侧壁。
在另一额外实例中，一种制造电子装置的方法包括：提供第一介电层；在第一介电层上方提供第一掩模，其中第一掩模具有第一宽缝隙和第一组窄缝隙；以及经由第一掩模将光施加到第一介电层。在第一介电层中穿过第一宽缝隙限定第一通孔图案，且在第一介电层中穿过第一组窄缝隙限定第一迹线图案。所述方法进一步包括：移除第一通孔图案处和第一迹线图案处的第一介电层的部分以限定第一通孔开口和第一迹线开口；在第一介电层上，包含在第一通孔开口中和第一迹线开口中，提供第一导体；以及移除第一导体的上部部分以在第一介电层中限定第一通孔和第一迹线。
在又一额外实例中，一种制造电子装置的方法包括：提供具有顶侧和底侧的衬底；在衬底的顶侧上方提供电子组件；以及在衬底的顶侧上方提供囊封剂且使其接触电子组件的横向侧。提供衬底包括提供包括第一介电层的介电结构，以及在介电结构中提供导电结构。导电结构包括第一介电层中的第一导体分层，且所述第一导体分层包括从第一介电层的顶侧暴露且部分地延伸穿过第一介电层的第一迹线，以及从第一介电层的顶侧向第一介电层的底侧暴露且从第一介电层的顶侧向第一介电层的底侧延伸的第一通孔。所述方法进一步包括将导电结构与电子组件耦合，其中第一迹线和第一通孔具有竖直延伸的非阶梯式侧壁。
附图说明
图1展示根据一实例的电子装置的横截面图。
图2A到图2D展示用于制造电子装置的双重镶嵌工艺的横截面图。
图3A到图3X展示用于制造根据图1中的实例的电子装置的横截面图。
图4A到图4I展示用于制造根据图1中的实例的电子装置的另一方法的横截面图。
图5展示根据一实例的电子装置的横截面图。
图6展示根据一实例的电子装置的横截面图。
图7A到图7P展示用于制造电子装置的工艺的横截面图。
具体实施方式
以下论述提供半导体装置和制造半导体装置的方法的各种实例。此些实例是非限制性的，且所附权利要求书的范围不应限于所公开的特定实例。在以下论述中，术语“实例”和“例如”是非限制性的。
图式示出一般构造方式，且可能省略众所周知的特征和技术的描述和细节以免不必要地使本公开模糊不清。另外，图式中的元件未必按比例绘制。举例来说，各图中的一些元件的尺寸可能相对于其它元件夸示，以帮助改进对本公开中论述的实例的理解。不同图中的相同参考标号表示相同元件。
术语“或”表示由“或”连接的列表中的任何一个或多个项目。作为实例，“x或y”表示三要素集合{(x),(y),(x,y)}中的任何要素。作为另一实例，“x、y或z”表示七要素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何要素。
术语“包括(comprises/comprising)”和/或“包含(includes/including)”为“开放”术语，且指定所陈述特征的存在，但不排除一个或多个其它特征的存在或添加。
术语“第一”、“第二”等可以在本文中用于描述各个元件，并且这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，例如，在不脱离本公开的教示的情况下，可将本公开中论述的第一元件称为第二元件。
除非另外指定，否则术语“耦合”可用于描述两个元件彼此直接接触，或描述两个元件通过一个或多个其它元件间接连接。例如，如果元件A耦合到元件B，则元件A可以直接接触元件B或通过介入元件C间接连接到元件B。类似地，术语“在……上方”或“在……上”可以用于描述两个元件彼此直接接触或描述两个元件通过一个或多个其它元件间接连接。其它实例包含在本公开中。在图式、权利要求书和/或本公开的说明书中可以找到此些实例。
图1展示电子装置的横截面图。在图1的实例中，电子装置10可包含电子组件11、衬底15、囊封剂12和连接器17。
电子组件11可包括耦合到互连件112的端子111。衬底15可包括具有导体155a、155b、155c、155d或155e的导电结构155，所述导体包括限定导电路径、迹线、通孔、内部端子157a或外部端子157b的一个或多个导电层或图案。衬底15可包括介电结构151，其包括限定电介质151a、151b、151c、151d、151e或151f的一个或多个介电层以用于提供导电结构155的结构完整性、分隔或绝缘。在一些实例中，导体155a可在介电层151a中且可包括通孔253和通孔253上方的迹线252。衬底15可包括限定顶部表面和底部表面的介电层中的一个或多个，在衬底15的顶部表面上方具有电子组件11。囊封剂12可在衬底15的顶部表面上方且可接触电子组件12的横向侧。连接器17可被视为衬底15的部分，但在一些实施方案中可为任选的。衬底15或连接器17可促进电子组件11连接到外部装置，例如印刷电路板或者另一电子或半导体组件。衬底15、囊封剂12和连接器17可保护电子组件11免受外部因素和/或环境暴露的影响。在一些实例中，可通过首先提供或制造衬底15的元件而提供衬底15作为完整或几乎完整的组件或结构。随后可通过在衬底15的顶部表面上方提供电子组件11和囊封剂12来制造电子装置10，其中囊封剂接触电子组件11的横向侧。
在一些实例中，介电层151b可在介电层151a上方。一个或多个迹线254可在介电层151b中且可从介电层151a的一个或多个迹线252偏移，例如呈偏移图案或布置，或者交错图案或布置。多个迹线可在同一介电层中，例如迹线252可在介电层151a中，迹线254可在介电层151b中，迹线256可在介电层151c中，依此类推。在一些实例中，介电层151a中的第一迹线252可在通孔253上方，且介电层151a中的第二迹线252可从第一迹线252偏移。第二迹线252的顶侧可从介电层151a的顶部表面暴露，且介电层151A可覆盖第二迹线252的基底，例如下文论述的基底151-t2。在一些实例中，介电层151b中的迹线252可从介电层151b的顶部表面暴露且可接触介电层151b的顶部表面。
在一些实例中，迹线254可在介电层151b中且通孔253可在介电层151a中，其中迹线254接触通孔253，例如在图1中的衬底15的左手侧所展示。在一些实例中，介电层151c可在介电层151a上方且可包括导体155c，所述导体包括通孔257和通孔257上方的迹线256，它们具有与如本文中所描述的介电层151a的迹线252和通孔253相同或类似的侧壁、顶点或基底。
图2A到图2D展示用于制造电子装置的工艺的横截面图。图2A展示制造工艺的初始阶段。
在图2A中，电介质151a可提供在载体160上。载体160可以是大体上平面的板。举例来说，载体160可包括或被称为板、晶片、面板、半导体或条带。在一些实例中，载体160可包括钢、不锈钢、铝、铜、陶瓷、玻璃或晶片。载体160可具有介于约1mm到约3mm的范围内的厚度和介于约200mm到约450mm的范围内的宽度。
载体160可用以处置多个电子组件11的同时形成。载体160可通常应用于本公开的一些实例。
电介质151a的顶侧和底侧可为大体上平面的。在一些实例中，电介质151a可包含酚系树脂、环氧树脂、玻璃环氧树脂、聚酰亚胺(PI)、聚酯、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、双马来酰亚胺三嗪(BT)、硅树脂、氧化物层(SiO2)，或氮化物层(Si3N4)。在一些实例中，电介质151a可具有光敏性质。
电介质151a可具有能够容纳迹线和通孔以用于提供图案的厚度。举例来说，电介质151a可具有介于约1μm到约50μm的范围内的厚度。举例来说，电介质151a可通过旋涂法或喷涂法提供。
图2B展示制造工艺的稍后阶段。在图2B的实例中，迹线图案151t可提供于电介质151a上。迹线图案151t可包括再分布层(RDL)图案。掩模限定迹线图案151t可对准于电介质151a上方，并且接着用紫外线(UV)射线(UV光)照射。迹线图案151t可通过掩模转印到电介质151a上。在一些实例中，迹线图案151t可具有电介质151a的总厚度的约20％到约80％的厚度。举例来说，迹线图案151t可具有介于约0.2μm到约40μm的范围内的厚度。在一些实例中，迹线图案151t的照射或显影工艺可产生具有曲率或斜率的侧壁151-t1，以及在侧壁151-t1与基底151-t2之间的为弓形而不是正方形或直线拐角的顶点151-t3。
图2C展示制造工艺的稍后阶段。在图2C的实例中，通孔图案151v可提供于电介质151a上。掩模限定通孔图案151v可在电介质151a上方对准且接着用紫外射线照射。通孔图案151v可由掩模转印到电介质151a上。
在一些实例中，通孔图案151v可具有电介质151a的总厚度的约20％到约80％的厚度。举例来说，通孔图案151v可具有介于约0.2μm到约40μm的范围内的厚度。在一些实例中，通孔图案151v的照射或显影工艺可产生具有曲率或斜率的侧壁151-v1，可产生在侧壁151-v1与基底151-v2之间的弓形的顶点151-v3，且可产生在通孔图案151v与迹线图案151t之间的弓形的顶点151-v4。可存在其中顶点151-v3可为正方形的实例。迹线图案151t可与通孔图案151v合并，使得顶点151-v4将通孔图案151v的侧壁151-v1与迹线图案151t的基底151-t2或顶点151-t3合并。在一些实例中，倾斜侧壁151t1或151v1或弓形顶点151-t3、151-v3或151-v4可耗散或削弱在较平坦表面的接合部处或在迹线或通孔的正方形顶点处原本可能形成的应力点，从而减弱因应力开裂引起的故障的概率。
用于限定通孔图案151v的紫外射线可具有大于用于提供迹线图案151t的紫外射线的强度。举例来说，当用于曝光迹线图案151t的紫外射线具有为约10的强度时，用于曝光通孔图案151v的紫外射线具有为约20或更大的强度，例如，限定通孔图案151v的射线的强度可以是用于显影迹线图案151t的强度的两倍或更多。因此，电介质151a上的通孔图案151v可在比限定迹线图案151t的深度更深的部分处限定。在一些实例中，通孔图案151v可从迹线图案151t的底侧到载体160的顶侧160a限定。在一些实例中，图2B和图2C的阶段可为同时的，例如其中限定迹线图案151t和通孔图案151v的射线的强度是不同的。
图2D展示制造工艺的稍后阶段。在图2D的实例中，例如通过显影和固化而移除电介质151a的不必要部分。举例来说，可通过使用显影液移除用于迹线图案151t和通孔图案151v的电介质151a的相应部分来限定迹线开口152和通孔开口153。迹线开口152和通孔开口153可彼此连通或合并。通孔开口153可具有小于迹线开口152的宽度的宽度。
在提供迹线开口152和通孔开口153之后，可在迹线开口152和通孔开口153中提供包括导电材料的导体155a(图1)以提供通孔253和通孔253上方的迹线252(图1)，其具有由介电层151a中的迹线开口152和通孔开口153限定的形状。因此，迹线252可包括迹线侧壁151-t1和迹线基底151-t2，且通孔253可包括通孔侧壁151-v1和通孔基底151-v2。在一些实例中，导体155a可包括在迹线侧壁151-t1与迹线基底151-t2之间的弓形顶点151-t3，以及在通孔侧壁151-v1与迹线基底151-t2之间的另一弓形顶点151-v4。在一些实例中，导体155a可包括在通孔基底151-v2与通孔侧壁151-v1之间的弓形顶点151-v3。可存在其中顶点151-v3可为正方形的实例。在一些实例中，迹线252和通孔253都可在包括介电层151a的单个介电材料层中，例如图1中所示。在一些实例中，迹线252和通孔253可构成例如图1中所示的单片结构。在一些实例中，迹线252可从介电层151a的顶部表面暴露，且通孔253可从介电层151a的底部表面暴露。
描述的工艺可准许迹线和通孔图案的制造的简化。举例来说，在常规双镶嵌工艺中，首先提供介电层，随后提供通孔图案，随后提供另一介电层，并且接着提供迹线图案。然而，如针对图2A到图2D中的本发明工艺所描述，可减少工艺步骤的数目，且工艺速度可增加。迹线图案151t和通孔图案151v都限定于电介质151a中，而不必提供第二电介质。在一些实例中，图2A到图2D的工艺可被称作双重镶嵌工艺或双重曝光工艺。并且，通过应用此工艺制造的衬底可被称为双重曝光衬底或双重镶嵌衬底。
图3A到图3X展示用于制造根据图1中的实例的电子装置10的横截面图。图3A到图3X的制造工艺的一部分可包括或类似于图2A到图2D的制造工艺。
图3A到图3D呈现产生电介质151a中的迹线开口152和通孔开口153的制造阶段。在一些实例中，图3A到图3D的制造阶段、特征或元件可相应地类似于或相同于针对图2A到图2D的制造阶段描述的制造阶段、特征或元件。为简单起见，图3中展示的轮廓具有直线表面和正方形顶点，但此类轮廓可展现在图2A到图2D中分别展示和描述的一个或多个相应的倾斜表面或弓形顶点。
图3E展示制造工艺的稍后阶段。在图3E的实例中，晶种154可提供于电介质151a上。在一些实例中，晶种154可包括一个或多个导电层，例如钛(Ti)、钛钨(TiW)、镍钒(NiV)或铜(Cu)。举例来说，Ti、TiW、NiV或其它的一个或多个层可例如沉积作为屏障层，并且接着可在其顶部上沉积Cu层。可通过包含无电镀敷、电镀和/或溅镀的各种方法提供晶种154。在一些实例中，晶种154可具有介于约0.01μm到约1μm的范围内的厚度。
图3F展示制造工艺的稍后阶段。在图3F的实例中，导体155a可提供于电介质151a上方的晶种154上。举例来说，导体155a可包括、限定或被称为一个或多个导电层、导电结构、导电材料、再分布层(RDL)、线图案、导电图案、电路图案或导电路径。在一些实例中，导体155a可包括一种或多种导电材料，例如铜、金或银。导体155a可通过例如无电镀敷、电镀和/或溅镀等各种方法提供。
图3G展示制造工艺的稍后阶段。在图3G的实例中，可通过移除电介质151a的顶部表面上方的导体155a的部分以限定一个或多个迹线252来建立衬底15的再分布层级150a。举例来说，薄化、蚀刻或例如通过化学机械抛光(CMP)等抛光的移除工艺可使导体155a薄化以暴露电介质151a的顶侧。在一些实例中，导体155a的剩余部分可被称作导体层。移除工艺在电介质151a的迹线图案151t和通孔图案151v中限定迹线252和通孔253。迹线252的顶侧和电介质151的顶侧可为共面的。在一些实例中，如所描述限定的一个或多个迹线252可被称为再分布层(RDL)迹线。
图3H到图3M展示制造工艺的稍后阶段。在图3H到图3M的实例中，再分布层级150b(图3M)可形成于再分布层级150a上。如图3M中所见，再分布层级150b可包括电介质151b、导体155b和一个或多个迹线254，类似于再分布层级150a的电介质151a、导体155a和一个或多个迹线252。在一些实例中，再分布层级150b还可包括类似于再分布层级150a的一个或多个通孔253的一个或多个通孔。
在一些实例中，图3H到图3M的用于形成再分布层级150b的阶段可相应地类似于相对于图3A到图3G描述的用于形成再分布层级150a的阶段。举例来说，图3H阶段可类似于图3A阶段，图3I阶段可类似于图3A到图3B阶段，图3J阶段可类似于图3C阶段，图3K阶段可类似于图3D阶段，图3L阶段可类似于图3E阶段，且图3M阶段可类似于图3F阶段。
在图3H中，电介质151可提供于再分布层级150a上方，类似于如关于图3A或图2A的电介质151a所描述。
在图3I中，迹线图案151t可提供于电介质151b中，类似于如关于图3B或图2B的电介质151a中的迹线图案151t所描述。在一些实例中，通孔图案151v可提供于电介质151b中，类似于如关于图3C或图2C的电介质151a中的通孔图案151v所描述。
在图3J中，移除电介质151b的不必要部分，类似于如关于图3D或图2D的电介质151a的不必要部分所描述。
在图3K中，晶种154可提供于电介质151b上，类似于如关于图3E的电介质151a上的晶种154所描述。
在图3L中，导体155b可提供于电介质151b上方的晶种154上，类似于如关于图3F的电介质151a上方的晶种154所描述。
在图3M中，可通过移除电介质151b的顶部表面上方的导体155b以限定一个或多个迹线254来建立衬底15的再分布层级150b，类似于如关于图3G的通过移除电介质151a的顶部表面上方的导体155a以限定一个或多个迹线252来建立再分布层级150a所描述。
如图3M中所见，再分布层级150b的一个或多个导体155b可与再分布层级150a的一个或多个导体155a耦合。举例来说，一个或多个迹线254(或相应通孔)可与一个或多个迹线152耦合。
在一些实例中，如图3M的横截面图和图3M1的平面图中所见，再分布层级150b的迹线254可被布置成使得它们与再分布层级150a的迹线252平行而交替或交错。为了增加RDL的密度，更多RDL线或迹线将需要布置于同一区域中。然而，存在RDL分辨率的限制。并且，存在在受限区域内制作RDL线的限制，例如图3M的迹线254和导体155b或迹线252和导体155a。举例来说，如果RDL分辨率限制是[2μm线/2um空间]，其中“线”对应于图3M1中的迹线254的宽度，且其中“空间”对应于图3M1中的迹线254之间的间隔，则在30μm空间中可布置的平行迹线的最大数目是7。然而，如果[2μm线/4μm空间]的RDL的平行迹线跨越两个再分布层级彼此交错布置，如图3M所示，则9条平行迹线可布设于同一个30μm空间内。在此情况下，实现与使用[2μm线/4μm空间]的RDL时相同的RDL[2um线/1um空间]的效应。通过此类交错布置，RDL密度可以增加或改进约30％。
可执行额外阶段以提供用于衬底15的另外的再分布层级。在一些实例中，额外阶段可提供导电路径或凸块下金属化物(UBM)。
图3N展示制造工艺的稍后阶段。在图3N的实例中，通过类似于例如相对于图3A到图3G描述的再分布层级150a的具有相应迹线252或通孔253的电介质151a和导体155a的那些阶段的阶段，可通过在电介质151b上形成具有相应迹线256或通孔257的电介质151c和导体155c来限定再分布层级150c。
图3O展示制造工艺的稍后阶段。在图3O的实例中，电介质151d可提供于再分布层级150c上方、导体155c的顶侧和电介质151c的顶侧上。在一些实例中，电介质151d可类似于电介质151a。在一些实例中，电介质151d可包括或被称作焊料掩模。在一些实例中，电介质151d可包含电绝缘材料，例如聚合物聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、双马来酰亚胺三嗪(BT)、模制材料、酚系树脂、环氧树脂、硅树脂或丙烯酸酯聚合物。在一些实例中，电介质151d可通过各种方法提供，例如旋涂、喷涂、印刷、PVD、CVD、MOCVD、ALD、LPCVD或PECVD。在一些实例中，电介质151d可具有介于约1μm到约50μm的范围内的厚度。
图3P展示制造工艺的稍后阶段。在图3P的实例中，暴露迹线256的开口151d”可提供于电介质151d中。举例来说，开口151d”可通过蚀刻、激光烧蚀或光刻工艺来提供。电介质151d可经由开口151d”暴露迹线256的顶侧。
图3Q展示制造工艺的稍后阶段。在图3Q的实例中，可通过从导体155d限定内部端子157a，从而覆盖经由开口151d”暴露的迹线256的顶侧，来建立再分布层级150d。在一些实例中，可通过使用光掩模和掩模图案提供内部端子157a。内部端子157a可经由开口151d"连接到迹线256。内部端子157a可包括或被称为导体、导电材料、导电层、再分布层(RDL)、线图案、迹线图案、或电路图案、衬垫或凸块下金属化物。内部端子157a可包括一种或多种导电材料，例如铜、金或银。内部端子157a可通过各种方法提供，例如溅镀、无电镀敷、电镀、PVD、CVD、MOCVD、ALD、LPCVD或PECVD。在一些实例中，内部端子157a可具有介于约1μm到约100μm的范围内的厚度。
在一些实例中，例如在图1到图3Q中描述，衬底15可为再分布层(“RDL”)衬底。RDL衬底可包括(a)可以在RDL衬底将电耦合到的电子装置上方逐层形成或(b)可以在载体上方逐层形成且可在电子装置和RDL衬底耦合在一起之后完全移除或至少部分移除的一个或多个导电再分布层以及一个或多个介电层。RDL衬底可以在圆形晶片上以晶片级工艺逐层制造为晶片级衬底，和/或在矩形或正方形面板载体上以面板级工艺逐层制造为面板级衬底。RDL衬底可以以加成堆积工艺形成，其可包含一个或多个介电层与一个或多个导电层交替堆叠，所述一个或多个导电层限定相应的导电再分布图案或迹线，所述导电再分布图案或迹线被配置成共同地(a)将电迹线扇出电子装置的覆盖区外，和/或(b)将电迹线扇入电子装置的覆盖区内。可使用例如电镀工艺或无电镀敷工艺等镀敷工艺来形成导电图案。导电图案可包括导电材料，例如铜或其它可镀敷金属。可以使用例如光刻工艺等光图案化工艺和用以形成光刻掩模的光掩模材料来制作导电图案的位置。RDL衬底的介电层可以利用光图案化工艺来图案化，且包含光刻掩模，在所述光刻掩模处，使例如介电层中的通孔等光图案所要特征曝露于光。因此，介电层可以由例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并噁唑(PBO)等光可限定(photo-definable)的有机介电材料制成。此些介电材料可以液体形式旋涂或以其它方式涂覆，而非以预成型膜的形式附接。为了准许所要光限定特征适当地形成，此些光可限定的介电材料可省略结构增强剂，或可以是无填料的，而无可能干扰来自光图案化工艺的光的股线、织造物或其它粒子。在一些实例中，无填料介电材料的此些无填料特性可允许所得介电层的厚度减小。尽管上文描述的光可限定的介电材料可以是有机材料，但是在其它实例中，RDL衬底的介电材料可以包括一个或多个无机介电层。无机介电层的一些实例可以包括氮化硅(Si3N4)、氧化硅(SiO2)和/或氮氧化硅(SiON)。无机介电层可以不是通过使用光限定的有机介电材料而是通过使用氧化或氮化工艺生长无机介电层而形成。此些无机介电层可以是无填料的，并且无股线、织造物或其它相异的无机粒子。在一些实例中，RDL衬底可以省略永久性芯体结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且这些类型的RDL衬底可以被称为无芯衬底。
在其它实施方案中，衬底15可以是预成型衬底。预成型衬底可在附接到电子装置之前制造并且可包括在相应导电层之间的介电层。导电层可以包括铜并且可以使用电镀工艺形成。介电层可以是相对较厚的非光可限定层，其可作为预成型膜而不是作为液体附接，并且可以包含具有用于刚性和/或结构支撑的例如股线、织造物和/或其它无机粒子等填料的树脂。由于介电层是非光可限定的，因此可以通过使用钻孔或激光来形成例如通孔或开口等特征。在一些实例中，介电层可以包括预浸体材料或味之素堆积膜(AjinomotoBuildup Film，ABF)。预成型衬底可包含永久性芯体结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且介电层和导电层可形成在永久性芯体结构上。在其它实例中，预成型衬底可以是无芯衬底并且省略永久性芯体结构，且介电层和导电层可形成于牺牲载体上，所述牺牲载体在形成介电层和导电层之后以及在附接到电子装置之前移除。预成型衬底可以被称为印刷电路板(PCB)或层压衬底。此预成型衬底可通过半加成工艺或修改后的半加成工艺来形成。
图3R展示制造工艺的稍后阶段。在图3R的实例中，电子组件11可与衬底15的内部端子157a耦合。在某一实例中，电子组件11可包含组件端子111和组件互连件112。
在图3R的实例中，电子组件11可经由组件端子111耦合到组件互连件112。电子组件11可包括或被称为半导体裸片、半导体装置或半导体芯片。在一些实例中，电子组件11可包括集成电路、逻辑裸片、微控制单元、存储器、数字信号处理器、网络处理器、电力管理单元、音频处理器、RF电路、天线结构、微机电(MEMS)装置或无线基带系统处理器。在一些实例中，电子组件11可具有介于约30μm到约800μm的范围内的厚度。在某一实例中，具有相同或不同特征或功能性的多个不同电子组件11可耦合到衬底15。
在图3R的实例中，至少一个组件端子111可提供于电子组件11的底侧上。组件端子111可以是电子组件11的输入或输出端子，或者电力端子。组件端子111可与组件互连件112耦合。在一些实例中，组件端子111可被称为裸片衬垫或接合衬垫。在一些实例中，组件端子111可包括导电材料，例如铝、铜、铝合金或铜合金。组件端子111可具有介于约10μm到约100μm的范围内的宽度。组件端子111可具有介于约1μm到约50μm的范围内的厚度。
在图3R的实例中，组件互连件112可提供于组件端子111上。组件互连件112可经由组件端子111与电子组件11耦合。组件互连件112可与内部端子157a的顶侧耦合。在一些实例中，可通过落球方法、丝网印刷方法或电镀方法中的一种或多种提供组件互连件112。在一些实例中，组件互连件112可包括或被称为导电球、焊料球、导电柱或支柱，或用焊料封端的导电柱或支柱。在一些实例中，组件互连件112可包括锡(Sn)、银(Ag)、铅(Pb)、铜(Cu)、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi，或Sn-Ag-Cu。在一些实例中，组件互连件112可具有介于约0mm到约0.1mm的范围内的大小。
图3S展示制造工艺的稍后阶段。在图3S的实例中，囊封剂12可覆盖电子组件11、内部端子157a和衬底15。在一些实例中，囊封剂12可以包括或被称为环氧模制化合物、环氧树脂模制树脂，或密封剂。在一些实例中，囊封剂12可包括或被称为模制部分、密封部分、囊封部分、保护部分、封装、封盖或主体。在一些实例中，可通过压缩模制方法、转移模制方法、液体囊封剂模制方法、真空层压方法、膏体印刷方法或膜辅助模制方法提供囊封剂12。在一些实例中，囊封剂12可包括金属材料，例如覆盖电子组件111的封盖，或例如顺应囊封剂12的主体的外侧的保形金属材料。在一些实例中，囊封剂12可具有介于约0.03μm到约1μm的范围内的厚度。囊封剂12可通过覆盖电子组件11和内部端子157a来保护电子组件11和内部端子157a使其免受外部因素或外部环境的影响。在提供囊封剂12之后，可移除载体160且可翻转组合件。
图3T展示制造工艺的稍后阶段，其中组合件相对于图3S是翻转的且移除了载体160。在图3T中，电介质151e可提供于衬底15的再分布层级150a上，类似于如关于图3O的电介质151d所描述。
在图3U中，可提供穿过电介质151e的开口151e"以暴露再分布层级150a的导体155a的部分，类似于如关于图3P的穿过电介质151d的开口151d"暴露再分布层级150d的导体155c的部分所描述。
在图3V中，可通过导体155e限定经由电介质151e的开口151e"耦合到导体155a的暴露部分的外部端子157b来建立再分布层级150e，类似于如关于图3Q的经由电介质151d的开口151d"耦合到导体155c的暴露部分的内部端子157a所描述。
在图3W中，电介质151f可提供于再分布层级151e上，其中开口151f"暴露外部端子157b的部分。在一些实例中，电介质151f可在材料、特征或形成方面类似于电介质151d。
图3X展示制造工艺的稍后阶段。在图3X的实例中，外部互连件17可连接到外部端子157b。外部互连件17可经由衬底15与电子组件11耦合。在一些实例中，可通过落球方法、丝网印刷方法或电镀方法提供外部互连件17。在一些实例中，外部互连件17可包括或被称为导电球、焊料球或导电凸块。在一些实例中，外部互连件17可具有介于约0.1mm到约1mm的范围内的大小。在提供外部互连件17的情况下，可翻转衬底15以提供电子装置10。
图4A到图4I展示用于制造根据图1中的实例的电子装置10的另一制造工艺的横截面图。图4A到图4I的制造工艺的部分可包括或类似于图2A到图2D或图3A到图3X的制造工艺。
图4A到图4E呈现产生电介质151a中的被晶种154覆盖的迹线开口152和通孔开口153的制造阶段。图4A到图4E的制造阶段、特征或元件可相应地类似于或相同于针对图3A到图3E或图2A到图2D的制造阶段描述的制造阶段、特征或元件。为简单起见，图4A到图4I中展示的轮廓具有直线表面和正方形顶点，但此类轮廓可展现在图2A到图2D中分别展示和描述的一个或多个相应的倾斜表面或弓形顶点。
图4F展示制造工艺的稍后阶段。在图4F的实例中，导体155a可提供于电介质151a上方的晶种154上。图4F的制造阶段、特征或元件可类似于针对图3F的阶段描述的制造阶段、特征或元件。在一些实例中，图4F中的导体155a的厚度可大于图3F的阶段中的导体155a的厚度。
在图3F到图3G的先前实例中，电介质151a的顶侧上方的导体155a的部分被移除。在图4A到图4I的当前实例中，如下文将描述，可处理电介质151a的顶侧上方的导体155a的部分以保持且提供额外再分布图案或再分布层级，所述额外再分布图案或再分布层级包括在提供迹线252的同一导体155a之外的迹线254。
图4G展示制造工艺的稍后阶段。在图4G的实例中，光掩模158可提供于导体155a上，并且接着通过在其上放置掩模而曝露以转印预定图案。在一些实例中，可通过旋涂法、喷涂法、浸涂法提供光掩模158。光掩模158的一部分可被显影和移除以限定开口158a。光掩模158的剩余部分可充当用于限定包含迹线254的额外再分布图案的图案。
图4H展示制造工艺的稍后阶段。在图4H的实例中，导体155a和晶种154的对应于光掩模158的开口158a的部分可例如通过蚀刻而移除。导体155a的被光掩模158覆盖且限定通孔253、迹线252和迹线254的部分可保留。在一些实例中，导体155a的剩余部分可被称作导体层。因此，再分布层级150a和再分布层级150b的再分布图案可限定于同一导体155a之外，而无需添加额外的导体层。
图4I展示制造工艺的稍后阶段。在图4I的实例中，可移除剩余的光掩模158。在一些实例中，例如电介质151b等电介质可提供于迹线254周围作为再分布层级150b的部分。
在图4A到图4I的制造阶段之后可执行额外工艺阶段。在一些实例中，额外阶段可提供与针对图3N到图3W描述的工艺、元件或特征类似或相同的相应工艺、元件或特征。通过上述制造阶段，可提供图1中的电子装置10。
图5展示出电子装置20的横截面。电子装置20的特征、元件和制造可类似于上文关于电子装置10所描述的特征、元件和制造。
在图5的实例中，衬底15的定向可从图1中针对电子装置10所示的定向反转。此外，衬底15可形成于电子组件11和囊封剂12上方。图5展示省略了组件互连件112，但可存在其中组件互连件112可作为电子装置20的部分保持耦合到组件端子111且受到囊封剂12限界的实例。
在一些实例中，电子组件11可提供于载体上。囊封剂12可提供于载体上和电子组件11周围。在一些实例中，在囊封剂12在处于适当位置的情况下，可移除载体。例如通过移除载体或通过研磨囊封剂12的一部分，组件端子111或组件互连件112可从囊封剂12暴露。
电介质151d可形成于电子组件11和囊封剂12上。电介质151d可经图案化以暴露组件端子111或组件互连件112。在一些实例中，电介质151d可以是任选的。
根据针对图2A到图2D、图3A到图3N或图4A到图4I描述的处理阶段，可在电子组件11和囊封剂12上(而不是在载体160上)形成衬底15。随后可根据针对图3T到图3X描述的处理阶段来完成衬底15和电子装置20。
图6展示电子装置30的横截面图。在图6的实例中，电子装置30可包括电子组件11、囊封剂12、具有顶侧和底侧的衬底35，以及连接器17。电子组件11和囊封剂12可在衬底35的顶侧上方，且囊封剂可接触电子组件11的横向侧。电子装置30可类似于上文所描述的电子装置10。举例来说，电子装置20的电子组件11、囊封剂12和连接器17可类似于电子装置10的相应元件。衬底35的特征或元件可类似于衬底15中的相应衬底。
衬底35可包括具有导体355a、355b、355c或355d的导电结构355，所述导体包括限定导电路径、迹线、通孔、内部端子357a或外部端子357b的一个或多个导电层或图案。衬底35可包括介电结构351，其包括限定电介质351a、351b、351c、351d或351e的一个或多个介电层以用于提供导电结构355的结构完整性、分隔或绝缘。在一些实例中，导体355a可位于介电层351a中且可包括通孔453a和迹线452a，且导体355b可位于介电层351b中且可包括通孔453b和迹线452b。迹线452a或452b可分别从介电层351a或351b的顶侧暴露，且可分别部分地延伸穿过介电层351a或351b。通孔453a或453b可分别从介电层351a或351b的顶侧暴露，可分别从介电层351a或351b的顶侧分别完全延伸穿过介电层351a或351b，分别到达介电层351a或351b的底侧。导电结构355可与电子组件11耦合。
在一些实例中，通孔453a或453b可具有竖直延伸的非阶梯式侧壁。通孔453a或453b的此些非阶梯式侧壁可包括连续线或曲线，无迹线到通孔过渡顶点，或无由此过渡顶点限定的阶梯或隅角，这与相对于图2C、图3C或图3G描述的具有由迹线252与通孔253之间的过渡顶点151-v4限定的阶梯或隅角的阶梯式侧壁形成对比。
图7A到图7P展示用于制造实例电子装置30的实例方法的横截面图。图7A展示电子装置30在早期制造阶段的横截面图。在图7A所示的实例中，介电层351a可提供于载体160的表面上。在一些实例中，介电层351a可包括类似于图2A中展示的介电层351a的相应元件、特征、材料或制造方法
图7B1和图7B2展示在稍后制造阶段电子装置30的横截面图。在图7B1和图7B2的实例中，迹线图案351at和通孔图案351av可提供于电介质351a上。迹线图案351at可包含细图案351at_1或宽图案351at_2。
迹线图案351at和通孔图案351av可用于限定再分布层(RDL)图案。在迹线图案351at和通孔图案351av中，具有缝隙的掩模M在光刻工具中对准于介电层351a上，且接着紫外(UV)光通过掩模M的缝隙照射到介电层351a上。可经由同一掩模M通过单个光刻步骤、单个光刻操作或单次光刻曝光，或者一次性光刻步骤、一次性光刻操作或一次性光刻曝光，而不是通过针对迹线图案351at和通孔图案351av中的每一个的单独的个别光刻步骤和个别掩模，来同时提供迹线图案351at和通孔图案351av，以在单个步骤、操作或曝光中或以其它方式在比可经由标准光刻实现的步骤、操作或曝光少的步骤、操作或曝光中实现所要图案。
可借助于UV光通过彼此分隔或间隔窄间距的掩模M的一组邻近的窄缝隙，来提供宽图案351at_2。间距可限定为邻近缝隙之间的距离。此些邻近缝隙之间的窄间距致使UV光射线彼此紧密邻近地通过掩模M，以便向电介质351a中生成宽图案351at_2，作为由彼此紧密邻近且会聚的多个窄图案限定的连续宽图案，而非作为分隔开某一间距的多个窄图案。此些窄缝隙的窄宽度可限制通过的UV光的量或能量，以生成宽图案351at_2作为不完全延伸穿过电介质351a的浅图案。
可借助于UV光通过彼此分隔宽间距的掩模M的窄缝隙来提供细图案351at_1。由于其间的宽间距，通过邻近的窄缝隙的光线并不紧密地邻近，并且不会聚，且可形成彼此分隔开某一间距的个别细图案351at_1。举例来说，当掩模缝隙之间的间距是掩模缝隙的宽度的四倍或更多时，通过每一缝隙的UV光可形成彼此分隔开某一间距的个别细图案351at_1中的每一个。此些窄缝隙的窄宽度可限制通过的UV光的量或能量，以生成细图案351at_1作为不完全延伸穿过电介质351a的浅图案。
在一些实例中，用于形成宽图案351at_2的窄缝隙的窄宽度和用于形成细图案351at_1的窄缝隙的窄宽度可彼此类似。在一些实例中，用于形成迹线图案351at的窄缝隙的窄宽度可在大致0.005μm到大致10μm的范围内，这取决于介电层351a的材料特性或由光刻工具提供的UV光。
在一些实例中，用于形成迹线图案351at的间距可以在大致0.01μm到大致20μm的范围内，这取决于介电层351a的材料特性和由光刻工具提供的UV光。
在一些实例中，用于形成宽图案351at_2的窄间距可以在大致0.01μm到大致20μm的范围内，且用于形成细图案351at_1的宽间距可以在大致0.02μm到大致40μm的范围内。举例来说，宽间距可以是窄间距的两倍或更多，这取决于介电层351a的材料特性和由光刻工具提供的UV光。
在一些实例中，细图案351at_1和宽图案351at_2可提供为具有类似的浅深度。举例来说，细图案351at_1和宽图案351at_2的深度可为介电层351a的深度的大致20％到大致80％。
可借助于UV光通过掩模M的宽缝隙来提供通孔图案351av。举例来说，在掩模M中，针对通孔图案351av的掩模M的此些宽缝隙的宽宽度可大于针对迹线图案351at的掩模M的窄缝隙的窄宽度。掩模M的此些宽缝隙的宽宽度可允许通过的UV光的较大能量以生成通孔图案351av作为可完全延伸穿过电介质351a的深图案。
在一些实例中，针对通孔图案351av的掩模M的此些宽缝隙的宽宽度可以在大致0.1μm到大致100μm的范围内，这取决于介电层351a的材料特性和由光刻工具提供的UV光。举例来说，宽宽度可以是用于形成迹线图案351at的窄缝隙的窄宽度的两倍或更多，这取决于介电层351a的材料特性和由光刻工具提供的UV光。
安置在介电层351a上的通孔图案351av可限定为比迹线图案351at被限定的深度更深。通孔图案351av可从顶部表面延伸到介电层351a的下表面，并且可设置成完全穿透介电层351a。通孔图案351a可到达载体160的上表面。举例来说，当通过掩模M以使通孔图案351av曝露的UV光或能量的量可为约100％时，通过掩模M以使迹线图案351at曝露的UV光或能量的量可为约50％或更少。通过掩模M的UV光的量值可取决于缝隙或开口的大小和间距而不同。
图7C展示在后期制造阶段的电子装置30的横截面图。在图7C所示的实例中，可通过显影和固化移除介电层351a的不必要的部分。举例来说，可分别通过使用显影剂移除针对迹线图案351at和通孔图案351av的电介质351a的相应部分来限定迹线开口352和通孔开口353。通孔开口353可经由介电层351a暴露载体160的上表面。迹线开口352比通孔开口353浅，且不完全延伸穿过电介质351a。
迹线开口352可包含从介电层351a的上表面向下竖直延伸的大体上直线侧壁，以及连接到侧壁的下部部分的基底。在一些实例中，迹线开口352可包含侧壁和基底之间的朝向介电层351a呈凸形的弓形顶点。在一些实例中，迹线开口352可具有弓形形状，其具有朝向介电层351a呈凸形的基底。在一些实例中，迹线开口352可包括或被称为浅开口。在一些实例中，迹线开口352或通孔开口353可分别具有非阶梯式侧壁，无例如图2C、图3C或图3G中展示的顶点151-v4等迹线到通孔过渡顶点。尽管图7C将迹线开口352或通孔开口353的侧壁展示为包括凹形侧壁，但在其它实例中，侧壁可以呈凸形，且所公开主题的范围在此方面不受限制。
通孔开口353可具有从介电层351a的上表面向载体160的上表面竖直延伸的大体上直线侧壁。在一些实例中，通孔开口353的侧壁的底部部分可为弓形。通孔开口353可包括或被称为深开口。
图7D展示在后期制造阶段的电子装置30的横截面图。在图7D所示的实例中，晶种354可提供于介电层351a上。晶种354可设置成均匀地覆盖迹线开口352、通孔开口353和介电层351a的上表面。晶种354可包含一个或多个导电层。晶种354可包括或被称为导电层、晶种层、缓冲层或屏障层。晶种354可包含类似于图3E中展示的晶种154的元件、特征或材料的相应元件、特征或材料。在此实例中，晶种354可设置成覆盖迹线开口352的侧壁和基底、通孔开口353的侧壁，以及载体160的暴露的上表面。在一些实例中，晶种354可通过无电镀敷、电解镀敷、溅镀、PVD、CVD、MOCVD、ALD、LPCVD或PECVD来提供。
图7E展示在后期制造阶段的电子装置30的横截面图。在图7E所示的实例中，导体355a可经由晶种354提供于介电层351a上。导体355a可提供于迹线开口352、通孔开口353和介电层351a上以均匀地覆盖晶种354。导体355a可通过镀敷(不论是无电镀敷还是电解镀敷)使用晶种354作为晶种层来提供，或可通过溅镀或气相沉积来提供。晶种354可被视为导体355a的一部分。导体355a可包含类似于导体155a的元件、特征、材料或制造方法的相应元件、特征、材料或制造方法。
图7F展示在后期制造阶段的电子装置30的横截面图。在图7F所示的实例中，可通过导体355a的上部部分暴露介电层351a的上表面。可移除导体355a的上部部分以限定迹线452a和通孔453a。在一些实例中，导体355a的剩余部分可被称作导体层。迹线452a和通孔453a可分别定位于介电层351a的迹线开口352和通孔开口353内部。迹线452a、通孔453a和介电层351a的上表面可安置在同一平面上。迹线452a和通孔453a可分别包括导体和晶种。迹线452a和通孔453a可通过介电层351a彼此电隔离。迹线452a和通孔453a可从介电层351a的上表面暴露，且通孔453a可从介电层351a的下表面暴露。
迹线452a和通孔453a可具有竖直延伸的大体上直线侧壁。在一些实例中，迹线452a可具有连接到侧壁的下部部分的下表面，且可包含侧壁与所述下表面之间的朝向介电层351a呈凸形的弓形顶点。在一些实例中，迹线452a可具有弓形形状，其具有向下呈凸形的下表面。在一些实例中，迹线452a或通孔453a可分别具有非阶梯式侧壁，无例如图2C、图3C或图3G中展示的顶点151-v4等迹线到通孔过渡顶点。
尽管图7F展示包括横向地呈凸形或以其它方式朝外凸起的凸形侧壁的迹线452a或通孔453a的侧壁，但在其它实例中，侧壁可横向地呈凹形，且所公开主题的范围在此方面不受限制。
在一些实例中，迹线452a可包含细迹线452a_1和宽迹线452a_2。细迹线452a_1可对应于细图案351at_1，且宽迹线452a_2可对应于宽图案351at_2(图7B1和7B2)。在一些实例中，宽迹线452a_2可限定为类似于细迹线452a_1的多条细迹线，但彼此紧密地邻近且会聚，其间具有足够小的间距以产生单个宽迹线结构。在一些实例中，宽迹线452a_2可具有大于细迹线452a_1的个别宽度的宽度。
在一些实例中，细迹线452a_1可具有大致0.005微米(μm)到大致10μm的范围内的宽度，且可在顶侧上以大致0.02μm到大致40μm的范围内的间距隔开。在一些实例中，宽迹线452a_2可具有大致0.1μm到大致100μm的范围内的宽度。举例来说，宽迹线452a_2的宽度可以是细迹线452a_1的宽度的两倍或更多。举例来说，宽迹线452a_2可包含侧壁与下表面之间的朝向介电层351a呈凸形的弓形顶点，且细迹线452a_1可具有弓形形状，其具有向下呈凸形的下表面。
导体355a可包括或被称为导电结构、导电材料、导电层、再分布层(RDL)、布线图案或电路图案。迹线452a可包括或被称为橫向路径、衬垫或端子。通孔453a可包括或被称为竖直路径或导电路径。在一些实例中，通孔453a可在顶侧上具有大致0.1μm到大致100μm的范围内的宽度。
在一些实例中，可通过化学-机械抛光(CMP)或蚀刻移除导体355a的上部部分。在一些实例中，通孔453a的高度可与介电层351a的高度相同。在一些实例中，通孔453a的最大平面大小可小于包括部分252和253的相应通孔结构的平面大小，所述部分252和253是通过应用例如图1和2D中展示的双重曝光工艺而提供的。归因于通孔453a的宽度的减小，可增强集成度。在一些实例中，迹线452a可包括或被称为再分布层(RDL)迹线，且通孔453a可包括或被称为再分布层(RDL)通孔。
在一些实例中，介电层351a、迹线452a和通孔453a可被称为或包括再分布层级350a。因为再分布层级350a可通过单个光刻步骤或一次性光刻在介电层351a中限定迹线开口352和通孔开口353，所以制造可得以简化。如图7A到图7F中所展示，工艺步骤、操作或曝光的数目可减少，工艺速度可增加，或可通过减小通孔453a的平面大小增加集成度。在一些实例中，通孔453a可包括单个连续的整体式结构。在一些实例中，迹线452a和通孔453a可由单个连续的金属或其它导电材料层限定。在一些实例中，第一迹线的完全高度包括单个导电材料层的连续整体式迹线部分，且第一通孔的完全高度包括所述单个导电材料层的连续整体式通孔部分。
图7G到图7K展示稍后制造阶段的电子装置30的横截面图。在图7G到图7K所示的实例中，再分布层级350b可提供于衬底35的再分布层级350a上。再分布层级350b可包含介电层351b、迹线452b和通孔453b。图7G到图7K中展示的制造再分布层级350b的方法可包含类似于图7A到图7F中展示的再分布层级350a的元件、特征、材料或制造方法的相应元件、特征、材料或制造方法。通孔453b的底部可耦合到再分布层级350a的迹线452a或通孔453a。
在一些实例中，图7G到图7K的用于形成再分布层级350b的阶段可相应地类似于相对于图7A到图7F描述的用于形成再分布层级350a的阶段。举例来说，图7G阶段可类似于图7A阶段，图7H阶段可类似于图7B阶段，图7I阶段可类似于图7C阶段，图7J阶段可类似于图7D阶段，且图7K阶段可类似于图7E和图7F阶段。在一些实例中，图7H阶段处使用的掩模可以是与用于图7B阶段(图7B1和图7B2)的掩模相同的掩模，或者可使用不同的掩模。
在图7G中，电介质351b可提供在再分布层级350a上方，类似于如针对图7A相对于电介质351a所描述。在图7H中，迹线图案351bt和通孔图案351bv可提供于电介质351b中，类似于如针对图7B相对于电介质351a中的迹线图案351at和通孔图案351av所描述。在图7I中，移除电介质351b的不必要的部分，类似于如针对图7C相对于电介质351a的不必要的部分所描述。在图7J中，晶种354可提供于电介质351b上，类似于如针对图7D相对于电介质351a上的晶种354所描述。
在图7K中，导体355b可提供于电介质351b上方的晶种354上，且可移除导体355b的顶部部分，类似于如针对图7E和图7F相对于电介质351a上方的导体355a所描述。在一些实例中，可通过移除电介质351b的顶部表面上方的导体355b以限定一个或多个迹线452b和通孔453b来建立衬底35的再分布层级350b，类似于如相对于通过移除电介质351a的顶部表面上方的导体355a以限定一个或多个迹线452a和通孔453a来建立再分布层级350a所描述。在一些实例中，导体355b的剩余部分可被称作导体层。
再分布层级350b的一个或多个通孔453b可与再分布层级350a的一个或多个导体355a耦合。举例来说，一个或多个通孔453b可与一个或多个迹线452a或通孔453a耦合。可执行额外阶段以提供用于衬底35的另外的再分布层级。在一些实例中，额外阶段可提供导电路径或凸块下金属化物(UBM)。
图7L展示在后期制造阶段的电子装置30的横截面图。在图7L所示的实例中，再分布层级350c可提供在再分布层级350b上方。再分布层级350c可包括导体355c和介电层351c。介电层351c可均匀地覆盖再分布层级350b的上部部分，且可接着向所述介电层提供暴露一个或多个通孔453b或迹线452b的孔隙。导体355c可包括沿着介电层351c的上表面延伸的迹线355ca，以及填充介电层351c的孔隙的通孔355cb。再分布层级350b可包含类似于图3O到3Q中展示的再分布层级150d的元件、特征、材料或制造方法的相应元件、特征、材料或制造方法。
在此实例中，提供于介电层351c的上表面上的迹线355ca可限定为衬底35的内部端子357a。迹线355ca可经由通孔355cb耦合到再分布层级350b的通孔453b或迹线452b。在一些实例中，在提供晶种以覆盖介电层351c的孔隙和上表面之后，导体355c可提供于晶种上。
图7M展示在后期制造阶段的电子装置30的横截面图。在图7M所示的实例中，电子组件11可耦合到衬底35的内部端子357a。在一些实例中，电子组件11可包含组件端子111或组件互连件112。电子组件11可包含类似于图3R中展示的电子装置10的电子组件11的相应元件、特征、材料或制造方法。
在一些实例中，界面材料33可定位于电子组件11和衬底35之间。界面材料33可包括或被称为底部填充物、介电层或非导电膏，并且可以是有机无填料树脂。在一些实例中，界面材料33可以包括或被称为CUF、NCP、NCF、ACF或ACP。在一些实例中，当电子装置30包括经模制底部填充物(MUF)时，界面材料33可被视为囊封剂12的一部分。
在一些实例中，在电子组件11耦合到衬底35之后，界面材料33可插入到电子组件11与衬底35之间的间隙中且接着固化。在一些实例中，在施配界面材料33以覆盖衬底35的衬底内侧端子357a之后，电子组件11的组件端子111和组件互连件112穿透界面材料33且可耦合到衬底35的内侧端子357a。界面材料33可抵抗物理冲击或化学冲击防止电子组件11与衬底35分离。尽管电子组件11展示为面向下或以倒装芯片配置耦合到内部端子357a，但是可以存在电子组件11可以面向上或以线接合配置耦合到内部端子357a的实例。在一些实例中，导电结构355的导体355a或导体355b可与电子组件355耦合。
图7N和图7N-A展示在稍后制造阶段电子装置30的横截面图。在图7N和图7N-A所示的实例中，可提供囊封剂12以覆盖电子组件11和衬底35。在一些实例中，囊封剂12可与衬底120的衬底上侧以及电子组件11的橫向侧或上侧接触。囊封剂12可包含类似于图3S中展示的电子装置10的囊封剂12的相应元件、特征、材料或制造方法。
在图7N-A中展示的某一实例中，电子组件11的上侧可从囊封剂12暴露。可提供囊封剂12以覆盖衬底35的上侧和任选地衬底35的一个或多个横向侧，以及电子组件11的上侧和横向侧。在一些实例中，然后可以例如通过研磨移除囊封剂12的上部部分，以暴露电子组件11的上侧。在暴露电子组件11的上侧的情况下，可以有助于电子组件11的热耗散并且可以减小电子装置100的大小。在一些实例中，囊封剂12可以通过常规研磨或化学蚀刻工艺而薄化。
在形成囊封剂12之后，载体160可与衬底35的下侧分离。衬底35的下侧可暴露。通孔453a的下侧也可暴露。在一些实例中，可以在形成囊封剂12之后并且在移除囊封剂12的上部部分之前移除载体160。
图7O展示在后期制造阶段的电子装置30的横截面图。在图7O所示的实例中，再分布层级350d可提供在衬底35的再分布层级350a下方。再分布层级350d可包括导体355d以及介电层351d和351e。可提供再分布层级350d，同时翻转电子装置30，且衬底35定位于囊封剂12上方。在再分布层级350d中，可提供介电层351d以均匀地覆盖再分布层级350a的下部部分，且可提供暴露一个或多个通孔453a的孔隙。导体355d可包括沿着介电层351d的下表面延伸的迹线355da，以及填充介电层351d的孔隙的通孔355db。再分布层级350d的介电层351d和导体355d可包含类似于图3V到3W中展示的再分布层级150e的元件、特征、材料或制造方法的相应元件、特征、材料或制造方法。
在此实例中，导体355d的部分可限定衬底35的外部端子357b。外部端子357b经由通孔355db耦合到再分布层级350a的通孔453a。导体355d可提供于覆盖介电层351d的晶种上。在提供介电层351e以覆盖介电层351d和外部端子357b之后，可提供用于暴露外部端子357b的孔隙。介电层351e可被称为或包括电介质、焊料掩模或阻焊剂。介电层351e可包含类似于图3W中展示的电介质151f的元件、特征、材料或制造方法的相应元件、特征、材料或制造方法。
完成的衬底35可包括介电结构351和导电结构355。衬底35已描述为具有包括介电层351a、351b、351c、351d和351e的介电结构351，且具有包括导体355a、355b、355c和355d的导电结构355。然而，介电层和导体的数目可多于或少于所陈述的数目。在一些实例中，衬底35可包括或被称为RDL衬底、堆积衬底或无芯衬底。
图7P展示在后期制造阶段的电子装置30的横截面图。在图7P所示的实例中，连接器17可耦合到衬底35的外部端子357b。连接器17的元件、特征、材料或制造方法可类似于图3X中相对于连接器17描述的元件、特征、材料或制造方法。在一些实例中，连接器17可被称为电子装置30的外部输入/输出端子。
本公开包含对某些实例的参考。然而，所属领域的技术人员将理解，在不脱离本公开的范围的情况下可以作出各种改变且可以用等效物进行替代。另外，可以在不脱离本公开的范围的情况下对所公开的实例作出修改。因此，希望本公开不限于所公开的实例，而是本公开将包含属于所附权利要求书的范围内的所有实例。

Claims (20)

1.一种电子装置，其特征在于，包括：
衬底，其具有顶侧和底侧；
电子组件，其在所述衬底的所述顶侧上方；以及
囊封剂，其在所述衬底的所述顶侧上方并且接触所述电子组件的横向侧；
其中所述衬底包括：
介电结构，其包括第一介电层；以及
导电结构，其在所述介电结构中且包括所述第一介电层中的第一导体分层；
其中所述第一导体分层包括：
第一迹线，其从所述第一介电层的顶侧暴露且部分地延伸穿过所述第一介电层；以及
第一通孔，其从所述第一介电层的所述顶侧和所述第一介电层的底侧暴露且从所述第一介电层的所述顶侧向所述第一介电层的所述底侧延伸；
其中所述导电结构与所述电子组件耦合；且
其中所述第一迹线和所述第一通孔具有竖直延伸的非阶梯式侧壁。
2.根据权利要求1所述的电子装置，其特征在于：
所述第一迹线具有约10微米到约100微米的宽度。
3.根据权利要求1所述的电子装置，其特征在于：
所述第一导体分层包括从所述第一介电层的所述顶侧暴露且部分地延伸穿过所述第一介电层的第二迹线；
所述第二迹线具有约0.005微米到约10微米的个别宽度；且
所述第二迹线以约0.02微米到约40微米的间距隔开。
4.根据权利要求3所述的电子装置，其特征在于：
所述第一迹线具有约10微米到约100微米的宽度。
5.根据权利要求1所述的电子装置，其特征在于：
所述第一迹线的完全高度是单个导电材料层的连续整体式迹线部分；且
所述第一通孔的完全高度是所述单个导电材料层的连续整体式通孔部分。
6.根据权利要求1所述的电子装置，其特征在于：
所述第一导体分层包括从所述第一介电层的所述顶侧暴露且部分地延伸穿过所述第一介电层的第二迹线；
所述第一迹线包括宽迹线，且所述第二迹线包括细迹线；且
所述宽迹线具有大于所述细迹线的个别宽度的宽度。
7.根据权利要求1所述的电子装置，其特征在于：
所述第一迹线具有基底，其具有朝向所述第一介电层的所述底侧呈凸形的弓形顶点。
8.根据权利要求1所述的电子装置，其特征在于：
所述囊封剂覆盖所述电子组件的顶侧。
9.根据权利要求1所述的电子装置，其特征在于：
所述介电结构包括所述第一介电层上方的第二介电层；且
所述导电结构包括所述第二介电层中的第二导体分层；
其中所述第二导体分层包括：
第二迹线，其从所述第二介电层的顶侧暴露且部分地延伸穿过所述第二介电层；以及
第二通孔，其从所述第二介电层的所述顶侧和所述第二介电层的底侧暴露且从所述第二介电层的所述顶侧向所述第二介电层的所述底侧延伸；
且
其中所述第二导体分层与所述第一导体分层耦合。
10.根据权利要求9所述的电子装置，其特征在于：
所述第一导体分层经由所述第二导体分层与所述电子装置耦合。
11.一种制造电子装置的方法，其特征在于，包括：
提供第一介电层；
在所述第一介电层上方提供第一掩模，其中所述第一掩模具有第一宽缝隙，以及第一组窄缝隙；
经由所述第一掩模将光施加到所述第一介电层，其中：
在所述第一介电层中穿过所述第一宽缝隙限定第一通孔图案；且
在所述第一介电层中穿过所述第一组窄缝隙限定第一迹线图案；
移除所述第一通孔图案处和所述第一迹线图案处的所述第一介电层的部分以限定第一通孔开口和第一迹线开口；
在所述第一介电层上，包含在所述第一通孔开口中和所述第一迹线开口中，提供第一导体；以及
移除所述第一导体的上部部分以在所述第一介电层中限定第一通孔和第一迹线。
12.根据权利要求11所述的方法，其特征在于：
在单次光刻曝光中限定所述第一通孔图案和所述第一迹线图案。
13.根据权利要求11所述的方法，其特征在于：
使用同一掩模限定所述第一通孔图案和所述第一迹线图案。
14.根据权利要求11所述的方法，其特征在于：
所述第一组窄缝隙具有窄间距以限定所述第一迹线图案作为所述第一介电层中的宽图案；
所述第一迹线开口包括宽迹线开口；且
所述第一迹线包括宽迹线。
15.根据权利要求14所述的方法，其特征在于：
所述第一掩模具有第二组窄缝隙，所述第二组窄缝隙具有宽间距以限定所述第一介电层中的细图案；
在所述细图案处移除所述第一介电层的部分以限定细迹线开口；且
所述第一导体提供于所述细迹线开口中以限定细迹线。
16.根据权利要求11所述的方法，其特征在于：
所述第一通孔从所述第一介电层的顶侧和底侧暴露，且从所述第一介电层的所述顶侧向所述底侧延伸；且
所述第一迹线从所述第一介电层的所述顶侧暴露且部分地延伸到所述第一介电层中。
17.根据权利要求11所述的方法，其特征在于，进一步包括：
在所述第一介电层上方提供第二介电层；
在所述第二介电层上方提供第二掩模，其中所述第二掩模具有第二宽缝隙，以及第二组窄缝隙；
经由所述第二掩模将光施加到所述第二介电层，其中
在所述第二介电层中在所述第二宽缝隙处限定第二通孔图案，且
在所述第二介电层中在所述第二组窄缝隙处限定第二迹线图案；
移除所述第二通孔图案处和所述第二迹线图案处的所述第二介电层的部分以限定第二通孔开口和第二迹线开口；
在所述第二介电层上，包含在所述第二通孔开口中和所述第二迹线开口中，提供第二导体；以及
移除所述第二导体的上部部分以在所述第二介电层中限定第二通孔和第二迹线。
18.一种制造电子装置的方法，其特征在于，包括：
提供具有顶侧和底侧的衬底；
在所述衬底的所述顶侧上方提供电子组件；以及
在所述衬底的所述顶侧上方提供囊封剂且使所述囊封剂接触所述电子组件的横向侧；
其中提供所述衬底包括：
提供包括第一介电层的介电结构；以及
在所述介电结构中提供导电结构；
其中所述导电结构包括所述第一介电层中的第一导体分层，且所述第一导体分层包括：
第一迹线，其从所述第一介电层的顶侧暴露且部分地延伸穿过所述第一介电层；以及
第一通孔，其从所述第一介电层的所述顶侧和所述第一介电层的底侧暴露且从所述第一介电层的所述顶侧向所述第一介电层的所述底侧延伸；
且
其中所述第一迹线和所述第一通孔具有竖直延伸的非阶梯式侧壁。
19.根据权利要求18所述的方法，其特征在于：
所述第一导体分层包括所述第一介电层中的第二迹线；
其中所述第二迹线从所述第一介电层的所述顶侧暴露且部分地延伸穿过所述第一介电层。
20.根据权利要求19所述的方法，其特征在于：
所述第一迹线包括宽迹线，且所述第二迹线包括窄迹线；且
所述宽迹线具有大于所述窄迹线的个别宽度的宽度。
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