KR100691000B1 - 웨이퍼 레벨 패키지의 제조방법 - Google Patents

웨이퍼 레벨 패키지의 제조방법 Download PDF

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Abstract

본 발명은 반도체 칩의 크기에 관계없이 패키지 크기의 표준화가 가능하도록 하는 웨이퍼 레벨 패키지의 제조방법을 개시하며, 개시된 본 발명의 웨이퍼 레벨 패키지의 제조방법은, 일측면 상에 본딩 패드가 배치되고 타측면 상에 솔더 범프가 형성된 수 개의 반도체 칩과, 상기 각 반도체 칩의 솔더 범프들과 대응해서 일측면 상에 수 개의 범프 랜드가 형성된 케리어 웨이퍼(carrier wafer)를 마련하는 단계; 상기 범프 랜드와 솔더 범프가 접하도록, 상기 케리어 웨이퍼 상에 수 개의 반도체 칩들을 접합시키는 단계; 상기 반도체 칩의 본딩 패드가 덮히지 않는 범위에서, 상기 반도체 칩들과 케리어 기판 사이의 공간을 봉지재로 충진시키는 단계; 상기 반도체 칩의 일측면 상에 상기 본딩 패드를 노출시키도록 제1폴리머를 형성하는 단계; 상기 제1폴리머 상에 상기 노출된 본딩 패드와 콘택하도록 금속배선을 형성하는 단계; 상기 금속배선의 일부분을 노출시키도록 상기 금속배선을 포함한 상기 제1폴리머 상에 제2폴리머를 형성하는 단계; 상기 케리어 웨이퍼를 제거하는 단계; 상기 노출된 금속배선 부분 상에 솔더 볼을 부착하는 단계; 및 상기 수 개의 패키지들을 개별 패키지들로 분리시키는 단계를 포함한다.

Description

웨이퍼 레벨 패키지의 제조방법{METHOD FOR FABRICATING WAFER LEVEL PACKAGE}
도 1은 종래의 웨이퍼 레벨 패키지를 도시한 단면도.
도 2 및 도 3은 종래 웨이퍼 레벨 패키지의 문제점을 설명하기 위한 도면.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정 단면도.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 칩 12 : 본딩 패드
13 : 질화막 14,21 : UBM층
15 : 제1감광막 패턴 16 : 솔더
16a : 솔더 범프 20 : 케리어 웨이퍼
21a : 범프 랜드 22 : 제2감광막 패턴
24 : 봉지재 25 : 제1폴리머
26 : 금속배선 26a : 볼 랜드
27 : 제2폴리머 28 : 솔더 볼
50 : 웨이퍼 레벨 패키지 60 : 열방출판
본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로서, 보다 상세하게는, 반도체 칩의 크기에 관계없이 규격화가 가능하도록 하는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.
기존의 패키지는, 먼저, 수 개의 반도체 칩들을 포함하는 웨이퍼를 그의 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하고, 그런다음, 개개의 반도체 칩별로 패키징 공정을 실시하는 것에 의해 제조되었다.
그러나, 상기 패키징 공정은 자체적으로 많은 단위 공정들, 예를들어, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 많다는 문제점을 안고 있다.
따라서, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시한 후, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다. 이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(Wafer Level Package)라 칭하며, 전형적인 웨이퍼 레벨 패키지 구조가 도 1에 도시되어 있는 바, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 센터 패드형의 수 개의 반도체 칩들(1)로 이루어진 웨이퍼를 마련한 상태에서, 반도체 칩(1) 상의 보호막(3) 상에 폴리머로 이루어진 하부 절연층(4)을 형성하고, 상기 하부 절연층(4)을 패터닝하여 각 반도체 칩(1)의 본딩패드(2)를 노출시킨다. 그런다음, 상기 하부 절연층(4) 상에 진공 증착을 통해 전도성의 금속막을 증착하고, 이 금속막을 패터닝하여 반도체 칩(1)의 각 본딩 패드(2)와 콘택되는 수 개의 금속배선(5)을 형성한다.
다음으로, 상기 금속배선(5)을 포함한 하부 절연층(4) 상에 마찬가지로 폴리머로 이루어진 상부 절연층(6)을 스핀 코팅에 의해 도포하고, 이 상부 절연층(6)을 패터닝하여 후속에서 솔더 볼이 부착될 금속배선 부분, 즉, 볼 랜드를 노출시킨다.
그 다음, 노출된 금속배선(5)의 볼 랜드 상에 패키지의 실장 수단으로서 기능하게 될 구형의 솔더 볼(7)을 부착하고, 이어서, 웨이퍼 상태로 제조된 수 개의 패키지들을 상기 웨이퍼의 스크라이브 라인을 따라 절단함으로써, 도시된 바와 같은 웨이퍼 레벨 패키지(10)를 완성한다.
그러나, 전술한 바와 같은 종래의 웨이퍼 레벨 패키지는 다음과 같은 문제점이 있다.
우선, 칩의 크기 축소를 통해 하나의 웨이퍼에 더 많은 수의 칩이 집적되도록 하는 추세에서, 웨이퍼 레벨 패키지는 칩의 크기와 동일하기 때문에, 칩의 크기가 축소될 경우, 그 크기도 함께 축소된다. 그런데, 패키지의 크기가 일정하지 않고, 칩 크기에 따라 변하게 되면, 출력 단자의 위치가 바뀌어 패키지의 표준화가 어려워 질뿐만 아니라, 패키지의 크기 변화에 따라 새로운 장비 투자가 요구된다.
또한, 도 2에 도시된 바와 같이, 4×9의 솔더 볼 어레이를 갖는 웨이퍼 레벨 패키지(10)는, 예컨데, 칩 크기가 점선에 해당하는 만큼 축소될 경우, 마찬가지로 점선에 해당하는 크기만큼 축소되며, 이에 따라, 양측 가장자리에 2열로 배열된 16개의 솔더 볼들(7)은 칩 크기를 벗어나게 되고, 그래서, 공정 상의 제약을 받게 된다.
한편, 칩 크기의 축소에 따른 문제는, 도 3에 도시된 바와 같이, 솔더 볼(7)의 크기(size) 및 피치(pitch)의 감소를 통해 극복 가능하다.
그러나, 이와 같은 방법은 칩 크기가 변할 때마다 솔더 볼의 크기 및 피치를 변경해야 한다는 번거로움이 있는 바, 패키지의 규격화에 어려움이 있고, 아울러, 패키지가 실장될 인쇄회로기판(Printed Circuit Board : 이하, PCB)의 제작을 변경해야 할 뿐만 아니라, 관련 장비의 수정도 요구된다.
또한, 볼 피치는 PCB의 제작 기술에 의해 제한되는 바, 무한정 줄일 수 없으며, 특히, 볼 피치의 감소는 볼 크기의 감소를 수반하는데, 이 경우에는 솔더 조인트 신뢰성(solder joint reliability)의 저하가 발생된다.
게다가, 종래의 웨이퍼 레벨 패키지는 반도체 칩의 측면 및 저면이 외부로 노출되는 것으로 인해 외부의 물리적, 화학적 환경에 취약하며, 그래서, 신뢰성 측면에서 바람직하지 못하고, 특히, 정전기 방전(ESD)에 의해서 칩이 파괴될 가능성이 높다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 솔더 볼의 크기 및 피치를 일정하게 유지시킬 수 있는 웨이퍼 레벨 패키지의 제조 방법을 제공함에 그 목적이 있다.
또한, 본 발명은 패키지 크기의 표준화를 얻을 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공함에 그 목적이 있다.
게다가, 본 발명의 반도체 칩의 신뢰성을 확보할 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 웨이퍼 레벨 패키지의 제조방법은, 일측면 상에 본딩 패드가 배치되고 타측면 상에 솔더 범프가 형성된 수 개의 반도체 칩과, 상기 각 반도체 칩의 솔더 범프들과 대응해서 일측면 상에 수 개의 범프 랜드가 형성된 케리어 웨이퍼(carrier wafer)를 마련하는 단계; 상기 범프 랜드와 솔더 범프가 접하도록, 상기 케리어 웨이퍼 상에 수 개의 반도체 칩들을 접합시키는 단계; 상기 반도체 칩의 본딩 패드가 덮히지 않는 범위에서, 상기 반도체 칩들과 케리어 기판 사이의 공간을 봉지재로 충진시키는 단계; 상기 반도체 칩의 일측면 상에 상기 본딩 패드를 노출시키도록 제1폴리머를 형성하는 단계; 상기 제1폴리머 상에 상기 노출된 본딩 패드와 콘택하도록 금속배선을 형성하는 단계; 상기 금속배선의 일부분을 노출시키도록 상기 금속배선을 포함한 상기 제1폴리머 상에 제2폴리머를 형성하는 단계; 상기 케리어 웨이퍼를 제거하는 단계; 상기 노출된 금속배선 부분 상에 솔더 볼을 부착하는 단계; 및 상기 수 개의 패키지들을 개별 패키지들로 분리시키는 단계를 포함한다.
본 발명에 따르면, 케리어 웨이퍼의 이용하는 것으로 인해서 반도체 칩의 크 기를 벗어난 지역에도 솔더 볼을 설치할 수 있으며, 따라서, 상기 반도체 칩의 축소에 관계없이 패키지 크기의 규격화를 얻을 수 있고, 아울러, 반도체 칩의 측면 및 저면의 노출을 방지함으로써, 칩의 신뢰성을 확보할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 수 개의 반도체 칩들(11)을 포함하는 리얼 웨이퍼(real wafer)를 마련하고, 각 반도체 칩(11)의 본딩 패드들(12)이 노출되도록, 상기 반도체 칩(11) 상의 질화막(13)을 패터닝한다. 그런다음, 상기 리얼 웨이퍼의 후면 상에 2∼4층으로 구성된 UBM층(Under Bump Metal : 14)을 형성한다.
여기서, 상기 UBM층(14)의 각 층은 서로 다른 역할을 하며, 예컨데, 최하부층은 웨이퍼와의 접착력 증대를 위한 접착층으로서 기능하며, 중간층은 솔더의 확산 방지층으로서 기능하고, 그리고, 최상부층은 솔더가 젖음성(wettable)을 갖도록 기능한다. 상기 UBM층(14)의 실예로서 Al/Ni/Cu, Al/Cr/Cu, Ti/Ti:W/Cu, 또는, Cr/Cr:Cu/Cu 등이 가능하다. 특히, 솔더가 젖음성을 갖도록 할 수 있는 층으로서는 Cu 및 Au가 대표적으로 사용된다.
계속해서, 상기 UBM층(14) 상에 감광막의 도포, 노광 및 현상 공정을 차례로 수행하여 후속에서 솔더가 형성될 UBM층 부분들을 노출시키는 제1감광막 패턴(15) 을 형성하고, 이 상태의 리얼 웨이퍼를 도금액에 담근 상태로 노출된 UBM층 부분을 시드층(seed layer)로 하는 전기도금을 실시하여 상기 제1감광막 패턴(15)에 의해 노출된 UBM층 부분 상에 상기 제1감광막 패턴(15)과 같은 높이로 Pb/Sn으로 이루어진 솔더(16)를 형성한다.
도 4b를 참조하면, 상기 제1감광막 패턴을 제거하고, 연이어, 상기 제1감광막 패턴의 제거로 인해 노출된 UBM 부분을 식각 제거한다. 그런다음, 특정 열 이력을 갖는 리플로우 퍼니스(reflow furnace)에 상기 결과물의 리얼 웨이퍼를 통과시킴으로써, 상기 솔더를 리플로우(reflow)시키고, 이를 통해, 리얼 웨이퍼의 후면 상에 일정 크기 및 피치로 배열되는 금속 구형의 솔더 범프(16a)를 형성한다.
이후, 소잉(sawing) 공정을 통해 후면에 솔더 범프들(16a)이 형성된 리얼 웨이퍼를 개별 반도체 칩들로 분리시킨다.
도 4c를 참조하면, 유리기판 또는 반도체 제조용 웨이퍼로 이루어지는 케리어 웨이퍼(carrier :20)를 마련하고, 이 케리어 웨이퍼(20)의 일측면 상에 2∼4층으로 구성되는 UBM층(21)을 형성하고, 상기 UBM층(21) 상에 감광막의 도포, 노광 및 현상 공정을 차례로 수행하여 제2감광막 패턴(22)을 형성한다.
도 4d를 참조하면, 상기 제2감광막 패턴(22)을 식각 장벽으로 이용하여 노출된 UBM층 부분을 식각하고, 이어, 상기 제2감광막 패턴은 제거함으로써, 상기 반도체 칩(11)의 후면에 형성된 솔더 범프(16a)의 크기 및 그들간의 피치에 대응하는 수 개의 범프 랜드(21a)를 형성한다.
도 4e를 참조하면, 상기 범프 랜드(21a) 상에 솔더 페이스트(solder paste) 를 도포한 상태로, 상기 케리어 웨이퍼(20) 상에 리얼 웨이퍼로부터 분리된 반도체 칩들(11) 중에서 굳 다이(good die)만을 선택하여 반도체 칩(11)의 솔더 범프(16a)와 상기 케리어 웨이퍼(20)의 범프 랜드(21a)가 대응하도록 안치시키고, 그런다음, 특정 열 이력을 갖는 리플로우 퍼니스에 상기 결과물을 통과시켜서 상기 반도체 칩(11)과 케리어 웨이퍼(20)간을 접합시킨다.
여기서, 상기 솔더 범프(16a)는 리플로우시에 강력한 자기정렬(self align) 효과를 발생시키기 때문에, 양질의 반도체 칩들(11)을 올려놓는 과정에서 상기 솔더 범프(16a)가 케리어 웨이퍼(20) 상의 범프 랜드(21a)에서 약간 벗어났더라도, 리플로우 동안에 상기 솔더 범프(16a)가 범프 랜드(21a) 상에만 부착되도록 할 수 있다. 따라서, 솔더 범프(16a)가 갖는 자기정렬 효과로 인해 케리어 웨이퍼(20) 상에 반도체 칩들(11)이 정확하게 실장될 수 있다.
계속해서, 진공 몰딩(vaccum molding) 또는 공간 매립(underfilling)의 방식으로 상기 케리어 웨이퍼(20)와 반도체 칩들(11) 사이의 공간을 소정의 봉지재(24)로 채운다. 이때, 상기 봉지재(24)의 충진시에는 반도체 칩(11)의 본딩 패드들(12)이 봉지재(24)로 덮히는 것을 방지하기 위해, 보호용 필름을 사용하여 수행함이 바람직하다. 또한, 상기 진공 몰딩 또는 공간 매립 이후에는 봉지재(24)의 경화를 위해 열처리를 수행한다.
도 4f를 참조하면, 본딩 패드(12)가 배치된 반도체 칩(11)의 상면 및 상기 봉지재(24) 상에 폴리이미드 또는 BCB(Benzocyclobutene)으로 이루어지는 제1폴리머(25)를 스핀 코팅하고, 상기 본딩 패드(12)가 노출되도록 상기 제1폴리머(25)를 패터닝한다. 그런다음, 상기 제1폴리머(25) 상에 노출된 본딩 패드들(12)과 콘택되도록 금속층을 형성하고, 이 금속층을 패터닝하여 금속배선(26)을 형성한다. 이어서, 상기 금속배선(26)을 포함한 제1폴리머(25) 상에 제2폴리머(27)를 스핀 코팅하고, 상기 제2폴리머(27)를 패터닝하여 후속에서 솔더 볼이 부착될 금속배선 부분, 즉, 볼 랜드(26a)를 노출시킨다. 여기서, 상기 금속배선(26)이 두께는 1∼100㎛ 정도로 조절함이 바람직하다.
도 4g를 참조하면, 그라인딩(grinding) 공정을 통해서 상기 케리어 웨이퍼와 솔더 범프(16a)의 일부를 제거하고, 이를 통해, 상기 솔더 범프(16a)를 외부로 노출시키다. 그런다음, 노출된 금속배선(26)의 볼 랜드(26a) 상에 솔더 페이스트를 도포한 상태에서, 소정 크기의 솔더 볼들(28)을 상기 볼 랜드(26a) 상에 배치시키고, 이어, 특정 열 이력을 갖는 IR 리플로우 퍼니스에 상기 결과물을 통과시켜 상기 솔더 볼들(28)을 볼 랜드(26a) 상에 접합시킨다.
이후, 웨이퍼 레벨로 제조된 수 개의 패키지들을 분리시킴으로써, 본 발명의 웨이퍼 레벨 패키지(50)를 완성한다.
도 5는 전술한 공정을 통해 제조된 웨이퍼 레벨 패키지(50)에 반도체 칩(11)의 동작중에 발생하는 열을 효과적으로 발산시키기 위해서 추가로 열방출판(60)을 부착시킨 경우를 도시한 단면도이다.
여기서, 상기 열방출판(60)의 부착은 외부로 노출되어 있는 솔더 범프(16a)에 솔더 페이스트를 도포한 상태에서 그 위에 솔더와 젖음성이 있는 금속판을 안치시킨 후, 열을 가하는 것을 통해 이룰 수 있다.
상기와 같은 공정을 통해 제조되는 본 발명의 웨이퍼 레벨 패키지에 있어서는, 도 4g에서 볼 수 있는 바와 같이, 솔더 볼(28)이 반도체 칩(11)의 크기를 벗어난 지역에도 설치될 수 있다. 이것은 반도체 칩의 크기가 축소되더라도, 케리어 웨이퍼를 이용하는 것으로 인해, 솔더 볼의 크기 및 피치에 관계없이 웨이퍼 레벨 패키지를 제작할 수 있음을 의미한다.
따라서, 본 발명의 방법에 따라 웨이퍼 레벨 패키지를 제조하는 경우에는 반도체 칩의 크기가 축소되더라도, 축소된 칩을 케리어 웨이퍼 상에 재배열함으로써, 항상 일정한 크기의 패키지를 구현할 수 있게 되며, 아울러, 솔더 볼의 크기 및 피치를 줄일 필요가 없는 바, 공정 상의 잇점이 확보된다.
또한, 본 발명에 따라 제조된 웨이퍼 레벨 패키지에 있어서는 반도체 칩의 측면 및 저면이 외부로 노출되지 않으므로, 그 신뢰성을 확보할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 케리어 웨이퍼를 이용하여 웨이퍼 레벨 패키지를 제조하기 때문에, 반도체 칩 크기의 축소에도 불구하고, 일정한 규격의 패키지를 제조할 수 있으며, 따라서, 솔더 볼의 크기 및 피치의 변동으로 인한 공정 상의 결함을 방지할 수 있다.
또한, 본 발명은 반도체 칩의 측면 및 저면이 외부로 노출되지 않도록 하기 때문에, 상기 반도체 칩의 신뢰성 및 정전기에 대한 저항성을 향상시킬 수 있다.
게다가, 본 발명은 양질이 반도체 칩들만을 선택하여 웨이퍼 레벨 패키지를 제조하기 때문에 리얼 웨이퍼에서의 수율이 낮은 것에 기인하는 패키지의 가격 상 승을 억제시킬 수 있다.
부가해서, 본 발명은 반도체 칩의 후면에 솔더 범프를 형성시킴으로써, 열방출판의 부착을 용이하게 이룰 수 있으며, 따라서, 패키지의 열방출 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 일측면 상에 본딩 패드가 배치되고 타측면 상에 솔더 범프가 형성된 수 개의 반도체 칩과, 상기 각 반도체 칩의 솔더 범프들과 대응해서 일측면 상에 수 개의 범프 랜드가 형성된 케리어 웨이퍼(carrier wafer)를 마련하는 단계;
    상기 범프 랜드와 솔더 범프가 접하도록, 상기 케리어 웨이퍼 상에 수 개의 반도체 칩들을 접합시키는 단계;
    상기 반도체 칩의 본딩 패드가 덮히지 않는 범위에서, 상기 반도체 칩들과 케리어 기판 사이의 공간을 봉지재로 충진시키는 단계;
    상기 반도체 칩의 일측면 상에 상기 본딩 패드를 노출시키도록 제1폴리머를 형성하는 단계;
    상기 제1폴리머 상에 상기 노출된 본딩 패드와 콘택하도록 금속배선을 형성하는 단계;
    상기 금속배선의 일부분을 노출시키도록 상기 금속배선을 포함한 상기 제1폴리머 상에 제2폴리머를 형성하는 단계;
    상기 케리어 웨이퍼를 제거하는 단계;
    상기 노출된 금속배선 부분 상에 솔더 볼을 부착하는 단계; 및
    상기 수 개의 패키지들을 개별 패키지들로 분리시키는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  2. 제 1 항에 있어서, 상기 일측면 상에 본딩 패드가 배치되고 타측면 상에 솔더 범프가 형성된 수 개의 반도체 칩을 마련하는 단계는,
    일측면 상에 본딩 패드들이 배치된 수 개의 반도체 칩들로 이루어진 리얼 웨이퍼(real wafer)의 타측면 상에 UBM층과 상기 UBM층의 소정 부분들을 노출시키는 감광막 패턴을 차례로 형성하는 단계;
    상기 노출된 UBM층 부분 상에 도금 공정을 이용하여 상기 감광막 패턴과 동일한 높이로 솔더를 형성하는 단계;
    상기 감광막 패턴과 그 하부의 UBM층 부분을 제거하는 단계; 및
    상기 솔더를 리플로우시키는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  3. 제 1 항에 있어서, 상기 각 반도체 칩의 솔더 범프들과 대응해서 일측면 상에 수 개의 범프 랜드가 형성된 케리어 웨이퍼를 마련하는 단계는,
    상기 케리어 웨이퍼의 일측면 상에 UBM층을 형성하는 단계;
    상기 UBM층 상에 그의 소정 부분들을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이용하여 노출된 UBM층 부분을 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  4. 제 1 항에 있어서, 상기 금속배선 및 상기 금속배선의 일부분을 노출시키도록 제2폴리머를 형성하는 단계는,
    상기 반도체 칩 크기의 외측으로도 연장 배치되게 금속배선을 형성하며, 상기 반도체 칩 크기의 외측의 금속배선 부분이 노출되도록 제2폴리머를 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  5. 제 1 항에 있어서, 상기 케리어 웨이퍼는,
    유리기판, 또는, 반도체 제조용 웨이퍼인 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  6. 제 1 항에 있어서, 상기 케리어 웨이퍼를 제거하는 단계는,
    상기 케리어 웨이퍼와 상기 반도체 칩의 솔더 범프의 일부를 그라인딩하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  7. 제 1 항에 있어서, 상기 UBM층은
    Al/Ni/Cu, Al/Cr/Cu, Ti/Ti:W/Cu 및 Cr/Cr:Cu/Cu으로 이루어진 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  8. 제 1 항에 있어서, 상기 수 개의 패키지들을 개별 패키지들로 분리시키는 단 계 후,
    상기 반도체 칩의 솔더 범프 상에 열방출판을 부착시키는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
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