KR100790527B1 - 웨이퍼레벨 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 상면에 보호막을 포함하는 반도체 칩과; 상기 보호막 위에 형성되고, 솔더 범프가 접속될 위치에 유전체 돌기와 이 주위로 오목한 해자(垓子) 패턴을 구비하는 제1유전층과; 상기 제1유전층의 유전체 돌기 및 해자 패턴 중의 적어도 하나 위에 형성되는 전극층과; 상기 제1유전층과 전극층 위에 형성되며 상기 전극층의 일부를 노출시켜는 범프 접속 영역을 정의하는 제2유전층과; 상기 제2유전층의 범프 접속 영역에 형성되어 전극층과 전기적으로 연결되는 솔더 범프를 포함하는 솔더 범프 구조 및 웨이퍼레벨 패키지를 제공한다. 본 발명에 따르면, 범프 패드와 솔더 범프의 접합면이 여러 단의 계단모양으로 형성되기 때문에 솔더와의 접속 면적이 증가되고, 또한 유전체 돌기가 솔더 접합부에 집중되는 응력을 분산시켜 우수한 솔더의 접합 신뢰성을 확보 할 수 있다.
웨이퍼레벨 패키지(WLP), 솔더 접합, 재배선, 유전층

Description

웨이퍼레벨 패키지 및 그 제조 방법{WAFER LEVEL PACKAGE AND FABRICATION METHOD THEREOF}
도 1은 종래의 솔더 범프 구조를 도시한 단면도
도 2a 및 2b는 본 발명에 따른 솔더 범프 구조의 유전층 형태를 보인 평면도 및 단면도.
도 3은 본 발명에 따른 솔더 범프 구조를 도시한 단면도.
도 4a 내지 4f는 본 발명에 따른 웨이퍼레벨 패키지 제조 공정을 도시한 단면도.
도 5a 내지 5g는 본 발명에 적용된 유전체 돌기의 다양한 형태를 도시한 평면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
201:반도체 칩 202:전극 패드
203:보호막 204:제1유전층
205:유전체 돌기 205':해자 패턴
206:재배선층 207:제2유전층
208:하부 금속층 209: 솔더 범프
본 발명은 웨이퍼레벨 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 솔더 범프가 접속될 위치의 하부에 유전체 볼록돌기와 그 주위의 오목한 해자 패턴이 형성되어 범프 패드와 솔더의 접속 면적을 증가시킨 솔더 범프 구조, 이를 포함하는 웨이퍼레벨 패키지 및 그 제조 방법에 관한 것이다.
일반적으로, 와이어 본딩(wire bonding)방식에 의해 제작된 반도체 패키지는 인쇄회로기판의 전극 단자들과 반도체 칩의 패드들이 도전성 와이어에 의해 전기적으로 연결되기 때문에 반도체 패키지의 사이즈가 반도체 칩에 비해 크고, 또한 와이어 본딩 공정에 소요되는 시간이 지체됨에 따라 소형화 대량 생산에 한계를 가진다.
특히, 상기 반도체 칩이 고집적화, 고성능화 및 고속화됨에 따라 반도체 패키지를 소형화 및 대량 생산하기 위한 다양한 노력들이 시도되고 있으며, 예를 들면 반도체 칩의 패드들 상에 형성된 솔더 재질이나 금속 재질의 범프를 통해 직접적으로 반도체 칩의 패드들과 인쇄회로기판의 전극 단자들을 전기적으로 연결시키는 반도체 패키지가 제안 되었다.
상기 솔더 재질의 범프를 이용한 반도체 패키지는 대표적으로 플립칩 볼 그리드 어레이(FCBGA: flip chip ball grid array)나 웨이퍼 레벨 칩 사이즈/스케일 패키지(WLCSP: wafer level chip size/scale package)방식이 적용되고 있으며, 상 기 금속 재질의 범프를 이용한 반도체 패키지는 대표적으로 칩-온-글래스(chip-on-glass)/TCP(tape carrier package) 방식이 적용되고 있다.
상기 플립칩 볼 그리드 어레이 방식은 반도체 칩의 패드들과 접촉되는 솔더 재질의 범프들을 기판(substrate)의 패드들과 전기적으로 연결하고, 상기 솔더 재질의 범프들을 외부의 환경이나 기계적인 문제로부터 보호하기 위해 언더필을 실시한 다음, 상기 반도체 칩이 접촉된 기판의 배면에 솔더 볼들을 부착하여 인쇄회로기판의 전극 단자들과 전기적으로 연결함으로써, 반도체 패키지를 제작한다. 웨이퍼 레벨 칩 사이즈/스케일 패키지에서는 제품의 경박 단소를 위해 재배치와 금속 재질의 범프를 통해서 칩의 사이즈와 패키지 사이즈를 동일한 크기로 제조할 수 있다.
상기 칩-온-글래스 방식은 반도체 칩의 패드상에 금속 재질의 범프를 형성하고 인쇄회로기판의 전극 단자들과 이방 전도성 파티클이 함유된 폴리머를 매개로 열압착 및 경화시켜 반도체 칩의 패드들과 인쇄회로기판의 전극 단자들을 금속 재질의 범프들을 통해 전기적으로 연결함으로써, 반도체 패키지를 제작한다.
도 1은 종래 기술에 따른 반도체 패키지의 솔더 범프 구조의 단면을 보인 것으로, 도시된 바에 따르면, 칩 패드(10)가 형성된 반도체 칩과(20)과 상기 반도체 칩(20)의 표면에 형성되어 상기 칩 패드를 선택적으로 노출시키는 보호막(30)과; 상기 칩 패드(10)의 상부에 형성되고, 그 칩 패드(10)의 상부로부터 칩 패드(10) 주변의 보호막(30) 상부까지 연장되도록 형성된 금속 접착층(50)과; 상기 금속 접착층(50)의 상부에 형성된 솔더 범프(60)로 구성 된다.
솔더 범프(60)는 인쇄회로기판의 전극 단자(미도시)와 전기적으로 연결되어 패키지 장착이 완료된다. 이러한 방식은, 기존의 와이어 본딩 방식에 의해 제작되는 반도체 패키지에 비해 전기 신호의 이동 거리가 단축 되어 고속화에 유리하며, 또한 반도체 패키지의 크기를 줄일 수 있게 되어 제품의 소형화에 유리한 장점을 갖는다.
그러나, 종래의 솔더 범프 구조는 패키지 치수가 미세화됨에 따라 솔더 범프의 접촉면이 줄어들어 접합 신뢰성이 저하되고, 특히 솔더 범프에 인가되는 응력으로 인하여 접합 내구성이 저하되는 문제가 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 새롭게 제시된 발명으로서 범프 패드와 솔더의 접속 면적을 증가시켜 접속 신뢰성을 향상 시키고, 솔더 범프에 집중되는 응력을 분산 시키는 역할을 수행하여 접속 신뢰성을 향상시키는데 목적이 있다.
본 발명은 보호막에 의해 부분적으로 노출되는 하나 이상의 전극 패드를 구비하는 반도체 칩과; 상기 보호막 위에 형성되고, 솔더 범프가 접속될 위치에 유전체 돌기와 이 주위로 오목한 해자 패턴을 구비하며, 이와 다른 위치에서 상기 전극 패드를 노출시키는 제1유전층과; 상기 제1유전층 위에 형성되어 상기 전극 패드와 전기적으로 연결되는 재배선층과; 상기 제1유전층과 재배선층 위에 형성되며 상기 재배선층의 일부를 노출시켜 범프 접속 영역을 정의하는 제2유전층과; 상기 정의된 범프 접속 영역 위에 형성되어 재배선층과 전기적으로 연결되는 솔더 범프를 포함하는 웨이퍼레벨 패키지를 제공한다.
상기 범프 접속 영역은 적어도 두 개의 계단형 접속부를 포함한다.
상기 유전체 돌기는 원형, 삼각형이나 사각형 등의 다각형, 원형 튜브, 삼각형이나 사각형 등의 다각형 튜브 등의 다양한 형태가 가능하며, 그 크기는 범프 접속 영역의 스케일에 따라 달라질 수 있다.
상기 제2유전층의 범프 접속 영역에 형성되는 하부 금속층을 더 포함할 수 있으며, 이 하부 금속층은 접착층(adhesion layer), 확산 방지층(diffusion-barrier layer), 젖음층(wetting layer) 중에서 선택되는 적어도 1 층 이상의 구조로 이루어진다.
또한, 본 발명은 하나 이상의 전극 패드를 구비하는 반도체 칩에 보호막을 형성하고 상기 전극 패드를 노출시키는 단계와; 상기 보호막 위에 제1유전층을 형성하고,이 제1유전층에서 솔더 범프가 접속될 위치에 유전체 돌기와 이 주위로 오목한 해자 패턴을 형성하는 한편, 상기 전극 패드를 노출시키는 단계와; 상기 제1유전층 위에 상기 전극 패드와 전기적으로 연결되는 재배선층을 형성하는 단계와; 상기 제1유전층과 재배선층 위에 제2유전층을 형성하고 상기 재배선층의 일부를 노출시켜 범프 접속 영역을 정의하는 단계와; 상기 정의된 범프 접속 영역 위에 재배선층과 전기적으로 연결되는 솔더 범프를 형성하는 단계를 포함하는 웨이퍼레벨 패키지 제조방법을 제공한다.
본 발명에 따르면 반도체 패키지와 인쇄회로기판 사이의 솔더 접속 구조에서 반도체칩과 인쇄회로기판 사이의 열팽창 계수 차로 인해 발생하는 접속 신뢰성 불량을 해소할 수 있다. 범프 패드와 솔더 범프의 접합면이 여러 단의 계단모양으로 형성되기 때문에 솔더 접속 면적이 증가되어 솔더 접합의 신뢰성을 개선 할 수 있다. 또한 솔더 범프의 하부에 위치하는 첫 번째 유전층 형성 단계에서 형성된 유전체 볼록돌기가 솔더 접합부에 집중되는 응력을 분산시키는 역할을 수행하여 솔더의 접속 신뢰성을 향상시킨다.
본 발명의 가장 큰 특징은 반도체 기판 위에 형성되는 제1유전층의 솔더 접속 영역에 유전체 돌기와 해자 패턴을 형성한다는 점이다. 도 2a 및 도 2a의 A-A'선 단면도인 도 2b를 참조하면 본 발명의 솔더 범프 구조에서 제1유전층(204)의 형태를 보인 평면도로서 유전체 돌기(205)와 그 주위로 형성된 오목한 해자 패턴(205')을 볼 수 있다. 이 해자 패턴은 예를 들어 사진식각공정에 의하여 형성될 수 있으며, 해자 패턴의 형성으로 자연적으로 그 내부에 유전체 돌기를 형성할 수 있다. 이 유전층은 해자 패턴(205') 형성 과정에서 (다른 위치에 형성되어 있는) 전극 패드를 노출시킬 수 있기 때문에 본 발명의 솔더 범프 구조는 전극 재배치 구조에 적용하기 용이하다.
도 3은 본 발명에 따른 솔더 범프 구조를 구체화한 단면도로서, 도시된 바에 따르면, 반도체 칩(201) 위에 형성된 보호막(203) 위에 제1유전층(204), 재배선층(206), 제2유전층(207), 하부 금속층(208)이 차례로 형성되어 있고, 맨 위에는 솔더 범프(209)가 형성되어 있다.
상기 솔더 범프(209)가 접속된 위치의 하부에는 유전체 돌기(205)가 있고, 이 유전체 돌기 주위로는 오목한 해자 패턴이 형성되어 있다. 따라서, 그 위에 형성되는 재배선층(206) 및 하부 금속층(208)은 여러 층의 계단형 구조를 가지며, 최종적으로 접속되는 솔더 범프는 접합면이 굴곡진 계단면이어서 접합 면적이 크게 증가한다.
상기 하부 금속층(208)은 1층 이상의 금속층, 구체적으로는 접착층(adhesion layer), 확산 방지층(diffusion-barrier layer), 젖음층(wetting layer) 중에서 선택되는 적어도 1 층 이상의 구조로 이루어진다.
도 4a 내지 4f에는 본 발명에 따른 웨이퍼레벨 패키지 제조 공정이 도시되어 있다.
하나 이상의 전극 패드(202)를 구비하는 반도체칩(201) 위에 보호막(203)을 형성한 다음, 상기 전극 패드(202)를 노출시킨다(도 4a).
다음으로, 상기 보호막 위에 제1유전층(204)을 형성한다(도 4b). 이 제1유전층에는 본 발명의 특징인 유전체 돌기 및 해자 패턴이 형성된다. 또한 전극 패드(202) 부분을 노출시킨다. 유전체 돌기(205) 및 해자 패턴(205')는 예를 들어 사진식각공정에 의하여 형성될 수 있으며, 전극 패드(202)를 노출시키는 공정과 동시에 수행될 수 있다. 즉, 제1유전층(204)에 포토리지스트를 도포하고, 이 포토리지스트를 전극 패드(202) 영역과, 유전체 돌기(205) 및 해자 패턴(205') 영역에 마스크를 사용하여 노광한 후, 필요한 영역을 식각하여 노출 패턴을 형성할 수 있다.
상기 유전체 돌기는 도 5a 내지 5g에 예시적으로 도시된 바와 같이 원형, 삼각형이나 사각형 등의 다각형, 또는 원형 튜브, 삼각형이나 사각형 등의 다각형 튜 브 등의 다양한 형태로 형성될 수 있으며, 그 형태에 특별한 제한은 없다.
다음으로, 제1유전층(204) 상면에 재배선층(206)을 형성한다(도 4c). 이 재배선층(206)은 전극 패드(202)와 전기적으로 연결되며, 전극 패드로부터 솔더 접속 영역에 까지 연장되어 유전체 돌기(205) 및 해자 패턴(205') 상부에 형성된다.
유전체 돌기(205) 및 해자 패턴(205')으로 인하여 상기 재배선층(206)은 솔더 접속 영역에서 굴곡진 형태를 갖게 된다. 상기 재배선층은 Au, Cu, Al과 같은 전도성이 좋은 재료 중의 어느 하나로 형성될 수 있다.
다음으로 상기 제1유전층(204) 및 재배선층(206) 위에 제2유전층(207)을 형성한 후 사진식각공정을 통하여 솔더 접속 영역의 재배선층(206)이 노출되도록 부분적으로 식각한다(도 4d).
상기 제1유전층과 제2유전층 재질은 폴리이미드(Polyimide, PI), 벤조사이클로뷰텐(Benzo cyclo butene:BCB), 에폭시 수지(Epoxy resin), 실리콘 수지(예를 들어 Siloxane, Silicon resin), PBO 등의 유기 재료, 무기 재료, 이들의 혼합물이 가능하다.
제2유전층을 형성한 후에는 상기 솔더 접속 영역에 하부 금속층(208)을 형성한다(도 4e). 이 하부 금속층(208)은 유전체 돌기(205) 및 해자 패턴(205') 중의 적어도 하나 위에 형성된 재배선층(206) 그리고 제2유전층(207)으로 인하여 솔더 접속 영역에서 여러층의 계단 형태를 갖게 된다. 이러한 계단 형태의 표면 구조는 후속적으로 형성되는 솔더 범프의 접속 면적을 넓히게 되어 접속 신뢰성을 향상시킨다.
상기 하부 금속층은 재배선층과의 접착력을 향상시키는 접착층, 금속 범프로부터 전극 패드로 확산을 방지하는 확산 방지층, 금속 범프와의 젖음성을 향상시키는 젖음층 등으로 구성될 수 있으며, 접착층/확산 방지층 접착층/젖음층, 확산 방지층/젖음층 등의 2층 구조로 구성될 수도 있다.
상기 접착층은 티타늄, 티타늄 합금, 크롬, 크롬 합금, 구리, 구리 합금, 니켈, 니켈 합금, 금, 금 합금, 알루미늄, 알루미늄 합금, 바나듐, 바나듐 합금 중에서 선택되는 적어도 어느 하나 이상의 재질로 이루어진다.
상기 확산 방지층은 니켈, 니켈 합금, 구리, 구리 합금, 바나듐, 바나듐 합금, 알루미늄, 알루미늄 합금, 금, 금 합금, 코발트, 코발트 합금, 망간, 망간 합금 중에서 선택되는 적어도 어느 하나 이상의 재질로 이루어진다.
상기 젖음층은 구리, 구리 합금, 니켈, 니켈 합금, 금, 금 합금, 알루미늄, 알루미늄 합금, 코발트, 코발트 합금, 망간, 망간 합금, 주석(Sn)을 30% 이상 포함하는 무연 솔더 재료 중에서 선택되는 적어도 어느 하나 이상의 재질로 이루어진다.
상기 하부 금속층은 PVD, CVD, 열증착, 전기 도금(electroplating), 무전해 도금(electroless plating), 스크린 프린팅(screen printing) 중에서 선택되는 어느 하나의 방법을 통해 형성될 수 있다.
한편, 본 발명에 있어서 각각의 박막들(보호막, 유전층)은 예를 들어, 코팅(coating), 주입(immersion), 건식 필름(dry film)증착, CVD(chemical vapor deposition), PVD(physical vapor deposition), 열증착(evaporation) 등 잘 알려진 박막 공정에 의하여 형성될 수 있으며, 특별히 그 방법이 제한되지 않는다.
마지막으로, 상기 하부 금속층(208) 위에 솔더 범프(209)를 형성한다(도 4f). 상기 솔더 범프는 공융점 솔더(Eutectic solder：Sn37Pb), 고융점 솔더(High lead solder :Sn95Pb), 납이 없는 솔더(Lead-free solder：SnAg, SnCu, SnZn, SnZnBi, SnAgCu,SnAgBi,etc) 중 선택된 하나의 재질로 형성된다.
상기 솔더 범프 형성 방법으로는 예를 들어 전기 도금(Electro plating), 볼어태치(Ball attach), 스텐실 프린팅(Stencil printing) 중에서 선택되는 어느 하나의 방법이 사용될 수 있다.
이상 바람직한 실시예를 통하여 본 발명을 설명하였으나, 본 발명의 솔더 범프 구조 및 웨이퍼레벨 패키지는 후술하는 특허청구범위의 기술적 사상을 이탈하지 않는 범위 내에서 당업자에 의해 다양한 변형 및 개량이 가능할 것이다.
본 발명에 따른 웨이퍼레벨 패키지는 반도체칩 상의 첫 번째 유전층 형성 단계에서 솔더 범프가 접속 될 위치의 하부에 유전체 볼록돌기 주위로 오목한 형태의 해자 패턴을 형성하여, 범프 패드와 솔더 범프의 접합면이 여러 단의 계단모양으로 형성되기 때문에 솔더와의 접속 면적이 증가되고, 솔더 접합의 신뢰성이 개선된다.
또한, 솔더 범프의 하부에 위치하는 첫 번째 유전층 형성 단계에서 형성된 유전체 볼록돌기가 솔더 접합부에 집중되는 응력을 분산시켜 우수한 솔더의 접합 신뢰성을 확보 할 수 있다.
또한, 상기의 유전체 돌기와 오목 해자 패턴은 제1 유전층 형성 단계에서 일 괄적으로 형성할 수도 있기 때문에 추가 공정 비용 및 장치가 필요하지 않아 양산성 측면에서도 매우 유리하다.

Claims (17)

  1. 보호막에 의해 부분적으로 노출되는 하나 이상의 전극 패드를 구비하는 반도체 칩과;
    상기 보호막 위에 형성되고, 솔더 범프가 접속될 위치에 유전체 돌기와 이 주위로 오목한 해자 패턴을 구비하며, 이와 다른 위치에서 상기 전극 패드를 노출시키는 제1유전층과;
    상기 제1유전층 위에 형성되어 상기 전극 패드와 전기적으로 연결되는 재배선층과;
    상기 제1유전층과 재배선층 위에 형성되며 상기 재배선층의 일부를 노출시켜 범프 접속 영역을 정의하는 제2유전층과;
    상기 정의된 범프 접속 영역 위에 형성되어 재배선층과 전기적으로 연결되는 솔더 범프를 포함하며,
    상기 솔더 범프는 공융점 솔더(Eutectic solder：Sn37Pb), 고융점 솔더(High lead solder :Sn95Pb), 납이 없는 솔더(Lead-free solder：SnAg, SnCu, SnZn, SnZnBi, SnAgCu,SnAgBi,etc) 중 선택된 하나의 재질로 형성되는 것을 특징으로 하는
    웨이퍼레벨 패키지.
  2. 제1항에 있어서, 상기 재배선층은 상기 유전체 돌기와 해자 패턴 위에 형성되어 있는 것을 특징으로 하는 웨이퍼레벨 패키지.
  3. 제1항에 있어서, 상기 범프 접속 영역은 적어도 두 개의 계단형 접속부를 포함하는 것을 특징으로 하는 웨이퍼레벨 패키지.
  4. 제1항에 있어서, 상기 유전체 돌기는 원형, 삼각형이나 사각형 등의 다각형, 또는 원형 튜브, 삼각형이나 사각형 등의 다각형 튜브 중의 어느 하나의 형태인 것을 특징으로 하는 웨이퍼레벨 패키지.
  5. 제1항에 있어서, 상기 제1유전층과 제2유전층 재질은 폴리이미드(Polyimide, PI), 벤조사이클로뷰텐(Benzo cyclo butene:BCB), 에폭시 수지(Epoxy resin), 실리콘 수지(Silicon resin), PBO 중에서 선택되는 어느 하나인 것을 특징으로 하는 웨이퍼레벨 패키지.
  6. 제1항에 있어서, 상기 재배선층은 Au, Cu, Al과 같은 전도성이 좋은 재료중의 어느 하나로 형성되는 것을 특징으로 하는 웨이퍼레벨 패키지.
  7. 삭제
  8. 제1항에 있어서, 상기 제2유전층의 범프 접속 영역에 형성되는 하부 금속층을 더 포함하며, 이 하부 금속층은 접착층(adhesion layer), 확산 방지층(diffusion-barrier layer), 또는 젖음층(wetting layer)을 포함하는 것을 특징으로 하는 웨이퍼레벨 패키지.
  9. 제8항에 있어서, 상기 접착층은 티타늄, 티타늄 합금, 크롬, 크롬 합금, 구리, 구리 합금, 니켈, 니켈 합금, 금, 금 합금, 알루미늄, 알루미늄 합금, 바나듐, 바나듐 합금 중에서 선택되는 어느 하나의 재질로 이루어지는 것을 특징으로 하는 웨이퍼레벨 패키지.
  10. 제8항에 있어서, 상기 확산 방지층은 니켈, 니켈 합금, 구리, 구리 합금, 바나듐, 바나듐 합금, 알루미늄, 알루미늄 합금, 금, 금 합금, 코발트, 코발트 합금, 망간, 망간 합금 중에서 선택되는 어느 하나의 재질로 이루어지는 것을 특징으로 하는 웨이퍼레벨 패키지.
  11. 제8항에 있어서, 상기 젖음층은 구리, 구리 합금, 니켈, 니켈 합금, 금, 금 합금, 알루미늄, 알루미늄 합금, 코발트, 코발트 합금, 망간, 망간 합금, 주석(Sn)을 30%이상 포함하는 무연 솔더 재료 중에서 선택되는 어느 하나의 재질로 이루어지는 것을 특징으로 하는 웨이퍼레벨 패키지.
  12. 하나 이상의 전극 패드를 구비하는 반도체 칩에 보호막을 형성하고 상기 전극 패드를 노출시키는 단계와;
    상기 보호막 위에 제1유전층을 형성하고, 이 제1유전층에서 솔더 범프가 접속될 위치에 유전체 돌기와 이 주위로 오목한 해자 패턴을 형성하는 한편, 상기 전극 패드를 노출시키는 단계와;
    상기 제1유전층 위에 상기 전극 패드와 전기적으로 연결되는 재배선층을 형성하는 단계와;
    상기 제1유전층과 재배선층 위에 제2유전층을 형성하고 상기 재배선층의 일부를 노출시켜 범프 접속 영역을 정의하는 단계와;
    상기 제2유전층의 범프 접속 영역에 하부 금속층을 형성하는 단계와;
    상기 범프 접속 영역의 하부 금속층과 전기적으로 연결되는 솔더 범프를 형성하는 단계를 포함하는
    웨이퍼레벨 패키지 제조방법.
  13. 제12항에 있어서, 상기 유전체 돌기 및 해자 패턴의 형성과 전극 패드의 노출은 동시에 수행되는 것을 특징으로 하는 웨이퍼레벨 패키지 제조방법.
  14. 제13항에 있어서, 상기 유전체 돌기 및 해자 패턴의 형성은 사진식각공정에 의하여 수행하는 것을 특징으로 하는 웨이퍼레벨 패키지 제조방법.
  15. 제12항에 있어서, 상기 제1유전층 및 제2유전층은 코팅(coating), 주입(immersion), 건식 필름(dry film)증착, CVD(chemical vapor deposition), PVD(physical vapor deposition), 열증착(evaporation) 중의 어느 하나의 방법으로 형성되는 것을 특징으로 하는 웨이퍼레벨 패키지 제조방법.
  16. 제12항에 있어서, 상기 솔더 범프는 전기 도금(Electro plating), 볼어태치(Ball attach), 스텐실 프린팅(Stencil printing) 중에서 선택되는 어느 하나의 방법으로 형성하는 것을 특징으로 하는 웨이퍼레벨 패키지 제조방법.
  17. 삭제
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