KR101611772B1 - 반도체 디바이스를 패키징하는 방법 및 장치 - Google Patents

반도체 디바이스를 패키징하는 방법 및 장치 Download PDF

Info

Publication number
KR101611772B1
KR101611772B1 KR1020140192010A KR20140192010A KR101611772B1 KR 101611772 B1 KR101611772 B1 KR 101611772B1 KR 1020140192010 A KR1020140192010 A KR 1020140192010A KR 20140192010 A KR20140192010 A KR 20140192010A KR 101611772 B1 KR101611772 B1 KR 101611772B1
Authority
KR
South Korea
Prior art keywords
ppi
pad
line
contact
solder
Prior art date
Application number
KR1020140192010A
Other languages
English (en)
Other versions
KR20150016927A (ko
Inventor
이-웬 우
밍-체 호
웬-시웅 루
치아-웨이 투
청-시 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150016927A publication Critical patent/KR20150016927A/ko
Application granted granted Critical
Publication of KR101611772B1 publication Critical patent/KR101611772B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03828—Applying flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16106—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting one bonding area to at least two respective bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

반도체 디바이스의 웨이퍼 레벨 패키징(WLP)에 대한 방법 및 장치가 개시된다. 회로의 컨택 패드는 포스트 패시베이션 상호접속(PPI) 라인 및 PPI 패드에 의해 솔더 범프에 접속될 수 있다. PPI 패드는 중공부 및 개구부를 포함할 수 있다. PPI 패드는 PPI 라인과 함께 하나의 피스로서 형성될 수 있다. PPI 패드의 중공부는, PPI 패드의 고형부의 개구부로부터 임의의 과도한 양의 솔더 플럭스가 빠져나갈 수 있도록, 볼 실장 공정에서 사용되는 솔더 플럭스의 양을 제어하는 기능을 할 수 있다. 솔더 볼은 보통의 WLP 패키지가 필요로 하는 어떠한 UBM도 사용하지 않고 바로 PPI 패드에 실장될 수 있다.

Description

반도체 디바이스를 패키징하는 방법 및 장치{METHODS AND APPARATUS OF PACKAGING SEMICONDUCTOR DEVICES}
본 발명은 반도체 분야에 관한 것이다.
반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 응용제품에 사용된다. 반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 주어진 영역 안으로 보다 많은 컴포넌트가 집적될 수 있게 해준다. 이들의 더 작아지는 전자 컴포넌트는 또한, 일부 응용에서 과거의 패키지보다 더 작은 면적을 이용하는 더 작은 패키지를 요구한다.
개발된 반도체 디바이스용 소형 패키지의 한 유형으로는 웨이퍼 레벨 패키지(WLP; wafer level package)가 있는데, WLP에서는 회로의 컨택 패드보다 더 큰 피치에 대한 전기적 접촉이 이루어질 수 있도록 회로의 컨택 패드에 대한 와이어를 팬아웃(fan out)시키는데 사용되는 포스트 패시베이션 상호접속(PPI; post-passivation interconnect) 또는 RDL(redistribution layer)을 통상적으로 포함하는 패키지에 집적 회로가 패키징된다.
WLP 패키지는 비용 및 단순 구조의 이점으로 인해 점점 더 집적 회로 패키징에 적용되어 왔다. 그러나, WLP에 대한 표준 제조 공정이 고가이며, 이는 4개의 포토 마스크를 필요로 할 수 있다. 또한, 웨이퍼 상의 PPI 또는 RDL 상의 솔더 볼의 실장 동안 사용되는 최적화되지 않은 솔더 플럭스 양은 솔더 볼이 견고하게 접속되지 않게 할 수 있다. 이들 문제를 해결하기 위한 방법 및 시스템이 필요하다.
반도체 디바이스의 웨이퍼 레벨 패키징(WLP)에 대한 방법 및 장치가 개시된다. 회로의 컨택 패드는 포스트 패시베이션 상호접속(PPI) 라인 및 PPI 패드에 의해 솔더 범프에 접속될 수 있다. PPI 패드는 중공부(hollow part) 및 개구부(opening)를 포함할 수 있다. PPI 패드는 PPI 라인과 함께 하나의 피스로서 형성될 수 있다. PPI 패드의 중공부는, PPI 패드의 고형부의 개구부로부터 임의의 과도한 양의 솔더 플럭스가 빠져나갈 수 있도록, 볼 실장 공정에서 사용되는 솔더 플럭스의 양을 제어하는 기능을 할 수 있다. 솔더 볼은 보통의 WLP 패키지가 필요로 하는 어떠한 UBM도 사용하지 않고 바로 PPI 패드에 실장될 수 있다.
본 발명에 따라 반도체 디바이스의 웨이퍼 레벨 패키징(WLP)에 대한 방법 및 장치를 제공할 수 있다.
본 개시 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1a 내지 도 1d는, 단면도 또는 평면도로 도시된, 개선된 포스트 패시베이션 상호접속 설계를 이용한 WLP 프로세스의 실시예를 예시한다.
도 2a 내지 도 2d는, 단면도 또는 평면도로 도시된, 개선된 포스트 패시베이션 상호접속 설계를 이용한 WLP 프로세스의 다른 실시예를 예시한다.
다양한 도면에서의 대응하는 번호 및 부호는 달리 나타내지 않는 한 일반적으로 대응하는 부분을 지칭한다. 도면은 다양한 실시예의 관련 양상을 명확하게 예시하고자 도시된 것이며, 반드시 축척대로 도시된 것은 아니다.
본 개시의 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시의 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용 가능한 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 실시예를 형성하고 사용하기 위한 특정 방식을 예시한 것이며, 본 개시의 범위를 한정하지 않는다.
웨이퍼 레벨 패키징(WLP; wafer level packaging)에 대한 방법 및 장치가 개시된다. 회로의 컨택 패드는 포스트 패시베이션 상호접속(PPI; post passivation interconnect) 라인 및 PPI 패드에 의해 솔더 범프에 접속될 수 있으며, 여기서 PPI 패드는 개선된 설계를 갖는다. PPI 패드는 중공부 및 개구부를 포함할 수 있다. PPI 패드의 중공부는, 임의의 과도한 양의 솔더 플럭스가 PPI 패드의 개구부로부터 빠져나갈 수 있도록, 볼 실장 공정에서 사용되는 솔더 플럭스의 양을 제어하는 기능을 할 수 있다. 솔더 볼은 보통의 WLP 패키지가 필요로 할 어떠한 UBM(under bump metal)도 사용하지 않고서 직접 PPI 패드 상에 실장될 수 있고, 그리하여 비용을 감소시키는 동시에 본딩 성능을 개선할 수 있다.
웨이퍼 레벨 패키지(WLP)는 일반적으로 고속, 고밀도 및 더 큰 핀 카운트를 요구하는 집적 회로(IC; integrated circuit)를 이용해 사용된다. 도 1a 내지 도 1d는, 단면도 또는 평면도로 도시된, 개선된 PPI 패드 설계를 이용한 WLP 프로세스의 실시예를 예시한다.
도 1a에 예시된 바와 같이, IC(30) 또는 회로(30)는 실리콘 또는 기타 벌크 반도체 재료로 제조된 기판 상에 형성될 수 있다. IC(30)는 도시되지 않은 추가의 반도체 IC를 포함하는 베이스 반도체 웨이퍼의 일부일 수 있다. IC(30)는 회로의 전기적 설계에 따라 능동 및 수동 소자, 전도성 층, 및 유전체 층을 포함한다. 회로(30)의 길이는 단지 설명을 위한 것이며, 축척대로 도시되지 않을 수 있다. 회로(30)에 대하여 도 1a 내지 도 1d에 도시된 예시적인 프로세스는 회로(30)가 위에 있는 동일 웨이퍼 상의 다른 회로들의 패키징에 적용된다. 프로세스는 도 1c에 도시된 바와 같이 PPI 라인 및 PPI 패드를 통해, 회로(30)의 하나의 컨택 패드의, 하나의 솔더 볼/범프와의 접속에 대해서만 예시된다. PPI 라인 및 패드는 RDL(redistribution layer)로 불릴 수 있다. 회로(30)는 그의 기능적 설계에 따라 PPI 라인 및 PPI 패드의 망을 통해 복수의 솔더 볼/범프에 접속되는 복수의 컨택 패드를 포함할 수 있다. 회로(30)로부터의 전기적 신호는 반도체 디바이스의 기능에 따라 솔더 범프의 하나 이상으로 PPI 라인 및 PPI 패드의 망을 통해 라우팅된다.
패터닝 및 증착 프로세스를 사용하여 전도성 층이 컨택 패드(32)로서 형성된다. 회로(30)는 그의 표면 상에 복수의 컨택 패드(32)를 가질 수 있다. 컨택 패드(32)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 기타 전기 전도성 재료로 만들어질 수 있다. 컨택 패드(32)의 증착은 전해 도금 또는 무전해 도금 공정을 사용한다. 컨택 패드(32)의 크기, 형상, 및 위치는 단지 설명을 위한 목적으로 이루어지며, 한정하는 것이 아니다. 도시되지 않은 회로(30)의 복수의 컨택 패드는 동일한 크기로 또는 상이한 크기로 이루어질 수 있다.
구조적 지지 및 물리적 격리를 위해 패시베이션 층(34)이 회로(30)의 표면 위에 그리고 컨택 패드(32)의 상면에 형성될 수 있다. 패시베이션 층(34)은 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON), 폴리이미드(PI), 벤조시클로부텐(BCB), 폴리벤족사졸(PBO) 또는 기타 절연 재료로 제조될 수 있다. 컨택 패드(32)의 일부는 노출시키면서 컨택 패드(32)의 다른 부분은 여전히 커버하는 마스크 정의 포토레지스트 에칭 공정을 사용하여 패시베이션 층(34)의 일부를 제거함으로써 패시베이션 층(34)의 개구가 만들어질 수 있다. 개구의 크기, 형상, 및 위치는 단지 설명을 위한 것이며, 한정하는 것이 아니다.
*패시베이션 층(34)의 컨투어(contour)를 따라서, 폴리머 층(54)이 패시베이션 층(34) 상에 형성되며, 컨택 패드(32) 위의 패시베이션 층(34)의 개구의 일부를 채운다. 폴리머 층(54)은 컨택 패드(32) 위의 패시베이션 층(34)의 개구를 완전히 채우지 않을 수 있고, 대신에 컨택 패드(32)의 일부를 노출시키며 컨택 패드(32)의 나머지는 커버하는 개구를 형성하도록 패터닝될 수 있다. 폴리머 층(54)의 패터닝은 포토리소그래피 기술을 포함할 수 있다. 폴리머 층(54)은 에폭시, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤족사졸(PBO) 등과 같은 폴리머로 형성될 수 있지만, 다른 상대적으로 연성인, 종종 유기 유전체 재료도 또한 사용될 수 있다. 형성 방법은 스핀 코팅 또는 기타 일반적으로 사용되는 방법을 포함한다. 폴리머 층(54)의 두께는 예를 들어 약 5 ㎛ 내지 약 30 ㎛ 사이일 수 있다 . 명세서 전반에 걸쳐 인용된 치수는 단지 예이며, 집적 회로의 다운스케일링에 따라 바뀔 것이다.
도 1b에 예시된 바와 같이, 폴리머 층(54)의 컨투어를 따라서, 폴리머 층(54) 상에 포스트 패시베이션 상호접속(PPI) 라인(56)을 형성하도록 금속 재료가 사용된다. PPI 라인(56)은 도 1b에 도시된 바와 같이 PPI 패드(60)에 또한 접속된다. 하나의 실시예에서, PPI 라인(56)과 PPI 패드(60) 사이의 접속은 중단 없이 매끄러울 수 있으며, 이는 둘을 하나의 피스(piece)로서 만든다. 단면도로 도시된 도 1b에서, PPI 패드(60)는 중공부(58-1) 및 개구부(58-2)를 포함한다. PPI 패드(60)에 대하여 개구부(58-2)를 가짐으로써, 솔더 플럭스가 오버플로우할 수 없도록 솔더 플럭스의 양을 제어하며, 그리하여 솔더 볼을 경계짓는 솔더 플럭스의 알맞은 양을 제공한다. 솔더 플럭스가 오버플로우된다면, 오버플로우된 솔더 플럭스는 개구부(58-1)로부터 PPI 패드(60)의 밖으로 흐를 것이다.
PPI 패드(60) 및 이의 PPI 라인(56)에 대한 접속의 보다 상세한 세부사항이 평면도로 도 1d에 도시되어 있다. PPI 라인(56)은 컨택 패드(32) 위로 연장한 라인이다. PPI 라인(56)은 폴리머 층(54)의 개구를 채우며, 컨택 패드(32)에 접촉한다. 따라서 PPI 라인(56)은 컨택 패드(32)와의 전기적 접속을 형성한다. PPI 라인(56)은 좁거나 넓거나 또는 경사진 형상을 가질 수 있다. PPI 라인(56)은 실질적으로 일정한 두께 및 폭으로 이루어질 수 있다. PPI 라인(56)은 PPI 패드(60)에서 끝나며, 따라서 PPI 라인(56)과 PPI 패드(60)의 바디는 하나의 피스로서 형성될 수 있다.
PPI 패드(60)는 솔더 볼에 접속되는데 사용되며, PPI 라인(56)과 PPI 패드(60)에 의해 솔더 볼과 컨택 패드(32) 사이의 접속을 형성한다. PPI 패드(60)는 중공부(58-1) 및 개구부(58-2)를 포함한다. 솔더 볼/범프는 중공부(58-1) 상에 PPI 패드(60)와 접촉하여 실장될 수 있으며, 그리하여 솔더 볼과 PPI 패드(60) 사이의 전기적 접속이 이루어질 수 있다. 솔더 볼은 중공부(58-1)의 직경 또는 폭보다도 더 큰 직경을 가질 수 있다.
도 1d에 예시된 바와 같이, PPI 패드(60)는 개구부(58-2)를 가지며 중공부(58-1)를 둘러싸는 환형(annular) 형상으로 이루어질 수 있다. 중공부(58-1)와 개구부(58-2)는 하나의 연결부를 형성하도록 연결된다. 3차원에서, 이들은 솔더 플럭스를 감싸는 캐비티(cavity)를 형성한다. PPI 패드(60)는 직사각형 또는 정사각형과 같은 다른 형상을 가질 수 있다. PPI 패드(60)는 예를 들어 약 180 ㎛ 내지 약 260 ㎛ 범위 크기의 외경 D4를 갖는 환형 형상으로 이루어질 수 있다. PPI 패드(60)는 예를 들어 약 10 ㎛ 내지 약 130 ㎛ 범위의 크기 D1의 폭을 갖는 환형 형상으로 이루어질 수 있다. PPI 패드(60)의 개구부(58-2)는 예를 들어 약 10 ㎛ 내지 약 50 ㎛ 범위의 길이 D5일 수 있는 크기로 이루어질 수 있다. 중공부(58-1)는 원형, 직사각형, 또는 정사각형, 또는 어떤 다른 형상과 같은 형상으로 이루어질 수 있다.
PPI 패드(60)는 폴리머 층(54)의 끝에 닿기 전에 어딘가에서 끝날 수 있다. 도 1b 및 도 1d에 도시된 바와 같이, 폴리머 층(54)의 말단과 PPI 패드(60)의 에지 사이의 간격은 약 크기 D2이다. 크기 D2는 접속을 행하는데 있어서 매우 유동적일 수 있다.
도 1b로 다시 돌아가면, PPI 라인(56) 및 PPI 패드(60)의 높이는 단지 설명을 위한 목적으로 도시된 것이며, 한정하는 것이 아니다. PPI 라인(56) 및 PPI 패드(60)는 약 30 ㎛보다 작은 높이, 예를 들어 약 2 ㎛와 약 10 ㎛ 사이, 또는 예를 들어 0.5 KA 내지 3 KA의 범위를 가질 수 있다. PPI 라인(56) 및 PPI 패드는 예를 들어 Ti, Al, Ni, 니켈 바나듐(NiV), Cu, 또는 Cu 합금으로 제조될 수 있다. 형성 방법은 전해 도금, 무전해 도금, 스퍼터링, 화학적 기상 증착 방법 등을 포함한다. PPI 라인(56) 및 PPI 패드(60)는 단층으로, 또는 예를 들어 Ti, TiW, 또는 Cr의 접착 층을 사용한 다층으로 제조될 수 있다. 회로(30)는 PPI 라인 및 PPI 패드의 망을 형성하도록 다수의 PPI 라인(56) 및 PPI 패드(60)에 접속되며, 이는 반도체 디바이스의 기능에 따라 회로(30)의 컨택 패드에 전기적으로 접속할 수 있다.
솔더 플럭스(도시되지 않음)가 PPI 라인(56) 및 PPI 패드(60)에 적용될 수 있다. 플럭스는 주로 도 1c에 도시된 솔더 볼(82)이 PPI 패드(60)와 양호한 접촉을 이루도록 솔더의 플로우를 돕는 역할을 한다. 브러싱 또는 스프레잉을 포함한 임의의 다양한 방법으로 적용될 수 있다. 플럭스는 일반적으로 솔더 표면으로부터 산화물 장벽을 제거하는 산성 성분, 및 어셈블리 프로세스 동안 기판 표면 상에서 칩이 움직이는 것을 막도록 돕는 접착 품질을 갖는다. 관련 분야에서 사용되는 플럭스 중에, 주요 구성성분으로서 로진(rosin)을 함유하는 것이 가장 잘 알려져 있다. 로진은 아비에트산 또는 레보피머린산과 같은 카복실산을 함유하며, 카복실기는 솔더링될 금속의 표면에서의 산화물 막을 제거하도록 작용한다.
도 1c에 예시된 바와 같이, 솔더 범프 또는 솔더 볼일 수 있는 솔더 커넥터(82)는 중공부(58-1) 상단의 PPI 패드(60) 위에 배치된다. 본 출원에서 단어 "솔더"의 사용은 유연 솔더와 무연 솔더 둘 다를 비한정적으로 포함하며, 예를 들어 유연 솔더에 대한 Pb-Sn 조성, 그리고 주석, 구리, 및 은, 또는 "SAC" 조성을 포함하는 무연 솔더, 및 공통 용융점을 가지며 전기 응용에서 전도성 솔더 접속을 형성하는 기타 공융(eutectics)을 포함한다. 무연 솔더의 경우, SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, SAC 405 등과 같은 다양한 조성의 SAC 솔더가 사용될 수 있다. 솔더 볼과 같은 무연 솔더 커넥터는 은(Ag)의 사용없이 SnCu 화합물로부터도 형성될 수 있다. 대안으로서, 무연 솔더 커넥터는 임의의 구리와 함께 주석과 은, Sn-Ag을 포함할 수 있다. 솔더 커넥터(82)는 "볼 그리드 어레이" 또는 "BGA"로 불리는 그리드로서 형성된 솔더 볼들의 어레이 중의 하나일 수 있다. 그러나, 여기에 기재된 실시예는 BGA 패키지 또는 BGA 볼에 한정되지 않는다. 실시예는 솔더 커넥터에 대하여 구형 또는 볼 형상에 한정되지 않는다.
도 1c는 회로(30)의 상면에 실장된 솔더 볼(82)의 단면도를 예시한다. 솔더 볼(82)은 보통의 WLP 패키지가 필요로 할 어떠한 UBM도 사용하지 않고 직접 PPI 패드(60)에 실장될 수 있으며, 그리하여 본딩 성능을 개선하면서 비용을 감소시킬 수 있다. 컨택 패드(32)는 PPI 라인(56) 및 PPI 패드(60)에 접속되며, 이는 솔더 볼(82)에 더 접속된다. 도 1a 내지 도 1d에 도시된 프로세스는 단지 설명을 위한 것이며, 한정적인 것이 아니다. 당해 기술 분야에서의 숙련자라면 용이하게 알 수 있는 공정 단계 및 공정 재료의 많은 변형이 존재할 수 있다.
도 2a 내지 도 2d는, 단면도 또는 평면도로 도시한, 개선된 포스트-패시베이션 상호접속 설계를 이용한 WLP 프로세스의 다른 실시예를 예시한다.
도 2a에 예시된 바와 같이, 회로(30)는 실리콘 또는 기타 벌크 반도체 재료로 제조되는 기판 상에 형성된다. 전도성 층은 패터닝 및 증착 공정을 사용하여 컨택 패드(32)로서 형성된다. 회로(30)는 복수의 컨택 패드(32)를 가질 수 있다. 패시베이션 층(34)은 구조적 지지 및 물리적 격리를 위해 회로(30) 위에 그리고 컨택 패드(32) 상면에 형성될 수 있다. 패시베이션 층(34)의 개구는 컨택 패드(32)의 일부를 노출시키도록 마스크 정의 포토레지스트 에칭 공정을 사용하여 패시베이션 층(34)의 일부를 제거함으로써 만들어질 수 있다. 패시베이션 층(34)의 컨투어를 따라 폴리머 층(54)이 패시베이션 층(34) 상에 형성될 수 있으며, 컨택 패드(32) 위의 패시베이션 층(34)의 개구의 일부를 채울 수 있다. 폴리머 층(54)은 컨택 패드(32) 위의 패시베이션 층(34)의 개구를 완전히 채우지 않을 수 있고, 대신에 이는 컨택 패드(32)의 일부를 노출시킬 개구를 형성하도록 패터닝될 수 있다 . 도 2a의 보다 상세한 세부내용은 도 1a에 대한 세부내용과 동일하다.
도 2b에 예시된 바와 같이, 폴리머 층(54)의 컨투어를 따라서 금속 재료가 폴리머 층(54) 상의 포스트 패시베이션 상호접속(PPI) 라인(56)을 형성하는데 사용된다. PPI 라인(56)은 도 2b에 도시된 바와 같이 PPI 패드(60)에 더 접속된다. 하나의 실시예에서, PPI 라인(54)과 PPI 패드(60) 사이의 접속은 중단 없이 매끄러우며, 이는 둘을 하나의 피스로서 만든다.
도 2b에 도시된 PPI 패드(60)는 단면도에서 도시된 중공부(58-1), 개구부(58-2) 및 고형부(60-2)를 포함한다. PPI 패드(60)에 대한 개구부(58-2)를 갖는 것은 솔더 플럭스가 오버플로우할 수 없도록 솔더 플럭스의 양을 제어하며, 그리하여 솔더 볼의 경계를 짓는 솔더 플럭스의 알맞은 양을 제공한다. 솔더 플럭스가 오버플로우되면, 오버플로우된 솔더 플럭스는 개구부(58-2)로부터 PPI 패드(60) 밖으로 흐를 것이다.
PPI 패드(60) 및 이의 PPI 라인(56)에 대한 접속의 보다 상세한 세부사항은 도 2d에서 평면도로 도시되어 있다. PPI 라인(56)은 컨택 패드(32) 위로 연장하는 라인일 수 있다. PPI 라인(56)은 폴리머 층(54)의 개구를 채우며 컨택 패드(32)와 접촉한다. 따라서 PPI 라인(56)은 컨택 패드(32)와의 전기적 접속을 형성한다. PPI 라인(56)은 좁거나 넓거나 경사진 형상을 가질 수 있다. PPI 라인(56)은 실질적으로 일정한 두께 및 폭으로 이루어질 수 있다. 하나의 실시예에서, PPI 라인(56)은 PPI 패드(60)에서 끝나며, 따라서 PPI 라인(56)과 PPI 패드(60)의 바디는 하나의 피스로서 형성된다.
PPI 패드(60)는 솔더 볼에 접속하는데 사용되며, 따라서 PPI 라인(56) 및 PPI 패드(60)에 의해 솔더 볼과 컨택 패드(32) 사이의 접속을 형성한다. PPI 패드(60)는 도 2d의 평면도에 도시된 중공부(58-1), 개구부(58-2) 및 고형부(60-2)를 포함한다. 솔더 볼/범프는 중공부(58-1) 상에 실장되고 PPI 패드(60)와 접촉할 수 있으며, 그리하여 솔더 볼과 PPI 패드(60) 사이에 전기적 접속이 이루어질 수 있다. 솔더 볼은 중공부(58-1)의 폭 또는 직경보다 큰 직경을 가질 수 있다.
도 2d에 예시된 바와 같이, PPI 패드(60)는 개구부(58-2)를 갖는 환형 형상으로 이루어질 수 있고 중공부(58-1)를 둘러싼다. PPI 패드(60)는 직사각형 또는 정사각형과 같은 다른 형상을 가질 수 있다. PPI 패드(60)는 예를 들어 약 180 ㎛ 내지 약 260 ㎛ 범위 크기의 외경 D4를 갖는 환형 형상으로 이루어질 수 있다. PPI 패드(60)는 예를 들어 약 10 ㎛ 내지 약 130 ㎛ 범위의 크기 D1의 폭을 갖는 환형 형상으로 이루어질 수 있다. PPI 패드(60)의 개구부(58-2)는 예를 들어 약 10 ㎛ 내지 약 50 ㎛ 범위의 길이 D5일 수 있는 크기로 이루어질 수 있다. 중공부(58-2)는 원형, 직사각형, 또는 정사각형 또는 어떤 다른 형상과 같은 형상으로 이루어질 수 있다.
도 2d에 예시된 바와 같이, 중공부(58-1)는 PPI 패드(60)의 중심에 있을 수 있다. 중공부(58-1)와 개구부(58-2)는 하나의 연결된 영역을 형성하도록 연결된다. 3차원에서, 이들은 솔더 플럭스를 감싸는 캐비티를 형성한다.
도 2d에 예시된 바와 같이, PPI 패드(60)의 고형부(60-2)는 중공부(58-1) 내에 배치된 원일 수 있다. 고형부(60-2)는 직사각형 또는 정사각형과 같은 다른 형상을 가질 수 있다. 고형부(60-2)는 약 10 ㎛ 내지 약 160 ㎛ 크기의 직경 D3을 갖는 원일 수 있다. 고형부(60-2)는 중공부(58-1)의 중심에 배치될 수 있다. 고형부(60-2)는 PPI 패드(60)로부터 연결이 단절될 수 있다. 일부 실시예에서, 고형부(60-2)는 PPI 패드(60)에 연결될 수 있다. PPI 패드(60) 및 고형부(60-2)는 상이한 형상으로 이루어질 수 있다.
중공부(58-1), 개구부(58-2), 및 고형부(60-2)를 포함하는 PPI 패드(60)는 폴리머 층(54)의 끝에 닿기 전에 어딘가에서 끝날 수 있다. 도 2b 및 도 2d에 도시된 바와 같이, 폴리머 층(54)의 말단과 PPI 패드(60)의 에지 사이의 간격은 약 크기 D2이다. 크기 D2는 접속을 행하는데 있어서 매우 유동적일 수 있다.
도 2d에 도시된 PPI 패드(60)는 단지 설명을 위한 것이며, 한정하는 것이 아니다. 중공부(58-1) 내에 위치된 하나보다 많은 고형부가 존재할 수 있다. 고형부(60-2)는 PPI 패드(60)에 연결되거나 연결이 단절될 수 있다. 솔더 플럭스가 빠져나갈 수 있도록 PPI 패드(60)의 외부 경계가 개구부를 갖고 PPI 패드(60)가 특정 양의 솔더 플럭스를 담는데 사용되는 캐비티를 갖는 한, 이는 대안의 PPI 패드 설계가 될 것이다 .
다시 도 2b로 돌아가서, PPI 패드(56) 및 PPI 패드(60)의 높이는 단지 설명을 위한 목적으로 도시된 것이며 한정하는 것이 아니다. PPI 라인(56) 및 PPI 패드(60)는 약 30 ㎛보다 작은 높이를 가질 수 있으며, 예를 들어 약 2 ㎛와 약 10 ㎛사이, 또는 예를 들어 0.5 KA 내지 3 KA 범위일 수 있다. PPI 라인(56) 및 PPI 패드(60)는 예를 들어 Ti, Al, Ni, 니켈 바나듐(NiV), Cu, 또는 Cu 합금으로 제조될 수 있다. 형성 방법은 전해 도금, 무전해 도금, 스퍼터링, 화학적 기상 증착 방법 등을 포함한다. PPI 라인(56) 및 PPI 패드(60)는 단층, 또는 예를 들어 Ti, TiW, 또는 Cr의 접착층을 사용한 다층으로 제조될 수 있다. 회로(30)는 PPI 라인과 PPI 패드의 망을 형성하도록 다수의 PPI 라인(56) 및 PPI 패드(60)에 접속되며, 이는 반도체 디바이스의 기능에 따라 반도체 회로(30)의 컨택 패드에 전기적으로 접속할 수 있다.
솔더 플럭스(도시되지 않음)가 PPI 라인(56) 및 PPI 패드(60)에 적용될 수 있다. 플럭스는 주로 도 1c에 도시된 솔더 볼(82)이 PPI 패드(60)와 양호한 접촉을 이루도록 솔더의 플로우를 돕는 역할을 한다. 브러싱 또는 스프레잉을 포함한 임의의 다양한 방법으로 적용될 수 있다. 플럭스는 일반적으로 솔더 표면으로부터 산화물 장벽을 제거하는 산성 성분, 및 어셈블리 프로세스 동안 기판 표면 상에서 칩이 움직이는 것을 막도록 돕는 접착 품질을 갖는다.
도 2c에 예시된 바와 같이, 솔더 범프 또는 솔더 볼일 수 있는 솔더 커넥터(82)는 중공부(58-1) 상단의 PPI 패드(60) 위에 배치된다. 본 출원에서 단어 "솔더"의 사용은 유연 솔더와 무연 솔더 둘 다를 비한정적으로 포함하며, 예를 들어 유연 솔더에 대한 Pb-Sn 조성, 그리고 주석, 구리, 및 은, 또는 "SAC" 조성을 포함하는 무연 솔더, 및 공통 용융점을 가지며 전기 응용에서 전도성 솔더 접속을 형성하는 기타 공융을 포함한다. 솔더 커넥터(82)는 "볼 그리드 어레이" 또는 "BGA"로 불리는 그리드로서 형성된 솔더 볼들의 어레이 중의 하나일 수 있다. 그러나, 여기에 기재된 실시예는 BGA 패키지 또는 BGA 볼에 한정되지 않는다. 실시예는 솔더 커넥터에 대하여 구형 또는 볼 형상에 한정되지 않는다.
도 2c는 반도체 디바이스(30)의 상면에 실장된 솔더 볼(82)의 단면도를 예시한다. 컨택 패드(32)가 PPI 라인(56) 및 PPI 패드(60)에 접속되며, 이는 솔더 볼(82)에 더 접속된다. 도 2a 내지 도 2d에 도시된 프로세스는 단지 설명을 위한 것이며, 한정하는 것이 아니다. 당해 기술 분야에서의 숙련자라면 용이하게 알 수 있는 공정 단계 및 공정 재료의 많은 변형이 존재할 수 있다.
본 개시 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 더욱이, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정하고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시의 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발된 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 있다.
30: IC
32: 컨택 패드
34: 패시베이션 층
54: 폴리머 층
56: 포스트 패시베이션 상호접속(PPI) 라인
60: PPI 패드

Claims (8)

  1. 패키지 디바이스에 있어서,
    회로의 표면 상의 컨택 패드;
    상기 회로의 표면 및 상기 컨택 패드의 제1 부분 위의 패시베이션(passivation) 층 - 상기 컨택 패드의 제2 부분은 노출된 상태로 남음 - ;
    상기 컨택 패드의 제2 부분과 접촉하는, 상기 패시베이션 층 상의 포스트 패시베이션 상호접속(PPI; post passivation interconnect) 라인; 및
    상기 PPI 라인에 연결되는 PPI 패드(PPI pad)로서, 이 PPI 패드는 도전성 물질로 이루어지고 중공부(hollow part)를 둘러싸는 고형부(solid part)를 포함하고, 이 고형부는 상기 중공부에 연결되는 개구부(opening)를 구비하고, 상기 고형부는 상기 PPI 라인의 최상단 표면과 동일 평면인 최상단 표면을 갖는 것인, 상기 PPI 패드
    를 포함하고,
    상기 PPI 패드 및 상기 PPI 라인은 하나의 피스(piece)로 동시에 형성되는 것인, 패키지 디바이스.
  2. 청구항 1에 있어서, 상기 패시베이션 층과 상기 PPI 라인 및 상기 PPI 패드 사이에 폴리머 층을 더 포함하는, 패키지 디바이스.
  3. 청구항 1에 있어서, 상기 PPI 패드는 환형(annular) 형상, 직사각형 형상 또는 정사각형 형상으로 이루어지는 것인, 패키지 디바이스.
  4. 청구항 1에 있어서, 상기 PPI 패드는 180 ㎛ 내지 260 ㎛ 범위의 외경 또는 10 ㎛ 내지 130 ㎛ 범위 크기의 폭을 갖는 환형 형상으로 이루어지는 것인, 패키지 디바이스.
  5. 청구항 1에 있어서, 상기 PPI 패드의 개구부는 10 ㎛ 내지 50 ㎛ 범위의 길이를 갖는 것인, 패키지 디바이스.
  6. 청구항 1에 있어서, 상기 PPI 패드는 상기 중공부 내의 제2 고형부를 더 포함하는 것인, 패키지 디바이스.
  7. 패키지 디바이스를 형성하는 방법에 있어서,
    회로의 표면 상에 컨택 패드를 갖는 상기 회로를 제공하는 단계;
    상기 회로의 표면 및 상기 컨택 패드의 제1 부분 상에 패시베이션 층을 형성하는 단계 - 상기 컨택 패드의 제2 부분은 노출됨 - ;
    상기 패시베이션 층 상에 상기 컨택 패드의 제2 부분과 접촉하는 포스트 패시베이션 상호접속(PPI) 라인을 형성하는 단계; 및
    상기 PPI 라인에 연결된 PPI 패드를 형성하는 단계로서, 이 PPI 패드는 도전성 물질로 이루어지고 중공부를 둘러싸는 고형부를 포함하고, 이 고형부는 상기 중공부에 연결되는 개구부 및 상기 PPI 라인의 최상단 표면과 동일 평면인 최상단 표면을 갖는 것인, 상기 PPI 패드 형성 단계
    를 포함하고,
    상기 PPI 패드 및 상기 PPI 라인은 하나의 피스(piece)로 동시에 형성되는 것인, 패키지 디바이스의 형성 방법.
  8. 패키지 디바이스에 있어서,
    회로의 표면 상의 컨택 패드;
    상기 회로의 표면 및 상기 컨택 패드의 제1 부분 위의 패시베이션 층 - 상기 컨택 패드의 제2 부분은 노출된 상태로 남음 - ;
    상기 패시베이션 층 및 상기 컨택 패드의 제3 부분 상의 폴리머 층 - 상기 컨택 패드의 제4 부분은 노출된 상태로 남음 - ;
    상기 컨택 패드의 제4 부분과 접촉하는, 상기 폴리머 층 상의 포스트 패시베이션 상호접속(PPI) 라인;
    상기 PPI 라인에 연결되는 상기 폴리머 층 상의 PPI 패드로서, 상기 PPI 패드는 도전성 물질로 이루어지고 중공부를 둘러싸는 고형부를 포함하고, 이 고형부는 상기 중공부에 연결되는 개구부를 구비하며, 상기 PPI 패드는 최상단 표면을 갖고, 상기 PPI 라인은 상기 PPI 패드의 최상단 표면과 동일 평면인 최상단 표면을 갖고, 상기 PPI 패드 및 상기 PPI 라인은 하나의 피스(piece)로 동시에 형성되는 것인, 상기 PPI 패드; 및
    상기 PPI 패드의 중공부 위에 상기 PPI 패드와 접촉하는 솔더 볼
    을 포함하는, 패키지 디바이스.
KR1020140192010A 2012-06-08 2014-12-29 반도체 디바이스를 패키징하는 방법 및 장치 KR101611772B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/492,285 2012-06-08
US13/492,285 US8937388B2 (en) 2012-06-08 2012-06-08 Methods and apparatus of packaging semiconductor devices

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR20120140165A Division KR20130138078A (ko) 2012-06-08 2012-12-05 반도체 디바이스를 패키징하는 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20150016927A KR20150016927A (ko) 2015-02-13
KR101611772B1 true KR101611772B1 (ko) 2016-04-11

Family

ID=49714621

Family Applications (2)

Application Number Title Priority Date Filing Date
KR20120140165A KR20130138078A (ko) 2012-06-08 2012-12-05 반도체 디바이스를 패키징하는 방법 및 장치
KR1020140192010A KR101611772B1 (ko) 2012-06-08 2014-12-29 반도체 디바이스를 패키징하는 방법 및 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR20120140165A KR20130138078A (ko) 2012-06-08 2012-12-05 반도체 디바이스를 패키징하는 방법 및 장치

Country Status (3)

Country Link
US (2) US8937388B2 (ko)
KR (2) KR20130138078A (ko)
CN (1) CN103489844B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899329B2 (en) 2010-11-23 2018-02-20 X-Celeprint Limited Interconnection structures and methods for transfer-printed integrated circuit elements with improved interconnection alignment tolerance
US8889485B2 (en) 2011-06-08 2014-11-18 Semprius, Inc. Methods for surface attachment of flipped active componenets
US20160093600A1 (en) * 2014-09-25 2016-03-31 X-Celeprint Limited Compound micro-assembly strategies and devices
US9799719B2 (en) 2014-09-25 2017-10-24 X-Celeprint Limited Active-matrix touchscreen
US10340258B2 (en) * 2015-04-30 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures, packaged semiconductor devices, and methods of packaging semiconductor devices
WO2017144573A1 (en) 2016-02-25 2017-08-31 X-Celeprint Limited Efficiently micro-transfer printing micro-scale devices onto large-format substrates
US10600671B2 (en) 2016-11-15 2020-03-24 X-Celeprint Limited Micro-transfer-printable flip-chip structures and methods
US10395966B2 (en) 2016-11-15 2019-08-27 X-Celeprint Limited Micro-transfer-printable flip-chip structures and methods
US10224231B2 (en) 2016-11-15 2019-03-05 X-Celeprint Limited Micro-transfer-printable flip-chip structures and methods
US11024608B2 (en) 2017-03-28 2021-06-01 X Display Company Technology Limited Structures and methods for electrical connection of micro-devices and substrates
KR20180136148A (ko) * 2017-06-14 2018-12-24 에스케이하이닉스 주식회사 범프를 구비하는 반도체 장치
CN109786349B (zh) * 2018-01-11 2020-11-03 苏州能讯高能半导体有限公司 一种排气式器件以及器件焊接结构
KR20210058454A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 반도체 패키지
CN112885800A (zh) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101059625B1 (ko) * 2008-06-09 2011-08-25 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
US8368150B2 (en) * 2003-03-17 2013-02-05 Megica Corporation High performance IC chip having discrete decoupling capacitors attached to its IC surface
KR100541394B1 (ko) * 2003-08-23 2006-01-10 삼성전자주식회사 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법
US7973418B2 (en) * 2007-04-23 2011-07-05 Flipchip International, Llc Solder bump interconnect for improved mechanical and thermo-mechanical performance
KR101565798B1 (ko) 2009-03-31 2015-11-05 삼성전자주식회사 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자
US8735273B2 (en) * 2011-07-08 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Forming wafer-level chip scale package structures with reduced number of seed layers
US9548281B2 (en) * 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9355978B2 (en) * 2013-03-11 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
US9245833B2 (en) * 2012-08-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pads with openings in integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101059625B1 (ko) * 2008-06-09 2011-08-25 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법

Also Published As

Publication number Publication date
US8937388B2 (en) 2015-01-20
CN103489844B (zh) 2016-09-07
US20150123276A1 (en) 2015-05-07
KR20150016927A (ko) 2015-02-13
US9368462B2 (en) 2016-06-14
US20130328190A1 (en) 2013-12-12
KR20130138078A (ko) 2013-12-18
CN103489844A (zh) 2014-01-01

Similar Documents

Publication Publication Date Title
KR101611772B1 (ko) 반도체 디바이스를 패키징하는 방법 및 장치
US9633963B2 (en) Packaging devices and methods of manufacture thereof
US9673160B2 (en) Packaging devices, methods of manufacture thereof, and packaging methods
US9941140B2 (en) Semiconductor devices and methods of manufacture thereof
US11527490B2 (en) Packaging devices and methods of manufacture thereof
US9443812B2 (en) Semiconductor device with post-passivation interconnect structure and method of forming the same
US10347563B2 (en) Barrier structures between external electrical connectors
US11127658B2 (en) Manufacturing method for reflowed solder balls and their under bump metallurgy structure

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant