KR101565798B1 - 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자 - Google Patents

콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자 Download PDF

Info

Publication number
KR101565798B1
KR101565798B1 KR1020090027756A KR20090027756A KR101565798B1 KR 101565798 B1 KR101565798 B1 KR 101565798B1 KR 1020090027756 A KR1020090027756 A KR 1020090027756A KR 20090027756 A KR20090027756 A KR 20090027756A KR 101565798 B1 KR101565798 B1 KR 101565798B1
Authority
KR
South Korea
Prior art keywords
line
pattern
mask
width
conductive
Prior art date
Application number
KR1020090027756A
Other languages
English (en)
Other versions
KR20100109242A (ko
Inventor
김동현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090027756A priority Critical patent/KR101565798B1/ko
Priority to US12/590,802 priority patent/US8304886B2/en
Publication of KR20100109242A publication Critical patent/KR20100109242A/ko
Application granted granted Critical
Publication of KR101565798B1 publication Critical patent/KR101565798B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

다양한 폭을 가지는 패턴들을 동시에 형성하면서 일부 영역에서는 더블 패터닝 기술에 의해 패턴 밀도를 배가시키는 반도체 소자의 패턴 형성 공정을 이용하여 얻어지는 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 기판상에서 제1 방향으로 연장되어 있는 제1 라인 부분과 제1 라인 부분의 일단으로부터 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인을 포함한다. 복수의 도전 라인에서 제2 라인 부분에는 각각 복수의 콘택 패드가 연결되어 있다. 복수의 더미 도전 라인이 콘택 패드를 통해 도전 라인에 각각 연결되어 있다. 복수의 더미 도전 라인은 콘택 패드로부터 제2 라인 부분의 반대 방향으로 제2 라인 부분과 평행하게 연장되어 있다.
Figure R1020090027756
메모리 셀 영역, 콘택 패드, 장방형 패턴 부분, 요철 라인 패턴

Description

콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자 {Semiconductor device having integral structure of contact pad and conductive line}
본 발명은 반도체 소자에 관한 것으로, 특히 고밀도 패턴들중에서 선택되는 협폭의 도전 라인과 이 도전 라인에 연결되는 저밀도 패턴인 광폭의 콘택 패드를 가지는 반도체 소자에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자를 제조하는 데 있어서, 포토리소그래피 공정의 해상 한계를 초월하는 미세한 폭을 가지는 미세 패턴들과 포토리소그래피 공정에 의해 구현 가능한 비교적 큰 폭의 패턴들을 동시에 형성하기 위하여, 포토리소그래피 공정의 적용 횟수를 줄이면서 다양한 폭을 가지는 패턴들을 동시에 형성할 수 있는 기술이 필요하다. 또한, 이와 같은 기술을 적용할 수 있는 새로운 배치 구조를 가지는 반도체 소자가 필요하다.
본 발명의 목적은 서로 다른 폭을 가지고 상호 연결되어 있는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인한 포토리소그래피 공정 추가를 행하지 않고 구현할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 기판상에서 제1 방향으로 연장되어 있는 제1 라인 부분과 상기 제1 라인 부분의 일단으로부터 상기 제1 방향과는 다른 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인을 포함한다. 상기 복수의 도전 라인에서 상기 제2 라인 부분에는 각각 복수의 콘택 패드가 연결되어 있다. 복수의 더미 도전 라인이 상기 콘택 패드를 통해 상기 도전 라인에 각각 연결되어 있다. 상기 복수의 더미 도전 라인은 상기 콘택 패드로부터 상기 제2 라인 부분의 반대 방향으로 상기 제2 라인 부분과 평행하게 연장되어 있다.
상기 복수의 콘택 패드 각각의 상기 제1 방향의 폭은 상기 콘택 패드가 연결된 상기 제2 라인 부분의 상기 제1 방향의 폭 보다 더 클 수 있다.
상기 복수의 콘택 패드는 각각 장방형 패턴을 포함하고, 상기 장방형 패턴에서 상기 제1 방향의 폭 및 상기 제2 방향의 폭은 각각 상기 제2 라인 부분의 상기 제1 방향의 폭보다 더 클 수 있다.
상기 복수의 콘택 패드는 각각 상기 제2 라인 부분으로부터 상기 더미 도전 라인까지 연장되어 있는 요철 라인 패턴을 포함하고, 상기 요철 라인 패턴은 그 길이 방향을 따라 상기 제2 라인 부분과 동일한 폭을 가지고 연장될 수 있다.
상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함할 수 있다. 그리고, 상기 복수의 콘택 패드는 상기 제1 도전 라인의 제2 라인 부분에 연결되어 있는 제1 콘택 패드와, 상기 제2 도전 라인의 제2 라인 부분에 연결되어 있는 제2 콘택 패드를 포함할 수 있다. 상기 제1 콘택 패드 및 제2 콘택 패드는 상기 제2 방향을 따라 연장되는 선을 중심으로 상호 대칭인 형상을 가질 수 있다. 또한, 상기 복수의 더미 도전 라인은 상기 제1 콘택 패드에 연결되어 있는 제1 더미 도전 라인과, 상기 제2 콘택 패드에 연결되어 있는 제2 더미 도전 라인을 포함할 수 있으며, 상기 제1 더미 도전 라인 및 제2 더미 도전 라인은 상기 제2 방향을 따라 상호 평행하게 연장될 수 있다. 상기 제1 도전 라인의 제2 라인 부분과 상기 제2 도전 라인의 제2 라인 부분과의 이격 거리는 상기 제1 더미 도전 라인과 상기 제2 더미 도전 라인과의 이격 거리와 동일하게 될 수 있다.
상기 제1 콘택 패드 및 제2 콘택 패드는 각각 장방형 패턴을 포함할 수 있다. 상기 장방형 패턴에서 상기 제1 방향의 폭 및 상기 제2 방향의 폭은 각각 상기 제2 라인 부분의 상기 제1 방향의 폭보다 더 클 수 있다.
상기 제1 콘택 패드는 상기 제1 도전 라인의 제2 라인 부분으로부터 상기 제1 더미 도전 라인까지 연장되어 있는 제1 요철 라인 패턴을 포함할 수 있다. 그리고, 상기 제2 콘택 패드는 상기 제2 도전 라인의 제2 라인 부분으로부터 상기 제2 더미 도전 라인까지 연장되어 있는 제2 요철 라인 패턴을 포함할 수 있다. 상기 제 1 요철 라인 패턴 및 제2 요철 라인 패턴은 각각 그 길이 방향을 따라 상기 제2 라인 부분과 동일한 폭을 가지고 연장될 수 있다. 또한, 상기 제1 요철 라인 패턴 및 제2 요철 라인 패턴에 의해 한정되는 공간의 폭은 상기 제1 더미 도전 라인과 상기 제2 더미 도전 라인과의 이격 거리와 같거나 더 작을 수 있다.
본 발명에 따른 반도체 소자는 서로 다른 폭을 가지고 상호 연결되어 있는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인해 요구되는 포토리소그래피 공정을 추가하지 않고도 상기 패턴들을 용이하게 구현할 수 있는 구조를 가진다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면들에서, 층들 및 영역들 각각의 두께 및 폭은 명세서의 명확성을 위해 과장된 것이다. 첨부 도면에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 도면에서의 다양한 요소와 영역은 개략적으로 도시된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명에 따른 반도체 소자로부터 구현될 수 있는 예시적인 반도체 소자의 메모리 시스템(100)을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 반도체 소자의 메모리 시스템(100)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비한다.
상기 메모리 콘트롤러(20)는 호스트(10)와 플래시 메모리(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(22)를 포함한다. 도시하지는 았았으나, 상기 메모리 콘트롤러(20)는 CPU, ROM, RAM 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(34), 페이지 버퍼(36), 비트 라인 선택 회로(38), 데이터 버퍼(42), 및 제어 유니트(44)를 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령 (write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령 (read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ..., WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1 개의 워드 라인(WL0, WL1, ..., WLn)을 선택하거나, 비트 라인(BL0, BL1, ..., BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ..., BLm)을 통해 셀 어레이(32)와 연결된다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자(200)의 일부 구성의 레이아웃이다.
도 2에는, NAND 플래시 메모리 소자의 메모리 셀 영역(200A)의 일부와, 상기 메모리 셀 영역(200A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 주변회로 영역(도시 생략)에 있는 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 콘택 패드가 형성되는 접속 영역(200B)의 일부의 레이아웃이 예시되어 있다. 상기 메모리 셀 영역(200A)은 도 1의 셀 어레이(32)를 구성할 수 있다.
도 2를 참조하면, 상기 메모리 셀 영역(200A)에는 복수의 메모리 셀 블록(240)이 형성되어 있다. 도 2에는 1 개의 메모리 셀 블록(240)만 도시하였다. 상기 메모리 셀 블록(240)에는 1 개의 셀 스트링을 구성하는 데 필요한 복수의 도전 라인(201, 202, ..., 232)이 제1 방향 (도 2에서 x 방향)으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인(201, 202, ..., 232)은 각각 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸쳐서 연장되어 있다.
상기 복수의 도전 라인(201, 202, ..., 232)은 상기 제1 방향으로 연장되어 있는 제1 라인 부분(201A, 202A, ..., 232A)과, 상기 제1 라인 부분(201A, 202A, ..., 232A)의 일단으로부터 상기 제1 방향과는 다른 제2 방향(도 2에서 y 방향)으로 연장되어 있는 제2 라인 부분(201B, 202B, ..., 232B)을 포함한다. 상기 제1 라인 부분(201A, 202A, ..., 232A)은 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸 쳐 연장되어 있다. 상기 제2 라인 부분(201B, 202B, ..., 232B)은 상기 접속 영역(200B)에만 형성되어 있다. 도 2에는 상기 제2 방향이 상기 제1 방향에 직교하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다.
접속 영역(200B)에서 상기 제2 라인 부분(201B, 202B, ..., 232B)에는 각각 복수의 콘택 패드(201C, 202C, ..., 232C)가 연결되어 있다. 그리고, 상기 콘택 패드(201C, 202C, ..., 232C)를 통해 상기 복수의 도전 라인(201, 202, ..., 232)에 각각 더미 도전 라인(201D, 202D, ..., 232D)이 연결되어 있다. 상기 복수의 더미 도전 라인(201D, 202D, ..., 232D)은 각각의 콘택 패드(201C, 202C, ..., 232C)로부터 상기 제2 라인 부분(201B, 202B, ..., 232B)의 반대 방향으로 상기 제2 라인 부분(201B, 202B, ..., 232B)과 평행하게 연장되어 있다.
상기 복수의 도전 라인(201, 202, ..., 232)은 그 전체 길이에 걸쳐서 제1 폭(W1)을 가질 수 있다. 또한, 상기 더미 도전 라인(201D, 202D, ..., 232D)은 각각 상기 제1 폭(W1)과 동일한 폭(W2, W3)을 가질 수 있다.
또한, 메모리 셀 영역(200A) 및 접속 영역(200B)에서, 상기 복수의 도전 라인(201, 202, ..., 232)의 제1 라인 부분(201A, 202A, ..., 232A)은 각각 일정한 수직 거리 즉 제1 간격(D1)을 사이에 두고 상호 이격되어 있다. 그리고, 접속 영역(200B)에서, 제2 라인 부분(201B, 202B, ..., 232B)은 상기 제1 간격(D1)을 사이에 두고 서로 이웃하고 있는 복수 쌍의 제2 라인 부분 (201B, 202B), (203B, 204B), ..., (231B, 232B)을 포함할 수 있다. 한 쌍의 제2 라인 부분 (201B, 202B), (203B, 204B), ..., (231B, 232B)에 각각 연결되어 있는 한 쌍의 콘택 패드 (201C, 202C), (203C, 204C), ..., (231C, 232C)는 상호 제2 방향 (도 2의 y 방향)으로 연장되는 어느 한 직선을 중심으로 상호 대칭인 형상을 가진다.
도 2에서, 복수의 콘택 패드(201C, 202C, ..., 232C)는 각각 제1 방향 (도 2에서 x 방향)에서의 폭(Wx) 및 제2 방향 (도 2에서 y 방향)에서의 폭(Wy)이 각각 상기 복수의 도전 라인(201, 202, ..., 232)의 폭(W1) 보다 더 큰 장방형 패턴 부분(250)을 포함한다.
한 쌍의 콘택 패드 (201C, 202C), (203C, 204C), ..., (231C, 232C)에는 각각 한 쌍의 더미 도전 라인 (201D, 202D), (203D, 204D), ..., (231D, 232D)이 연결되어 있다. 한 쌍의 더미 도전 라인 (201D, 202D), (203D, 204D), ..., (231D, 232D)은 상기 제1 간격(D1)을 사이에 두고 제2 방향 (도 2의 y 방향)을 따라 상호 평행하게 연장되어 있다. 여기서, 한 쌍의 제2 라인 부분 (201B, 202B), (203B, 204B), ..., (231B, 232B) 사이의 이격 거리는 한 쌍의 더미 도전 라인 (201D, 202D), (203D, 204D), ..., (231D, 232D)의 이격 거리와 동일하게 될 수 있다.
도 2에 예시된 구성에서, 상기 복수의 도전 라인(201, 202, ..., 232)은 각각 메모리 셀 영역(200A)에서 복수의 메모리 셀을 구성하는 워드 라인 또는 비트라인일 수 있다.
도 2에는 메모리 셀 블록(240)에 32 개의 도전 라인(201, 202, ..., 232)이 포함되어 있는 예를 도시하였다. 그러나, 본 발명의 범위 내에서 1 개의 메모리 셀 블록(240)은 다양한 수의 도전 라인을 포함할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자(300)의 일부 구성의 레이 아웃이다.
도 3에는 NAND 플래시 메모리 소자의 메모리 셀 영역(300A)의 일부와, 상기 메모리 셀 영역(300A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 주변회로 영역(도시 생략)에 있는 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 콘택 패드가 형성되는 접속 영역(300B)의 일부의 레이아웃이 예시되어 있다. 상기 메모리 셀 영역(300A)은 도 1의 셀 어레이(32)를 구성할 수 있다.
도 3에 도시한 제2 실시예에서 도 2를 참조하여 설명한 제1 실시예와 다른 점은 접속 영역(300B)에 형성된 복수의 콘택 패드(301C, 302C, ..., 332C)가 각각 상기 제2 라인 부분(201B, 202B, ..., 232B)으로부터 더미 도전 라인(201D, 202D, ..., 232D)까지 연장되어 있는 요철 라인 패턴(350)을 포함한다는 것이다. 이 차이를 제외하면, 도 3에 도시한 제2 실시예의 구성은 도 2를 참조하여 설명한 제1 실시예와 대체로 유사하다. 도 3에 있어서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
상기 요철 라인 패턴(350)은 그 길이 방향을 따라 상기 제2 라인 부분(201B, 202B, ..., 232B)과 동일한 폭(W1)을 가지고 연장될 수 있다.
한 쌍의 콘택 패드 (301C, 302C), (303C, 304C), ..., (331C, 332C)에는 각각 한 쌍의 더미 도전 라인 (201D, 202D), (203D, 204D), ..., (231D, 232D)이 연결되어 있다. 한 쌍의 더미 도전 라인 (201D, 202D), (203D, 204D), ..., (231D, 232D)은 상기 제1 간격(D1)을 사이에 두고 제2 방향 (도 2의 y 방향)을 따라 상호 평행하게 연장되어 있다.
한 쌍의 제2 라인 부분 (201B, 202B), (203B, 204B), ..., (231B, 232B)에 각각 연결되어 있는 한 쌍의 콘택 패드 (301C, 302C), (303C, 304C), ..., (331C, 332C)는 상호 제2 방향 (도 3의 y 방향)으로 연장되는 어느 한 직선을 중심으로 상호 대칭인 형상을 가진다. 한 쌍의 콘택 패드 (301C, 302C), (303C, 304C), ..., (331C, 332C)를 구성하는 한 쌍의 요철 라인 패턴(350)에 의해 한정되는 공간들의 폭(S1, S2, S3)은 각각 상기 한 쌍의 더미 도전 라인 (201D, 202D), (203D, 204D), ..., (231D, 232D)의 이격 거리인 제1 간격(D1)과 같거나 더 작을 수 있다.
도 4a 및 도 4b 내지 도 15a 및 도 15b는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 4a 및 도 4b 내지 도 15a 및 도 15b에는 도 2의 반도체 소자(200)를 제조하기 위한 공정이 예시되어 있다.
특히, 도 4a, 도 5a, ..., 도 15a는 각각 도 2에서 "4A"로 표시한 장방형 부분의 평면도이고, 도 4b, 도 5b, ..., 도 15b에는 도 4a, 도 5a, ..., 도 15a의 B1 - B1' 선 단면 및 B2 - B2' 선 단면이 도시되어 있다.
도 4a 및 도 4b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B) (도 2 참조)을 가지는 기판(400)을 준비한다.
메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 기판(400) 위에 도전 라인들, 예를 들면 복수의 도전 라인(201, 202, ..., 232)을 형성하는 데 필요한 도 전층(412)을 형성하고, 상기 도전층(412) 위에 하드마스크층(414) 및 버퍼 마스크층(416)을 차례로 형성한다. 그리고, 상기 버퍼 마스크층(416) 위에 듀얼 마스크층(420) 및 가변 마스크층(430)을 차례로 형성하고, 상기 가변 마스크층(430) 위에 마스크 패턴(440)을 형성한다.
상기 마스크 패턴(440)은 제1 마스크 부분(440A) 및 제2 마스크 부분(440B)을 포함한다. 상기 제1 마스크 부분(440A)은 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸쳐서 연장되도록 형성된다. 메모리 셀 영역(200A)에서 상기 제1 마스크 부분(440A)은 일정한 피치로 반복 형성되는 복수의 라인 형상을 가진다. 상기 제2 마스크 부분(440B)은 접속 영역(200B)에 형성된다.
메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 복수의 제1 마스크 부분(440A)은 최종적으로 형성하고자 하는 미세 패턴의 피치(PC) 보다 2 배 큰 제1 피치(2PC)를 가지도록 형성될 수 있다. 또한, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 협폭 패턴으로 이루어지는 복수의 제1 마스크 부분(440A) 각각의 미세 폭(WD1)은 기판(400)상에 형성하고자 하는 패턴, 예들 들면 도 2의 복수의 도전 라인(201, 202, ..., 232) 사이의 간격(D1)과 동일하게 형성될 수 있다.
접속 영역(200B)에 형성되는 비교적 광폭 패턴인 상기 제2 마스크 부분(440B)은 최종적으로 형성하고자 하는 패턴보다 더 작은 폭을 가지도록 형성된다. 예를 들면, 도 2의 콘택 패드(201C, 202C, ..., 232C)를 형성하고자 하는 경우, 도 4b의 B2 - B2' 선 단면도에서 예시한 바와 같이, 제2 마스크 부분(440B)은 최종적으로 형성하고자 하는 콘택 패드(201C, 202C, ..., 232C)의 폭(Wx) (도 2 참 조) 보다 작은 폭(WD2)을 가지도록 형성한다. 여기서, 상기 제2 마스크 부분(440B)의 폭(WD2)과 상기 제1 마스크 부분(440A)의 폭(WD1)과의 차이가 클수록 도 6a 및 도 6b를 참조하여 후술하는 바와 같은 본 발명에 따른 방법에서의 3차원 식각 효과에 따른 식각량 차이로 인한 결과를 얻는 데 유리하다. 상기 제1 마스크 부분(440A) 및 제2 마스크 부분(440B)은 1 개의 포토마스크를 이용하는 1 회의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
상기 기판(400)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 도전층(412)은 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층(412)으로부터 워드 라인을 형성하는 경우, 상기 도전층(412)은 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어지는 도전 물질을 포함할 수 있다. 또는, 상기 도전층(412)으로부터 비트 라인을 형성하는 경우, 상기 도전층(412)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
상기 하드마스크층(414)은 단일층으로 이루어질 수 있다. 또는, 상기 하드마스크층(414)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 상기 하드마스크층(414)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 하드마스크층(414)은 산화막으로 이루어지고, 상기 버퍼 마스크층(416)은 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 하드마스크층(414) 및 버퍼 마스크층(416)은 소정의 식각 조건에 대하여 서로 다른 식각 선택비를 가지는 물질로 이루어지면 충분하다. 경우에 따라, 상기 버퍼 마스크층(416)은 생략 가능하다. 상기 하드마스크층(414)은 약 1000 ∼ 3000 Å의 두께로 형성될 수 있다. 상기 버퍼 마스크층(416)은 약 300 ∼ 1000 Å의 두께로 형성될 수 있다.
메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 듀얼 마스크층(420)중 그 위에 제1 마스크 부분(440A)이 형성되는 제1 부분은 상기 제1 마스크 부분(440A)의 패턴 밀도를 배가시키기 위한 희생막으로 이용될 수 있다. 상기 듀얼 마스크층(420)중에서 그 상부에 상기 제2 마스크 부분(440B)이 형성되는 제2 부분은 상기 제2 부분이 위치되는 영역에서 원하는 패턴을 형성하는 데 필요한 식각 마스크의 일부를 형성할 수 있다.
상기 듀얼 마스크층(420)은 버퍼 마스크층(416)의 종류에 따라 다양한 막질로 이루어질 수 있다. 예를 들면, 상기 듀얼 마스크층(420)은 ACL (amorphous carbon layer) 또는 탄소함유막으로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(420)은 SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
상기 듀얼 마스크층(420)을 형성하기 위하여 스핀 코팅 (spin coating) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(420)을 탄소함유막으로 형성하기 위한 공정을 예시하면 다음과 같다. 먼 저, 상기 버퍼 마스크층(416) 위에 약 1000 ∼ 5000 Å의 두께의 유기 화합물층을 형성한다. 이 때, 필요에 따라 스핀 코팅 공정 또는 다른 증착 공정을 이용할 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다.
상기 가변 마스크층(430)은 그 위에 형성되는 마스크 패턴(440)의 제1 마스크 부분(440A) 및 제2 마스크 부분(440B) 각각의 폭에 따라 상기 듀얼 마스크층(420)에 대하여 가변적으로 식각 마스크 역할을 하기 위하여 형성하는 것이다. 상기 가변 마스크층(430)의 두께는 상기 가변 마스크층(430)을 구성하는 재료, 도 6a 및 도 6b를 참조하여 후술하는 후속의 듀얼 마스크층(420) 식각 공정시의 식각 조건, 상기 제1 마스크 부분(440A)의 폭(WD1), 및 상기 제2 마스크 부분(440B)의 폭(WD2)을 고려하여, 도 6a 및 도 6b를 참조하여 후술하는 바와 같은 "3차원 식각 효과"에 따른 결과가 얻어지기에 충분한 조건으로 설정할 수 있다.
상기 가변 마스크층(430)은 상기 듀얼 마스크층(420)에 대하여 식각 마스크로 이용될 수 있도록 상기 듀얼 마스크층(420)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 가변 마스크층(430)은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또는, 상기 가변 마스크층(430)은 금속 또는 유기물로 이루어질 수 있다.
상기 마스크 패턴(440)은 예를 들면 포토리소그래피 공정을 이용하여 형성될 수 있다. 상기 마스크 패턴(440)은 포토레지스트막으로 이루어질 수 있다. 또는, 상기 마스크 패턴(440)은 유기물 또는 무기물로 이루어지는 반사방지막과 포토레지스막의 적층 구조로 이루어질 수 있다.
상기 마스크 패턴(440)에서, 상기 제1 마스크 부분(440A)의 폭(WD1)은 형성하고자 하는 반도체 소자의 최소 피쳐사이즈 (feature size)인 1F의 사이즈를 가질 수 있고, 제2 마스크 부분(440B)의 폭(WD2)은 상기 최소 피쳐사이즈 보다 더 큰 사이즈를 가질 수 있다. 예를 들면, 상기 제1 마스크 부분(440A)의 폭(WD1)은 수 nm 내지 수 십 nm의 치수를 가질 수 있다.
도 5a 및 도 5b를 참조하면, 상기 마스크 패턴(440)을 식각 마스크로 이용하여 상기 가변 마스크층(430)을 식각하여 메모리 셀 영역(200A) 및 접속 영역(200B)에 가변 마스크 패턴(430A, 430B)을 형성한다.
상기 가변 마스크 패턴(430A, 430B)은 상기 제1 마스크 부분(440A)의 아래 위치되는 제1 가변 마스크 패턴(430A)과, 상기 제2 마스크 부분(440B)의 아래 위치되는 제2 가변 마스크 패턴(430B)을 포함한다.
상기 마스크 패턴(440)의 폭이 상기 가변 마스크층(430)에 전사되어, 제1 가변 마스크 패턴(430A)은 제1 마스크 부분(440A)의 폭(WD1)에 대응하는 폭을 가지고, 제2 가변 마스크 패턴(430B)은 제2 마스크 부분(440B)의 폭(WD2)에 대응하는 폭을 가질 수 있다.
제1 가변 마스크 패턴(430A) 및 제2 가변 마스크 패턴(430B) 형성을 위한 가변 마스크층(430)의 식각이 이루어지는 동안, 상기 마스크 패턴(440)의 두께가 감소될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 마스크 패턴(440)을 제거한 후, 상기 제1 및 제2 가변 마스크 패턴(430A, 430B)을 식각 마스크로 이용하여 상기 버퍼 마스크층(416)이 노출될 때까지 듀얼 마스크층(420)을 식각하여, 상기 제1 및 제2 가변 마스크 패턴(430A, 430B)의 아래에 각각 위치되는 제1 및 제2 마스크 패턴(420A, 420B)을 형성한다.
제1 가변 마스크 패턴(430A) 및 제2 가변 마스크 패턴(430B)은 상기 듀얼 마스크층(420)이 식각되는 동안 도 6b의 "NARROW" 및 "WIDE"로 각각 표시한 부분에서 화살표들 a1, b1, c1, a2, b2, c2로 표시한 바와 같이 기판(400) 주면 (main surface)의 연장 방향에 대하여 수직인 방향으로부터 수평인 방향까지 다양한 방향에서 식각 분위기에 의한 영향을 받게 된다. 그 결과, 상기 제1 가변 마스크 패 턴(430A) 및 제2 가변 마스크 패턴(430B)에서는 각각 화살표 c1 및 c2로 표시한 바와 같은 기판(400)에 대하여 수직 방향 뿐 만 아니라, 화살표 a1 및 b1, a2 및 b2로 표시한 바와 같은 경사 방향에서도 식각 분위기에 의한 영향을 받게 되어, 상기 제1 가변 마스크 패턴(430A) 및 제2 가변 마스크 패턴(430B) 각각의 측벽에는 도 6b에 도시된 바와 같이 경사진 식각면(S1, S2)이 형성된다. 이 때, 제1 가변 마스크 패턴(430A)은 그 미세 폭(WD1)이 제2 가변 마스크 패턴(430B)의 폭(WD2) 보다 더 작기 때문에, 상기 경사진 식각면(S1)이 형성된 후, 상기 경사진 식각면(S1)에서 화살표 a1 및 b1 방향 또는 그에 근접한 경사 방향으로의 소모가 계속 진행됨에 따라 상기 제1 가변 마스크 패턴(430A)의 양 측벽의 경사진 식각면(S1)이 상기 제1 가변 마스크 패턴(430A)의 상면에서 짧은 시간 내에 서로 만나면서 상기 제1 가변 마스크 패턴(430A)의 양 측벽에서의 소모량이 증가되면서 상면에서 화살표 c1 방향으로의 소모량 증가가 가속되는 효과 (이하, "3차원 식각 효과"라 함)가 얻어진다. 반면, 제2 가변 마스크 패턴(430B)은 그 폭(WD2)이 상기 제1 가변 마스크 패턴(430A)의 폭(WD1) 보다 더 크기 때문에, 상기 경사진 식각면(S2)이 형성된 후 상기 경사진 식각면(S2)에서 화살표 a2 및 b2 방향 또는 그에 근접한 경사 방향으로의 소모가 계속 진행되어도 상기 듀얼 마스크층(420)의 식각이 완료되기까지의 상기 제2 가변 마스크 패턴(430B)의 상면으로부터 화살표 c2 방향으로의 소모량은 상기 제1 가변 마스크 패턴(430A)에서의 3차원 식각 효과에 의한 c1 방향으로의 소모량에 비해 훨씬 적다.
따라서, 상기 제1 마스크 패턴(420A) 및 제2 마스크 패턴(420B)이 형성된 후 에는 상기 제1 마스크 패턴(420A) 위에 남아 있는 제1 가변 마스크 패턴(430A)의 두께(TA1)가 상기 제2 마스크 패턴(420B) 위에 남아 있는 제2 가변 마스크 패턴(430B)의 두께(TB1)에 비해 작아지는 결과가 얻어지게 된다. 상기 폭(WD2)과 폭(WD1)과의 차이가 클수록 상기 제1 가변 마스크 패턴(430A)의 두께(TA1)와 제2 가변 마스크 패턴(430B)의 두께(TB1)와의 차이는 더 커질 수 있다.
도 6a 및 도 6b의 공정에서 상기 듀얼 마스크층(420)을 식각하기 위하여 건식 식각 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(420)이 도 4a 및 도 4b를 참조하여 설명한 탄소함유막으로 이루어지는 경우, 상기 듀얼 마스크층(420)을 식각하기 위하여 O2 및 Ar의 혼합 가스를 이용하는 플라즈마 식각 공정을 행할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제1 마스크 패턴(420A) 위에는 제1 가변 마스크 패턴(430A)이 남아 있고 상기 제2 마스크 패턴(420B) 위에는 제2 가변 마스크 패턴(430B)이 남아 있는 결과물 전면의 노출된 표면을 균일한 두께로 덮는 스페이서 마스크층(450)을 형성한다. 스페이서 마스크층(450) 중에서 제1 가변 마스크 패턴(430A)의 양 측의 경사진 식각면(S1) 위에 형성된 부분의 상면 (도 7b의 점선 "Q1"으로 표시한 부분)에는 상기 경사진 식각면(S1)의 경사도에 대응하는 경사면(450S)이 형성된다. 상기 스페이서 마스크층(450)에 형성된 경사면(450S)은 도 8a 및 도 8b를 참조하여 후술하는 제1 스페이서(450A) 형성을 위한 식각 공정시 유리하게 이용될 수 있다.
상기 스페이서 마스크층(450)은 제1 및 제2 가변 마스크 패턴(430A, 430B)과 버퍼 마스크층(416)에 대하여 각각 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 스페이서 마스크층(450)은 산화막으로 이루어질 수 있다. 상기 기판(400)상에서 상기 스페이서 마스크층(450)이 균일한 두께로 형성되도록 하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 버퍼 마스크층(416)의 상면이 노출될 때까지 상기 스페이서 마스크층(450)을 식각하여, 복수의 스페이서(450A, 450B)를 형성한다. 상기 복수의 스페이서(450A, 450B)는 상기 제1 마스크 패턴(420A)의 측벽들을 덮는 제1 스페이서(450A)와, 상기 제2 마스크 패턴(420B)의 측벽들을 덮는 제2 스페이서(450B)를 포함한다.
상기 제1 스페이서(450A)는 메모리 셀 영역(200A)에서 패턴 밀도를 배가시키기 위한 식각 마스크로 이용되고, 상기 제2 스페이서(450B)는 접속 영역(200B)에 상기 메모리 셀 영역(200A)에서의 패턴의 폭 보다 더 큰 폭을 가지는 광폭 패턴을 형성하기 위한 식각 마스크의 일부로 사용될 수 있다. 메모리 셀 영역(200A)에서 상기 제1 스페이서(450A)의 폭(SW1)은 도 2에서의 도전 라인(201, 202, ..., 232)의 폭(W1)과 동일하게 될 수 있다.
상기 스페이서 마스크층(450)을 에치백하는 동안, 상기 제1 마스크 패턴(420A)의 위에서는 상기 스페이서 마스크층(450)의 경사면(450S)으로 인해 스페이서 마스크층(450)의 식각 속도가 가속되어 스페이서 마스크층(450)의 제2 마스크패턴(420B)의 위에 있는 스페이서 마스크층(450)의 식각율보다 커질 수 있다. 그리 고, 상기 제1 및 제2 스페이서(450A, 450B)가 형성된 후, 상기 제1 마스크 패턴(420A) 위에 남아 있는 제1 가변 마스크 패턴(430A)의 두께 감소율이 상기 제2 마스크 패턴(420B) 위에 남아 있는 제2 가변 마스크 패턴(430B)의 두께 감소율 보다 더 커져서 상기 제2 가변 마스크 패턴(430B)의 두께(TB2)와 제1 가변 마스크 패턴(430A)의 두께(TA2)와의 차이가 더욱 커질 수 있다. 또한, 제1 스페이서(450A)의 높이(H1)는 제2 스페이서(450B)의 높이(H2) 보다 더 낮아질 수 있다. 이로 인해, 제1 가변 마스크 패턴(430A)과 제1 스페이서(450A)와의 사이에 이격 거리(DA1)가 존재하고, 상기 이격 거리(DA1)를 통하여 상기 제1 가변 마스크 패턴(430A)과 제1 스페이서(450A)와의 사이에서 상기 제1 마스크 패턴(420A)이 노출될 수 있다.
반면, 제2 마스크 패턴(420B)의 위에서는 상기 제2 가변 마스크 패턴(430A)의 측벽 부근에서의 상기 스페이서 마스크층(450)의 식각 속도가 상기 제1 마스크 패턴(420A) 위에 있는 스페이서 마스크층(450)의 경사면(450S) 부분에 비해 느리므로, 버퍼 마스크층(416)의 상면으로부터 제2 스페이서(450B)의 높이(H2)는 버퍼 마스크층(416)의 상면으로부터 제2 가변 마스크 패턴(430B)의 저면까지의 거리(DM) 보다 더 커지게 되어, 도 8b에서 점선 "Q2"로 표시한 바와 같이, 상기 제2 스페이서(450B)와 제2 가변 마스크 패턴(430B)이 서로 접하고 있는 부분이 존재할 수 있다. 이로 인해, 상기 제2 마스크 패턴(420B)이 제2 스페이서(450B)와 제2 가변 마스크 패턴(430B)에 의해 완전히 덮여 외부로 노출되지 않게 될 수 있다.
도 8a 및 도 8b의 공정에서, 상기 스페이서 마스크층(450)을 식각하기 위하여, 예를 들면 메인 식각 가스로서 CxFy 가스 (x 및 y는 각각 1 내지 10의 정수) 또는 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 사용할 수 있다. 또는, 상기 메인 식각 가스에 O2 가스 및 Ar 중에서 선택되는 적어도 하나의 가스를 혼합하여 사용할 수 있다. CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. CHxFy 가스로서 예를 들면 CHF3 또는 CH2F2 를 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌 (ion bombarding)이 이루어지도록 하는 역할을 한다. 상기 스페이서 마스크층(450)을 식각하는 데 있어서, 식각 챔버 내에서 상기 예시된 식각 가스들 중에서 선택되는 식각 가스의 플라즈마를 발생시켜 상기 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 상기 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 상기 선택된 식각 가스 분위기에서 식각을 행할 수도 있다. 예를 들면, 상기 스페이서 마스크층(450)을 식각하기 위하여 C4F6, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로 사용할 수 있다. 이 경우, C4F6 : CHF3 : O2 : Ar의 부피비가 약 1:6:2:14로 되도록 각각의 가스를 공급하면서 약 30 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
도 8a 및 도 8b의 공정에서, 상기 스페이서 마스크층(450)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각하기 위하여, 위에서 예시한 성분들 중에서 선택 된 식각 가스를 이용하되, O2 가스의 유량비를 낮추어 식각 가스 내에서의 O2 가스의 함량을 낮춤으로써 폴리머 부산물 발생량을 증가시킬 수 있다. 또는, 상기 스페이서 마스크층(450)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각하기 위하여, 위에서 예시한 성분들 중에서 선택된 식각 가스를 이용하되, 식각 온도를 낮춤으로써 폴리머 부산물 발생량을 증가시킬 수도 있다. 또는, 상기 스페이서 마스크층(450)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각하기 위하여, 위에서 예시한 성분들 중에서 선택된 식각 가스를 이용하되, 식각 가스 내에서의 O2 가스의 함량을 낮추고 식각 온도도 낮추어 폴리머 부산물 발생량을 증가시킬 수 있다. 이와 같이, 상기 스페이서 마스크층(450)을 폴리머 부산물 발생량이 큰 식각 조건하에서 식각함으로써, 예를 들면 CxFy 계열의 폴리머 부산물이 상기 제2 가변 마스크 패턴(430B)과 같이 비교적 큰 폭을 가지는 패턴 위에 퇴적되어 상기 폴리머 부산물층 (도시 생략)을 형성할 수도 있다.
도 9a 및 도 9b를 참조하면, 제1 마스크 패턴(420A)의 상면이 외부로 노출되도록 하기 위하여, 제1 가변 마스크 패턴(430A)을 선택적으로 제거한다.
상기 제1 가변 마스크 패턴(430A)은 상기 제2 가변 마스크 패턴(430B)에 비해 그 패턴 사이즈가 더 작고 두께도 더 작으므로, 제1 가변 마스크 패턴(430A) 및 제2 가변 마스크 패턴(430B)이 동일한 물질로 이루어졌어도 상기 제1 가변 마스크 패턴(430A)의 식각율이 상기 제2 가변 마스크 패턴(430B)의 식각율 보다 더 크다. 따라서, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 제1 가변 마스크 패 턴(430A)이 완전히 제거된 시점에서, 접속 영역(200B)에 있는 제2 가변 마스크 패턴(430B)은 큰 두께 감소 없이 상기 제2 마스크 패턴(420B)의 상면 위에 남아 있게 된다.
상기 제1 가변 마스크 패턴(430A)이 제거된 후, 이들 각각의 제거된 부분 아래에 있던 제1 마스크 패턴(420A)이 노출된다.
상기 제1 가변 마스크 패턴(430A)을 제거하기 위하여 건식 또는 습식 식각 공정을 이용할 수 있다. 예를 들면, 상기 제1 가변 마스크 패턴(430A)이 SiON 또는 Si3N4로 이루어진 경우, 상기 제1 가변 마스크 패턴(430A)을 제거하기 위하여 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 메인 식각 가스로 사용할 수 있다. 또는, CxFy 가스 (x 및 y는 각각 1 내지 10의 정수)와 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)의 혼합 가스를 메인 식각 가스로 사용할 수 있다. 필요에 따라, O2, Ar, 또는 할로겐족 화합물을 더 포함할 수도 있다. 예를 들면, 상기 제1 가변 마스크 패턴(430A)을 제거하기 위하여, CH2F2, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로서 사용할 수 있다. 이 경우, CH2F2 : CHF3 : O2 : Ar의 부피비가 약 4:1:5:9로 되도록 각각의 가스를 공급하면서 약 40 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
상기 제1 가변 마스크 패턴(430A)을 제거하기 위하여, 도 8a 및 도 8b를 참조하여 설명한 바와 같은 제1 및 제2 스페이서(450A, 450B) 형성을 위한 스페이서 마스크층(450)의 식각 공정에 이어서 연속적으로 상기 제1 가변 마스크 패턴(430A) 을 제거할 수 있다. 이 때, 스페이서 마스크층(450)의 식각 공정시의 식각 조건과 동일한 식각 조건 하에서 동일 챔버 내에서 인시튜 (in-situ)로 상기 제1 가변 마스크 패턴(430A)를 제거할 수도 있다. 이 경우에도 도 9a 및 도 9b를 참조하여 설명한 바와 같은 효과를 얻을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에서 노출되어 있는 상기 제1 마스크 패턴(420A)을 제거하여, 상호 인접한 2 개의 제1 스페이서(450A) 사이의 공간을 통해 상기 버퍼 마스크층(416)을 노출시킨다.
상기 제1 마스크 패턴(420A)은 등방성 식각 공정에 의해 제거될 수 있다.
도 10b에서 점선 "Q3"로 표시한 바와 같이, 제2 마스크 패턴(420B)의 위에서는 상기 제2 스페이서(450B)와 제2 가변 마스크 패턴(430B)이 서로 접하고 있는 부분이 있으므로, 상기 제2 마스크 패턴(420B)이 제2 스페이서(450B)와 제2 가변 마스크 패턴(430B)에 의해 완전히 덮여 외부로 노출되지 않는다. 따라서, 상기 제1 마스크 패턴(420A)이 제거되는 동안, 제2 마스크 패턴(420B)은 그 상면 및 측벽들이 각각 상기 제2 가변 마스크 패턴(430B) 및 제2 스페이서(450B)에 의해 보호될 수 있다.
상기 제1 마스크 패턴(420A)을 등방성 식각 조건하에서 제거한 결과, 제1 및 제2 마스크 패턴(420A, 420B)중 비교적 광폭의 패턴인 제2 마스크 패턴(420B)만 남게 될 수 있다. 도 10a에서 점선 PA 부분에서와 같이, 상기 등방성 식각 공정시 상기 제2 마스크 패턴(420B)중 상기 제1 마스크 패턴(420A)에 인접한 부분이 일부 제 거될 수 있다.
상기 제1 마스크 패턴(420A)의 제거 공정은 제1 및 제2 스페이서(450A, 450B)와, 상기 제2 가변 마스크 패턴(430B)과, 상기 버퍼 마스크층(416)의 식각이 억제되는 조건하에서 행할 수 있다.
상기 제1 마스크 패턴(420A)이 도 4a 및 도 4b를 참조하여 설명한 탄소 함유막으로 이루어진 경우, 상기 제1 마스크 패턴(420A)을 제거하기 위하여, 예를 들면 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다. 또는, 상기 제1 마스크 패턴(420A)을 건식 또는 습식 식각 공정으로 제거할 수도 있다.
도 11a 및 도 11b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 복수의 제1 및 제2 스페이서(450A, 450B) 위에 트리밍 마스크 패턴(470)을 형성한다. 상기 트리밍 마스크 패턴(470)은 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 제1 스페이서(450A)의 일부를 노출시킨다.
상기 트리밍 마스크 패턴(470)은 포토레지스트 패턴으로 이루어질 수 있다.
도 12a 및 도 12b를 참조하면, 상기 트리밍 마스크 패턴(470)을 식각 마스크로 하여 메모리 셀 영역(200A) 및 접속 영역(200B)에서 각각 제1 스페이서(450A)의 노출된 부분들을 식각하는 트리밍(trimming) 공정을 행한다. 그 결과, 기판(400)의 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상호 연결되어 루프 형상을 이루는 제1 및 제2 스페이서(450A, 450B)가 2 개로 분리된다.
그 후, 상기 트리밍 마스크 패턴(470)을 제거한다.
도 13a 및 도 13b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 제1 및 제2 스페이서(450A, 450B)와, 접속 영역(200B)에 있는 제2 가변 마스크 패턴(430B)을 식각 마스크로 이용하여 상기 버퍼 마스크층(416)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 버퍼 마스크 패턴(416P)을 형성한다. 상기 복수의 버퍼 마스크 패턴(416P)을 통하여 상기 하드마스크층(414)이 노출된다.
도시하지는 않았으나, 상기 복수의 버퍼 마스크 패턴(416P)이 형성된 후, 상기 복수의 버퍼 마스크 패턴(416P)의 위에는 상기 복수의 제1 및 제2 스페이서(450A, 450B)의 잔류층들과, 상기 제2 가변 마스크 패턴(530B)의 잔류층들이 남아 있을 수 있다.
도 14a 및 도 14b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 복수의 버퍼 마스크 패턴(416P)을 식각 마스크로 이용하여 상기 하드마스크층(414)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 하드마스크 패턴(414P)을 형성한다. 상기 복수의 하드마스크 패턴(414P)을 통하여 상기 도전층(412)이 노출된다.
도시하지는 않았으나, 상기 복수의 하드마스크 패턴(414P)이 형성된 후, 상기 복수의 하드마스크 패턴(414P)의 위에는 상기 복수의 버퍼 마스크 패턴(416P)의 잔류층들이 남아 있을 수 있다.
도 15a 및 도 15b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 복수의 하드마스크 패턴(514P)을 식각 마스크로 이용하여 상기 도전층(412)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 도전 패턴(412P)을 형성한다. 상기 복수의 도전 패턴(412P)을 통하여 상기 기판(400)이 노출된다.
도시하지는 않았으나, 상기 복수의 도전 패턴(412P)이 형성된 후, 상기 도전 패턴(412P)의 위에는 상기 복수의 하드마스크 패턴(414P)의 잔류층들이 남아 있을 수 있다.
상기 복수의 도전 패턴(412P)은 도 2에 예시된 반도체 소자(200)의 복수의 도전 라인(201, 202, ..., 232), 콘택 패드(201C, 202C, ..., 232C) 및 더미 도전 라인(201D, 202D, ..., 232D)을 구성할 수 있다. 메모리 셀 영역(200A)에서 상기 도전 패턴(412P)은 제1 피치(2PC) (도 4a 및 도 4b 참조)의 1/4인 폭(W1')을 가질 수 있다. 상기 도전 패턴(412P)은 상기 제1 피치(2PC)의 1/2인 미세한 피치(PC)로 반복 형성되는 구조를 가질 수 있다.
도 4a 및 도 4b 내지 도 15a 및 도 15b를 참조하여 설명한 본 발명의 제1 실시예에 따른 패턴 형성 방법에서와 같이, 기판(400)상의 메모리 셀 영역(200A) 및 접속 영역(200B)에서 협폭 패턴이 형성되는 영역에서는 제1 마스크 패턴(420A)의 측벽들에 형성되는 제1 스페이서(450A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 미세한 폭을 가지는 복수의 도전 라인(201, 202, ..., 232) (도 2 참조)이 형성될 수 있다. 또한, 기판(200)상의 접속 영역(200B)에서는 상기 복수의 도전 라인(201, 202, ..., 232)의 형성과 동시에 상기 도전 라인(201, 202, ..., 232)에 연결되면서 비교적 큰 폭을 가지는 장방형 패턴 부분(250)을 포함하는 콘택 패드(201C, 202C, ..., 232C) (도 2 참조)가 형성된다. 서로 다른 폭을 가지는 복수의 도전 라인(201, 202, ..., 232) 및 콘택 패드(201C, 202C, ..., 232C)를 동시에 형성하는 데 있어서, 협폭 패턴인 복수의 도전 라인(201, 202, ..., 232)이 형성되는 영역에서는 그 좁은 폭으로 인해 3차원 식각 효과의 영향을 쉽게 받고, 광폭 패턴인 장방형 패턴 부분(250)을 포함하는 콘택 패드(201C, 202C, ..., 232C)가 형성되는 영역에서는 3차원 식각 효과의 영향을 거의 받지 않는 차이를 이용한다. 따라서, 기판(400)상에 각각 서로 다른 폭을 가지는 도전 패턴들을 동시에 형성하는 데 있어서, 별도의 포토리소그래피 공정이 추가되지 않으며, 공정 절차를 단순화할 수 있고 공정 단가를 낮출 수 있다.
본 발명의 제1 실시예에 따른 패턴 형성 방법에 따라 기판(400)상에 복수의 도전 라인(201, 202, ..., 232) 및 복수의 콘택 패드(201C, 202C, ..., 232C)를 동시에 형성함으로써, 메모리 셀 영역(200A)에서는 통상의 포토리소그래피 공정에서 구현할 수 있는 피치의 약 1/2인 미세 피치로 반복적으로 형성되는 미세한 도전 패턴들을 형성하는 것이 가능하다. 특히, 상기 복수의 도전 라인(201, 202, ..., 232)이 각각 구현하고자 하는 반도체 소자의 최소 피쳐사이즈인 1F의 폭을 가지도록 형성되고, 상기 복수의 도전 라인(201, 202, ..., 232) 각각의 사이의 간격도 1F의 크기를 가지는 경우, 접속 영역에서 서로 이웃하는 2 개의 도전 라인을 분리시키기 위한 트리밍 공정을 행할 때, 즉 도 11a 및 도 11b를 참조하여 설명한 바와 같은 트리밍 마스크 패턴(470)을 형성하기 위한 포토리소그래피 공정을 행할 때, 충분한 얼라인 마진을 확보할 수 있다. 따라서, 미세 패턴 구현시 발생하기 쉬운 미스얼라인에 따른 문제를 최소화할 수 있다.
도 16a 및 도 16b 내지 도 27a 및 도 27b는 본 발명의 제2 실시예에 따른 반 도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 16a 및 도 16b 내지 도 27a 및 도 27b에는 도 3의 반도체 소자(300)를 제조하기 위한 공정이 예시되어 있다.
특히, 도 16a, 도 17a, ..., 도 27a는 각각 도 3에서 "16A"로 표시한 장방형 부분의 평면도이고, 도 16b, 도 17b, ..., 도 27b는 도 16a, 도 17a, ..., 도 27a의 B1 - B1' 선 단면 및 B2 - B2' 선 단면도이다.
도 16a 및 도 16b 내지 도 27a 및 도 27b를 참조하여 설명하는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법은 도 4a 및 도 4b 내지 도 15a 및 도 15b를 참조하여 설명한 제1 실시예와 대체로 유사하다. 단, 제2 실시예에서는 도 3에 도시한 바와 같이 요철 라인 패턴(350)으로 이루어지는 복수의 콘택 패드(301C, 302C, ..., 332C)를 형성하기 위하여 도 4a를 참조하여 설명한 마스크 패턴(440)과 다른 구조를 가지는 마스크 패턴(640)을 형성한다. 도 16a 및 도 16b 내지 도 27a 및 도 27b에 있어서, 도 4a 및 도 4b 내지 도 15a 및 도 15b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 16a 및 도 16b를 참조하면, 도 4a 및 도 4b를 참조하여 설명한 바와 같이 메모리 셀 영역(200A) 및 접속 영역(200B)에서 기판(400) 위에 도전층(412), 하드마스크층(414), 버퍼 마스크층(416), 듀얼 마스크층(420) 및 가변 마스크층(430)을 차례로 형성한다. 그리고, 상기 가변 마스크층(430) 위에 마스크 패턴(640)을 형성한다.
상기 마스크 패턴(640)은 제1 마스크 부분(640A) 및 제2 마스크 부분(640B)을 포함한다. 상기 제1 마스크 부분(640A)은 도 4a 및 도 4b를 참조하여 설명한 제1 마스크 부분(440A)과 동일한 구성을 가진다. 반면, 상기 제2 마스크 부분(640B)은 제2 마스크 부분(440B)과는 달리 모든 영역이 상기 제1 마스크 부분(640A)과 동일한 폭(WD1)을 가지는 복수의 분지(branches)(640B1)를 가지는 분지형 패턴 형상으로 형성된다. 상기 제1 마스크 부분(640A) 및 제2 마스크 부분(640B)은 각각 형성하고자 하는 반도체 소자의 최소 피쳐사이즈인 1F의 사이즈의 폭을 가질 수 있다. 그리고, 상기 제2 마스크 부분(640B)에서 각 분지들은 3F의 사이즈를 가지는 간격을 사이에 두고 서로 이격될 수 있다.
도 17a 및 도 17b를 참조하면, 상기 마스크 패턴(640)을 식각 마스크로 이용하여 상기 가변 마스크층(430)을 식각하여 메모리 셀 영역(200A) 및 접속 영역(200B)에 가변 마스크 패턴(430A, 630B)을 형성한다.
상기 가변 마스크 패턴(430A, 630B)은 상기 제1 마스크 부분(640A)의 아래 위치되는 제1 가변 마스크 패턴(430A)과, 상기 제2 마스크 부분(640B)의 아래 위치되는 제2 가변 마스크 패턴(630B)을 포함한다.
상기 마스크 패턴(640)의 폭이 상기 가변 마스크층(430)에 전사되어, 제1 및 제2 가변 마스크 패턴(430A, 630B)은 각각 제1 및 제2 마스크 부분(640A, 640B)의 폭(WD1)에 대응하는 폭을 가질 수 있다.
제1 가변 마스크 패턴(430A) 및 제2 가변 마스크 패턴(630B) 형성을 위한 가변 마스크층(430)의 식각이 이루어지는 동안, 상기 마스크 패턴(640)의 두께가 감 소될 수 있다.
도 18a 및 도 18b를 참조하면, 도 6a 및 도 6b를 참조하여 설명한 바와 같은 방법으로, 상기 마스크 패턴(640)을 제거한 후, 상기 제1 및 제2 가변 마스크 패턴(430A, 630B)을 식각 마스크로 이용하여 상기 버퍼 마스크층(416)이 노출될 때까지 듀얼 마스크층(420)을 식각하여, 상기 제1 및 제2 가변 마스크 패턴(430A, 630B)의 아래에 각각 위치되는 제1 및 제2 마스크 패턴(420A, 620B)을 형성한다.
상기 제1 마스크 패턴(420A) 및 제2 마스크 패턴(620B)이 형성된 후, 도 6a 및 도 6b의 결과와는 달리, 제1 마스크 패턴(420A) 위에 남아 있는 제1 가변 마스크 패턴(430A)의 두께는 제2 마스크 패턴(620B) 위에 남아 있는 제2 가변 마스크 패턴(630B)의 두께와 대략 동일하게 된다.
도 19a 및 도 19b를 참조하면, 도 7a 및 도 7b를 참조하여 설명한 바와 같은 방법으로, 상기 제1 및 제2 마스크 패턴(420A, 620B) 위에 각각 제1 및 제2 가변 마스크 패턴(430A, 630B)이 남아 있는 결과물 전면의 노출된 표면을 균일한 두께로 덮는 스페이서 마스크층(650)을 형성한다. 상기 스페이서 마스크층(650)은 도 7a 및 도 7b를 참조하여 설명한 스페이서 마스크층(450)과 동일한 물질로 이루어질 수 있으며, 상기 스페이서 마스크층(450) 형성 공정과 동일한 공정에 의해 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 같은 방법으로, 상기 버퍼 마스크층(416)의 상면이 노출될 때까지 상기 스페이서 마스크층(650)을 식각하여, 복수의 스페이서(650A)를 형성한다. 상기 복수의 스페이 서(650A)는 상기 제1 마스크 패턴(420A)의 측벽들 뿐 만 아니라 상기 제2 마스크 패턴(620B)의 측벽들에도 형성된다.
메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 복수의 스페이서(650A)는 패턴 밀도를 배가시키기 위한 식각 마스크로 이용된다.
메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 복수의 스페이서(650A)의 폭(SW1)은 도 3에서의 도전 라인(201, 202, ..., 232)의 폭(W1) 및 요철 라인 패턴(350)의 폭(W1)과 동일하게 될 수 있다.
도 21a 및 도 21b를 참조하면, 도 9a 및 도 9b를 참조하여 설명한 바와 유사한 방법으로 제1 가변 마스크 패턴(430A) 및 제2 가변 마스크 패턴(630B)을 제거하여, 제1 마스크 패턴(420A) 및 제2 마스크 패턴(620B)의 상면이 외부로 노출되도록 한다.
도 22a 및 도 22b를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 같은 방법으로, 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에서 노출되어 있는 상기 제1 마스크 패턴(420A)을 제거한다. 단, 본 예에서는 상기 제1 마스크 패턴(420A) 뿐 만 아니라 제2 마스크 패턴(620B)도 함께 제거된다. 그 결과, 상호 인접한 2 개의 스페이서(650A) 사이의 공간을 통해 상기 버퍼 마스크층(416)이 노출된다.
도 23a 및 도 23b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 같은 방법으로, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 복수의 스페이서(650A) 위에 트리밍 마스크 패턴(470)을 형성한다. 상기 트리밍 마스크 패 턴(470)은 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 복수의 스페이서(650A)의 일부를 노출시킨다.
도 24a 및 도 24b를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 같은 방법으로, 상기 트리밍 마스크 패턴(470)을 식각 마스크로 하여 메모리 셀 영역(200A) 및 접속 영역(200B)에서 각각 복수의 스페이서(450A)의 노출된 부분들을 식각하는 트리밍(trimming) 공정을 행한다. 그 결과, 기판(400)의 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상호 연결되어 루프 형상을 이루는 복수의 스페이서(450A)가 각각 2 개로 분리된다.
그 후, 상기 트리밍 마스크 패턴(470)을 제거한다.
도 25a 및 도 25b를 참조하면, 도 13a 및 도 13b를 참조하여 설명한 바와 같은 방법으로, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 복수의 스페이서(650A)를 식각 마스크로 이용하여 상기 버퍼 마스크층(416)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 버퍼 마스크 패턴(416P2)을 형성한다. 상기 복수의 버퍼 마스크 패턴(416P2)을 통하여 상기 하드마스크층(414)이 노출된다.
도시하지는 않았으나, 상기 복수의 버퍼 마스크 패턴(416P2)이 형성된 후, 상기 복수의 버퍼 마스크 패턴(416P2)의 위에는 상기 복수의 스페이서(650A)의 잔류층들이 남아 있을 수 있다.
도 26a 및 도 26b를 참조하면, 도 14a 및 도 14b를 참조하여 설명한 바와 같은 방법으로, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 복수의 버퍼 마스 크 패턴(416P2)을 식각 마스크로 이용하여 상기 하드마스크층(414)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 하드마스크 패턴(414P2)을 형성한다. 상기 복수의 하드마스크 패턴(414P2)을 통하여 상기 도전층(412)이 노출된다.
도시하지는 않았으나, 상기 복수의 하드마스크 패턴(414P2)이 형성된 후, 상기 복수의 하드마스크 패턴(414P2)의 위에는 상기 복수의 버퍼 마스크 패턴(416P2)의 잔류층들이 남아 있을 수 있다.
도 27a 및 도 27b를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 바와 같은 방법으로, 메모리 셀 영역(200A) 및 접속 영역(200B)에 있는 복수의 하드마스크 패턴(514P2)을 식각 마스크로 이용하여 상기 도전층(412)을 식각하여, 메모리 셀 영역(200A) 및 접속 영역(200B)에 복수의 도전 패턴(412P2)을 형성한다. 상기 복수의 도전 패턴(412P2)을 통하여 상기 기판(400)이 노출된다.
도시하지는 않았으나, 상기 복수의 도전 패턴(412P2)이 형성된 후, 상기 도전 패턴(412P2)의 위에는 상기 복수의 하드마스크 패턴(414P2)의 잔류층들이 남아 있을 수 있다.
상기 복수의 도전 패턴(412P2)은 도 2에 예시된 반도체 소자(200)의 복수의 도전 라인(201, 202, ..., 232), 콘택 패드(301C, 302C, ..., 332C) 및 더미 도전 라인(201D, 202D, ..., 232D)을 구성할 수 있다. 메모리 셀 영역(200A)에서 상기 도전 패턴(412P2)은 제1 피치(2PC) (도 4a 및 도 4b 참조)의 1/4인 폭(W1')을 가질 수 있다. 상기 도전 패턴(412P2)은 상기 제1 피치(2PC)의 1/2인 미세한 피치(PC)로 반복 형성되는 구조를 가질 수 있다.
도 16a 및 도 16b 내지 도 27a 및 도 27b를 참조하여 설명한 본 발명의 제2 실시예에 따른 패턴 형성 방법에서와 같이, 기판(400)상의 메모리 셀 영역(200A) 및 접속 영역(200B)에서 제1 마스크 패턴(420A)의 측벽들 및 제2 마스크 패턴(620B)의 측벽들에 형성되는 복수의 스페이서(650A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 미세한 폭을 가지는 복수의 도전 라인(201, 202, ..., 232), 콘택 패드(301C, 302C, ..., 332C) 및 더미 도전 라인(201D, 202D, ..., 232D) (도 3 참조)이 형성될 수 있다.
본 발명의 제2 실시예에 따른 패턴 형성 방법에 따라 기판(400)상에 복수의 도전 라인(201, 202, ..., 232) 및 복수의 콘택 패드(301C, 302C, ..., 332C)를 동시에 형성함으로써, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 통상의 포토리소그래피 공정에서 구현할 수 있는 피치의 약 1/2인 미세 피치로 반복적으로 형성되는 미세한 도전 패턴들을 형성하는 것이 가능하다. 특히, 상기 복수의 도전 라인(201, 202, ..., 232)이 각각 구현하고자 하는 반도체 소자의 최소 피쳐사이즈인 1F의 폭을 가지도록 형성되고, 상기 복수의 도전 라인(201, 202, ..., 232) 각각의 사이의 간격도 1F의 크기를 가지는 경우, 접속 영역(200B)에서 서로 이웃하는 2 개의 도전 라인을 분리시키기 위한 트리밍 공정을 행할 때, 즉 도 23a 및 도 23b를 참조하여 설명한 바와 같은 트리밍 마스크 패턴(470)을 형성하기 위한 포토리소그래피 공정을 행할 때, 충분한 얼라인 마진을 확보할 수 있다. 따라서, 미세 패턴 구현시 발생하기 쉬운 미스얼라인에 따른 문제를 최소화할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명에 따른 반도체 소자로부터 구현될 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 4a 및 도 4b 내지 도 15a 및 도 15b는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 16a 및 도 16b 내지 도 27a 및 도 27b는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 300: 반도체 소자, 200A, 300A: 메모리 셀 영역, 200B, 300B: 접속 영역, 201, 202, ..., 232: 도전 라인, 201A, 202A, ..., 232A: 제1 라인 부분, 201B, 202B, ..., 232B: 제2 라인 부분, 201C, 202C, ..., 232C: 콘택 패드, 201D, 202D, ..., 232D: 더미 도전 라인, 250: 장방형 패턴 부분, 301C, 302C, ..., 332C: 콘택 패드, 350: 요철 라인 패턴.

Claims (10)

  1. 기판상에서 제1 방향으로 연장되어 있는 제1 라인 부분과 상기 제1 라인 부분의 일단으로부터 상기 제1 방향과는 다른 제2 방향으로 연장되어 있는 제2 라인 부분을 포함하는 복수의 도전 라인과,
    상기 복수의 도전 라인에서 상기 제2 라인 부분에 각각 연결되어 있는 복수의 콘택 패드와,
    상기 콘택 패드를 통해 상기 도전 라인에 각각 연결되어 있고 상기 콘택 패드로부터 상기 제2 라인 부분의 반대 방향으로 상기 제2 라인 부분과 평행하게 연장되어 있는 복수의 더미 도전 라인을 포함하고,
    상기 복수의 콘택 패드는 각각 상기 제2 라인 부분으로부터 상기 더미 도전 라인까지 연장되어 있는 요철 라인 패턴을 포함하고,
    상기 요철 라인 패턴은 그 길이 방향을 따라 상기 제2 라인 부분과 동일한 폭을 가지고 연장되어 있는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 복수의 콘택 패드 각각의 상기 제1 방향의 폭은 상기 콘택 패드가 연결된 상기 제2 라인 부분의 상기 제1 방향의 폭 보다 더 큰 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 복수의 콘택 패드는 각각 장방형 패턴을 포함하고,
    상기 장방형 패턴에서 상기 제1 방향의 폭 및 상기 제2 방향의 폭은 각각 상기 제2 라인 부분의 상기 제1 방향의 폭보다 더 큰 것을 특징으로 하는 반도체 소 자.
  4. 삭제
  5. 제1항에 있어서,
    상기 복수의 도전 라인은 서로 이웃하고 있는 제1 도전 라인 및 제2 도전 라인을 포함하고,
    상기 복수의 콘택 패드는 상기 제1 도전 라인의 제2 라인 부분에 연결되어 있는 제1 콘택 패드와, 상기 제2 도전 라인의 제2 라인 부분에 연결되어 있는 제2 콘택 패드를 포함하고,
    상기 제1 콘택 패드 및 제2 콘택 패드는 상기 제2 방향을 따라 연장되는 선을 중심으로 상호 대칭인 형상을 가지는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 복수의 더미 도전 라인은 상기 제1 콘택 패드에 연결되어 있는 제1 더미 도전 라인과, 상기 제2 콘택 패드에 연결되어 있는 제2 더미 도전 라인을 포함 하고,
    상기 제1 더미 도전 라인 및 제2 더미 도전 라인은 상기 제2 방향을 따라 상호 평행하게 연장되어 있는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 도전 라인의 제2 라인 부분과 상기 제2 도전 라인의 제2 라인 부분과의 이격 거리는 상기 제1 더미 도전 라인과 상기 제2 더미 도전 라인과의 이격 거리와 동일한 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서,
    상기 제1 콘택 패드 및 제2 콘택 패드는 각각 장방형 패턴을 포함하고,
    상기 장방형 패턴에서 상기 제1 방향의 폭 및 상기 제2 방향의 폭은 각각 상기 제2 라인 부분의 상기 제1 방향의 폭보다 더 큰 것을 특징으로 하는 반도체 소자.
  9. 제5항에 있어서,
    상기 제1 콘택 패드는 상기 제1 도전 라인의 제2 라인 부분으로부터 상기 제1 더미 도전 라인까지 연장되어 있는 제1 요철 라인 패턴을 포함하고,
    상기 제2 콘택 패드는 상기 제2 도전 라인의 제2 라인 부분으로부터 상기 제2 더미 도전 라인까지 연장되어 있는 제2 요철 라인 패턴을 포함하고,
    상기 제1 요철 라인 패턴 및 제2 요철 라인 패턴은 각각 그 길이 방향을 따라 상기 제2 라인 부분과 동일한 폭을 가지고 연장되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 요철 라인 패턴 및 제2 요철 라인 패턴에 의해 한정되는 공간의 폭은 상기 제1 더미 도전 라인과 상기 제2 더미 도전 라인과의 이격 거리와 같거나 더 작은 것을 특징으로 하는 반도체 소자.
KR1020090027756A 2009-03-31 2009-03-31 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자 KR101565798B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090027756A KR101565798B1 (ko) 2009-03-31 2009-03-31 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자
US12/590,802 US8304886B2 (en) 2009-03-31 2009-11-13 Semiconductor device having integral structure of contact pad and conductive line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090027756A KR101565798B1 (ko) 2009-03-31 2009-03-31 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20100109242A KR20100109242A (ko) 2010-10-08
KR101565798B1 true KR101565798B1 (ko) 2015-11-05

Family

ID=42783112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090027756A KR101565798B1 (ko) 2009-03-31 2009-03-31 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자

Country Status (2)

Country Link
US (1) US8304886B2 (ko)
KR (1) KR101565798B1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399347B2 (en) * 2010-08-23 2013-03-19 Micron Technology, Inc. Integrated circuits and methods of forming conductive lines and conductive pads therefor
US8941166B2 (en) * 2010-12-29 2015-01-27 Macronix International Co., Ltd. Multiple patterning method
US8922020B2 (en) * 2010-12-29 2014-12-30 Macronix International Co., Ltd. Integrated circuit pattern and method
TWI447886B (zh) * 2011-01-27 2014-08-01 Macronix Int Co Ltd 多重圖案化之方法
JP5395837B2 (ja) 2011-03-24 2014-01-22 株式会社東芝 半導体装置の製造方法
JP2012244180A (ja) 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
KR20130022227A (ko) * 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20130026683A (ko) * 2011-09-06 2013-03-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101927924B1 (ko) 2011-10-28 2018-12-12 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
US8932961B2 (en) * 2012-02-13 2015-01-13 Globalfoundries Inc. Critical dimension and pattern recognition structures for devices manufactured using double patterning techniques
KR101907693B1 (ko) * 2012-02-24 2018-10-12 에스케이하이닉스 주식회사 반도체 장치, 메모리 시스템 및 반도체 장치 제조 방법
US9006911B2 (en) 2012-05-16 2015-04-14 Nanya Technology Corporation Method for forming patterns of dense conductor lines and their contact pads, and memory array having dense conductor lines and contact pads
US8937388B2 (en) 2012-06-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging semiconductor devices
KR20140001504A (ko) * 2012-06-27 2014-01-07 엘지이노텍 주식회사 터치 패널의 전극 기판 및 그 제조 방법
KR101948845B1 (ko) * 2012-08-07 2019-02-18 에스케이하이닉스 주식회사 반도체 소자
US9196500B2 (en) * 2013-04-09 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor structures
JP2015060873A (ja) * 2013-09-17 2015-03-30 株式会社東芝 半導体装置およびその製造方法
US8934300B1 (en) * 2013-11-07 2015-01-13 Macronix International Co., Ltd. Memory array structure and operating method and manufacturing method for the same
US9484314B2 (en) * 2014-08-29 2016-11-01 Sandisk Technologies Llc Word line hook up with protected air gap
US9153535B1 (en) * 2014-10-24 2015-10-06 Macronix International Co., Ltd. Line layout and method of spacer self-aligned quadruple patterning for the same
KR102345538B1 (ko) * 2015-04-16 2021-12-30 삼성전자주식회사 라인 패턴들을 포함하는 반도체 소자
US9627393B2 (en) 2015-06-30 2017-04-18 Sandisk Technologies Llc Height reduction in memory periphery
KR102311186B1 (ko) * 2015-11-19 2021-10-08 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9847339B2 (en) * 2016-04-12 2017-12-19 Macronix International Co., Ltd. Self-aligned multiple patterning semiconductor device fabrication
US10497566B1 (en) * 2018-06-19 2019-12-03 Macronix International Co., Ltd. Layout design for fanout patterns in self-aligned double patterning process
DE102019101593B4 (de) 2018-08-15 2024-03-14 Taiwan Semiconductor Manufacturing Co. Ltd. Selbstjustierter Doppelstrukturierungsprozess und mit diesem hergestellte Halbleiterstruktur
US11404123B1 (en) 2021-04-05 2022-08-02 Sandisk Technologies Llc Non-volatile memory with multiple wells for word line switch transistors

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810616B1 (ko) * 2006-10-02 2008-03-06 삼성전자주식회사 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315472A (en) * 1991-07-23 1994-05-24 Hewlett Packard Company Ground ring/spark gap ESD protection of tab circuits
US5568171A (en) * 1992-04-02 1996-10-22 Hewlett-Packard Company Compact inkjet substrate with a minimal number of circuit interconnects located at the end thereof
US5471163A (en) * 1993-11-16 1995-11-28 Hewlett-Packard Company Tab circuit fusible links for disconnection or encoding information
US5635968A (en) * 1994-04-29 1997-06-03 Hewlett-Packard Company Thermal inkjet printer printhead with offset heater resistors
JP3737176B2 (ja) * 1995-12-21 2006-01-18 株式会社半導体エネルギー研究所 液晶表示装置
KR100298458B1 (ko) * 1999-04-15 2001-09-26 김영환 반도체 소자의 배선 형성 방법
US6922226B2 (en) * 1999-12-31 2005-07-26 Lg. Philips Lcd Co. Ltd. Liquid crystal display device implementing improved electrical lines and the fabricating method
KR100695303B1 (ko) * 2000-10-31 2007-03-14 삼성전자주식회사 제어 신호부 및 그 제조 방법과 이를 포함하는 액정 표시장치 및 그 제조 방법
DE10261457B3 (de) * 2002-12-31 2004-03-25 Infineon Technologies Ag Integrierte Schaltungsanordnung mit einem Transistorarray aus vertikalen FET-Auswahltransistoren
JP4498088B2 (ja) * 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
US7244638B2 (en) * 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR20070075583A (ko) * 2006-01-13 2007-07-24 삼성전자주식회사 액정 표시 장치
US7419246B2 (en) * 2006-03-01 2008-09-02 Lexmark International, Inc. Flexible circuits, flexible circuit assemblies and assemblies for use with fluid ejection apparatuses
US7662721B2 (en) * 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
JP2008108788A (ja) 2006-10-23 2008-05-08 Toshiba Corp 半導体装置の製造方法
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
KR101565796B1 (ko) * 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810616B1 (ko) * 2006-10-02 2008-03-06 삼성전자주식회사 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법

Also Published As

Publication number Publication date
US20100244269A1 (en) 2010-09-30
US8304886B2 (en) 2012-11-06
KR20100109242A (ko) 2010-10-08

Similar Documents

Publication Publication Date Title
KR101565798B1 (ko) 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자
KR101565796B1 (ko) 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101468028B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US8846541B2 (en) Methods of forming fine patterns in semiconductor devices
JP5489500B2 (ja) 半導体素子の微細パターン形成方法
US8889020B2 (en) Process for improving critical dimension uniformity of integrated circuit arrays
KR101532012B1 (ko) 반도체 소자 및 반도체 소자의 패턴 형성 방법
US8617998B2 (en) Method of forming a micro-pattern for semiconductor devices
KR101085630B1 (ko) 반도체 소자의 패턴 형성방법
US20110316165A1 (en) Semiconductor Device and Method of Fabricating the Same
JP2015122516A (ja) ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造
TWI477999B (zh) 使用間隔物圖案技術以製造半導體裝置之方法
KR20100098135A (ko) 반도체 소자의 패턴 형성 방법
JP2012019184A (ja) 半導体素子のパターン形成方法
JP5090667B2 (ja) フラッシュメモリ素子の金属配線およびコンタクトプラグ形成方法
KR101082719B1 (ko) 반도체 소자의 패턴 형성방법
US8003508B2 (en) Method of forming gate line of semiconductor device
US7052961B1 (en) Method for forming wordlines having irregular spacing in a memory array
KR20080069428A (ko) 반도체 소자의 제조방법
KR20100076317A (ko) 반도체 소자의 패턴 형성방법
KR20100013973A (ko) 반도체 소자의 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 4