KR102345538B1 - 라인 패턴들을 포함하는 반도체 소자 - Google Patents

라인 패턴들을 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102345538B1
KR102345538B1 KR1020150053774A KR20150053774A KR102345538B1 KR 102345538 B1 KR102345538 B1 KR 102345538B1 KR 1020150053774 A KR1020150053774 A KR 1020150053774A KR 20150053774 A KR20150053774 A KR 20150053774A KR 102345538 B1 KR102345538 B1 KR 102345538B1
Authority
KR
South Korea
Prior art keywords
patterns
line
line pattern
width
separation distance
Prior art date
Application number
KR1020150053774A
Other languages
English (en)
Other versions
KR20160123576A (ko
Inventor
오인욱
이종현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150053774A priority Critical patent/KR102345538B1/ko
Priority to US15/009,921 priority patent/US10068768B2/en
Priority to TW105110832A priority patent/TWI685020B/zh
Publication of KR20160123576A publication Critical patent/KR20160123576A/ko
Application granted granted Critical
Publication of KR102345538B1 publication Critical patent/KR102345538B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 소자는 제1 방향으로 연장되어 있고, 상기 제1 방향과 수직인 제2 방향으로 제1 이격 거리만큼 떨어져 배치된 복수개의 라인 패턴들을 포함하고, 상기 라인 패턴들은, 상기 제2 방향으로 상기 제1 이격 거리만큼 서로 떨어져 배치되고 제2 방향으로 최소 피쳐 사이즈(1F)의 제1 폭을 갖는 두 개의 서브 라인 패턴들로 이루어진 라인 패턴 세트와, 상기 라인 패턴 세트의 일측에 상기 제2 방향으로 상기 제1 이격 거리 만큼 떨어지고 상기 제2 방향으로 제1 폭보다 큰 제2 폭을 갖게 배치된 2개의 광폭 라인 패턴들을 포함한다.

Description

라인 패턴들을 포함하는 반도체 소자{Semiconductor device including line patterns}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는 라인 패턴들(line patterns)을 포함하는 반도체 소자에 관한 것이다.
반도체 소자, 즉 집적 회로 반도체 소자를 고집적화하기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 더 많은 단위 소자를 집적시키기 위하여 단위 소자의 크기를 작게 형성하여야 한다.
반도체 소자의 디자인 룰(design rule)의 감소가 급격히 진행됨에 따라, 반도체 소자의 구현에 필요한 패턴, 예컨대 라인 패턴들(line patterns)은 포토리소그래피 공정에서 제공되는 해상 한계(resolution limit)보다 더 미세하게 형성할 필요가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 포토리소그래피 공정의 해상 한계보다 더 미세한 라인 패턴들(line patterns)을 포함하는 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 방향으로 연장되어 있고, 상기 제1 방향과 수직인 제2 방향으로 제1 이격 거리만큼 떨어져 배치된 복수개의 라인 패턴들을 포함하고, 상기 라인 패턴들은, 상기 제2 방향으로 상기 제1 이격 거리만큼 서로 떨어져 배치되고 제2 방향으로 최소 피쳐 사이즈(1F)의 제1 폭을 갖는 두 개의 서브 라인 패턴들로 이루어진 라인 패턴 세트와, 상기 라인 패턴 세트의 양측에 상기 제2 방향으로 상기 제1 이격 거리만큼 떨어지고 상기 제2 방향으로 제1 폭보다 큰 제2 폭을 갖게 배치된 2개의 광폭 라인 패턴들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 라인 패턴들간의 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)에 의하여 정해질 수 있다. 상기 라인 패턴들간의 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)보다 크고 상기 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 광폭 라인 패턴은 상기 라인 패턴 세트의 양측에 상기 제2 방향으로 상기 제1 이격 거리만큼 떨어져 배치되어 있을 수 있다. 상기 라인 패턴들은 도전 라인 패턴들일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 방향으로 상기 라인 패턴 세트 및 상기 광폭 라인 패턴들의 일측 단부에는 콘택 패드가 배치되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 방향 및 제2 방향으로 상기 라인 패턴 세트 및 광폭 라인 패턴들의 주위에는 상기 제1 이격 거리만큼 떨어져서 보조 패턴이 배치되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 방향으로 연장되어 있고, 상기 제1 방향과 수직인 제2 방향으로 최소 피쳐 사이즈(1F)의 제1 폭을 가지게 배치된 제1 라인 패턴; 상기 제1 라인 패턴과 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제1 라인 패턴으로부터 제2 방향으로 제1 이격 거리만큼 떨어지고 상기 제1 폭보다 큰 제2 폭을 가지게 배치된 제2 라인 패턴; 상기 제2 라인 패턴과 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제2 라인 패턴으로부터 제2 방향으로 상기 제1 이격 거리만큼 떨어지고, 상기 제2 방향으로 상기 제1 폭을 가지며 서로 상기 제1 이격 거리만큼 떨어져 배치된 두 개의 서브 라인 패턴들을 포함하는 제3 라인 패턴 세트; 상기 제3 라인 패턴 세트와 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제3 라인 패턴 세트의 일측으로부터 상기 제2 방향으로 상기 제1 이격 거리만큼 떨어지고 상기 제1 폭보다 큰 제2 폭을 가지게 배치된 제4 라인 패턴; 및 상기 제4 라인 패턴과 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제4 라인 패턴으로부터 제2 방향으로 상기 제1 이격 거리만큼 떨어지고, 상기 제2 방향으로 상기 제1 폭을 가지게 배치된 제5 라인 패턴을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)에 의하여 정해질 수 있다. 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)보다 크고 상기 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제3 라인 패턴 세트는 상기 제2 라인 패턴과 이격되어 있는 제1 서브 라인 패턴과, 상기 제4 라인 패턴과 이격되어 있는 제2 서브 라인 패턴을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 라인 패턴, 제2 라인 패턴, 제3 라인 패턴 세트, 제4 라인 패턴 및 제5 라인 패턴은 도전 라인 패턴일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 방향으로 상기 제1 라인 패턴, 제2 라인 패턴, 제3 라인 패턴 세트, 제4 라인 패턴 및 제5 라인 패턴의 일측 단부에는 콘택 패드가 배치되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 라인 패턴, 제2 라인 패턴, 제3 라인 패턴 세트, 제4 라인 패턴 및 제5 라인 패턴은 하나의 라인 패턴 그룹을 구성하고, 상기 라인 패턴 그룹이 상기 제2 방향으로 상기 제1 이격 거리만큼 떨어져 복수개 배치되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 형성된 층간 절연층; 상기 층간 절연층 내에 제1 이격 거리만큼 떨어져 형성된 복수개의 트랜치들; 상기 트랜치들 내에 매립된 복수개의 라인 패턴들을 포함하고, 상기 라인 패턴들은, 최소 피쳐 사이즈(1F)인 제1 폭을 갖는 두 개의 서브 라인 패턴들로 이루어진 라인 패턴 세트와, 상기 라인 패턴 세트의 양측에 배치되고 상기 제1 폭보다 큰 제2 폭을 갖는 2개의 광폭 라인 패턴들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 트랜치들은 상기 제1 폭 및 제2 폭으로 구성하고, 상기 라인 패턴 세트를 구성하는 상기 서브 라인 패턴은 상기 제1 폭의 상기 트랜치에 매립되어 있고, 상기 광폭 라인 패턴은 상기 제2 폭의 상기 트랜치에 매립되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)에 의하여 정해지며, 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)보다 크고 상기 최소 피쳐 사이즈의 두 배(2F)보다는 작을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 라인 패턴 세트 및 광폭 라인 패턴은 도전 라인 패턴이고, 상기 라인 패턴 세트 및 광폭 라인 패턴에는 콘택 패드가 배치되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 기판은 고밀도 영역 및 저밀도 영역을 포함하고, 상기 고밀도 영역에는 상기 라인 패턴들이 형성되어 있을 수 있다. 상기 저밀도 영역에는 상기 서브 라인 패턴들 및 광폭 라인 패턴들보다 폭이 더 큰 제2 광폭 라인 패턴이 형성되어 있을 수 있다.
본 발명의 기술적 사상의 반도체 소자는 셀프 얼라인 사중 패터닝(self align quardruple patterning, SAQP) 공정 및 다마신(damascene) 공정을 이용함으로써 포토리소그래피 공정의 해상 한계보다도 더 미세한 라인 패턴들을 포함할 수 있다.
본 발명의 기술적 사상의 반도체 소자는 셀프 얼라인 사중 패터닝 공정 및 다마신 공정을 이용할 때 포토리소그래피 공정의 해상 한계보다도 더 미세하면서도 서로 다른 두께의 라인 패턴들을 포함함으로써 소자 설계 유연성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따라 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세하게 구현된 라인 패턴들을 포함하는 반도체 소자의 일부 레이아웃도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따라 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세하게 구현된 라인 패턴들을 포함하는 반도체 소자의 일부 레이아웃도이다
도 3a 내지 도 3e는 본 발명의 기술적 사상의 일 실시예에 따라 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세하게 라인 패턴들을 형성하는 방법을 설명하기 위한 평면 개념도들이다.
도 4는 도 3의 라인 패턴들을 형성하는 방법을 계층적으로 설명한 단면 개념도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 포함하는 반도체 소자의 일부 레이아웃도이다.
도 6a 내지 도 6i는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 라인 패턴들의 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 라인 패턴들의 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
도 12는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하 본 발명의 실시예들은 본 발명의 기술적 사상을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하 설명하는 본 발명 기술적 사상에 의한 라인 패턴들을 포함하는 반도체 소자는 DRAM, SRAM, 플래쉬 메모리 소자 등의 고집적회로 반도체 메모소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEM's(Micro Electro Mechanical) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자(display device) 등을 예로 들 수 있으나, 이는 예시적인 것에 불과하다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따라 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세하게 구현된 라인 패턴들을 포함하는 반도체 소자의 일부 레이아웃도이다.
구체적으로, 반도체 소자(100)는 제1 방향(X축)으로 연장되어 있고, 제1 방향과 수직인 제2 방향(Y축)으로 제1 이격 거리(S1)만큼 떨어져 배치된 복수개의 라인 패턴들(110)을 포함할 수 있다. 라인 패턴들(110)은 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세한 패턴들일 수 있다. 라인 패턴들(110)은 도전 라인 패턴들, 예컨대 금속 라인 패턴들일 수 있다. 금속 라인 패턴은 알루미늄, 텅스텐, 티타늄, 티타늄 질화물, 크롬, 코발트, 구리 등으로 형성될 수 있다. 라인 패턴들(110)의 폭(W1, W2)는 수십 nm를 가질 수 있다.
라인 패턴들(110)은 제2 방향으로 제1 이격 거리(S1)만큼 서로 떨어져 배치되고 제2 방향으로 제1 폭(W1)을 갖는 두 개의 서브 라인 패턴들(112, 114)로 이루어진 라인 패턴 세트(116)를 포함한다. 라인 패턴 세트(116)를 구성하는 서브 라인 패턴들(112, 114)의 제1 폭(W1)은 반도체 소자(100)의 최소 피쳐 사이즈((minimum feature size, 1F)일 수 있다. 최소 피쳐 사이즈(IF)는 반도체 설게 기술의 발달에 따른 반도체 디자인 규칙(design rule)을 고려한 반도체 공정상의 최소 선폭을 의미할 수 있다.
라인 패턴들(110)은 라인 패턴 세트(116)의 일측에 제2 방향으로 제1 이격 거리(S1)만큼 떨어지고 제2 방향으로 제1 폭(W1)보다 큰 제2 폭(W2)을 갖게 배치된 광폭 라인 패턴(118)을 포함할 수 있다. 광폭 라인 패턴(118)은 라인 패턴 세트(116)의 양측에 제2 방향으로 상기 제1 이격 거리(S1)만큼 떨어져 배치되어 있을 수 있다.
라인 패턴들(110) 사이, 즉 서브 라인 패턴들(112, 114) 사이, 및 광폭 라인 패턴(118)과 서브 라인 패턴들(112, 114) 사이의 제1 이격 거리(S1)는 최소 피쳐 사이즈(1F)보다 크고 최소 피쳐 사이즈의 두 배(2F)보다는 작을 수 있다. 라인 패턴들(110) 사이의 제1 이격 거리(S1)는 최소 피쳐 사이즈(1F)에 의하여 정해질 수 있다.
앞서 상술한 반도체 소자(100)는 서로 다른 두께의 라인 패턴들(110), 즉 서브 라인 패턴들(112, 114) 및 광폭 라인 패턴(118)을 포함함으로써 소자 설계 유연성을 향상시킬 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따라 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세하게 구현된 라인 패턴들을 포함하는 반도체 소자의 일부 레이아웃도이다.
구체적으로, 도 2의 반도체 소자(200)는 도 1의 반도체 소자(100)와 비교할 때 라인 패턴들(210)의 배치를 다르게 표현한 것이며, 이에 따라 라인 패턴들(210)의 용어를 다르게 표현한 것이다. 라인 패턴들(210)은 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세한 패턴들일 수 있다. 라인 패턴들(210)은 도전 라인 패턴들, 예컨대 금속 라인 패턴들일 수 있다.
라인 패턴들(210)은 제1 라인 패턴(212), 제2 라인 패턴(214), 두 개의 서브 라인 패턴들(216, 218)을 포함하는 제3 라인 패턴 세트(220), 제4 라인 패턴(222) 및 제5 라인 패턴(224)을 포함할 수 있다. 앞서 설명한 바와 같이 제1 라인 패턴(212), 제2 라인 패턴(214), 제3 라인 패턴 세트(220), 제4 라인 패턴(222) 및 제5 라인 패턴(224)은 도전 라인 패턴일 수 있다. 라인 패턴들(210)의 폭(W1, W2)는 수십 nm를 가질 수 있다.
제1 라인 패턴(212)은 제1 방향(X축)으로 연장되어 있고, 제1 방향과 수직인 제2 방향(Y축)으로 제1 폭(W1)을 가질 수 있다. 제1 라인 패턴(212)의 제1 폭(W1)은 반도체 소자(200)의 최소 피쳐 사이즈(1F)일 수 있다. 제2 라인 패턴(214)은 제1 라인 패턴(212)과 평행하게 제1 방향으로 연장되어 있고, 제1 라인 패턴(212)으로부터 제2 방향으로 제1 이격 거리(S1)만큼 떨어지고 제1 폭(W1)보다 큰 제2 폭(W2)을 가지게 배치될 수 있다. 제2 라인 패턴(214)은 제1 라인 패턴(212)보다 폭이 큰 광폭 라인 패턴일 수 있다.
제1 이격 거리(S1)는 최소 피쳐 사이즈(1F)에 의하여 정해질 수 있다. 제1 이격 거리(S1)는 최소 피쳐 사이즈(1F)보다 크고 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다.
제3 라인 패턴 세트(220)는 제2 라인 패턴(214)과 평행하게 제1 방향으로 연장되어 있고, 제2 라인 패턴(214)으로부터 제2 방향으로 상기 제1 이격 거리(S1)만큼 떨어질 수 있다. 제3 라인 패턴 세트(220)는 제2 방향으로 상기 제1 폭(W1)을 가지며 서로 상기 제1 이격 거리(S1)만큼 떨어져 배치된 두 개의 서브 라인 패턴들(216, 218)을 포함할 수 있다. 서브 라인 패턴들(216, 218) 사이에는 임의의 패턴들이 배치되지 않을 수 있다.
제4 라인 패턴(222)은 제3 라인 패턴 세트(220)와 평행하게 제1 방향으로 연장되어 있고, 제3 라인 패턴 세트(220)의 일측으로부터 제2 방향으로 상기 제1 이격 거리(S1)만큼 떨어지고 제1 폭보다 큰 제2 폭을 가지게 배치될 수 있다. 제4 라인 패턴(222)은 제1 라인 패턴(212) 및 제3 라인 패턴 세트(220)보다 폭이 큰 광폭 라인 패턴일 수 있다.
제5 라인 패턴(224)은 제4 라인 패턴(222)과 평행하게 제1 방향으로 연장되어 있고, 제4 라인 패턴(222)으로부터 제2 방향으로 제1 이격 거리(S1)만큼 떨어지고, 제2 방향으로 상기 제1 폭(W1)을 가지게 배치될 수 있다.
앞서 설명한 라인 패턴들(210)을 구성하는 제1 라인 패턴(212), 제2 라인 패턴(214), 제3 라인 패턴 세트(220), 제4 라인 패턴(222) 및 제5 라인 패턴(224)은 하나의 라인 패턴 그룹(LPG1)을 구성할 수 있다. 라인 패턴 그룹(LPG1)과 제2 방향으로 상기 제1 이격 거리(S1)만큼 떨어져 또 다른 라인 패턴 그룹(LPG2)이 배치될 수 있다. 라인 패턴 그룹(LPG1, LPG2)은 제2 방향으로 복수개 배치될 수 있다.
앞서 상술한 반도체 소자(200)는 서로 다른 두께의 라인 패턴들(210), 즉 제1 라인 패턴(212), 제2 라인 패턴(214), 제3 라인 패턴 세트(220), 제4 라인 패턴(222) 및 제5 라인 패턴(224)을 포함함으로써 소자 설계 유연성을 향상시킬 수 있다.
이하, 도 3a 내지 도 3e, 및 도 4는 도 1 및 도 2에서 설명된 반도체 소자(100, 200)의 라인 패턴들(110, 210)을 구현하는 방법을 개념적으로 설명하기 위하여 제시된 것이다.
도 3a 내지 도 3e는 본 발명의 기술적 사상의 일 실시예에 따라 포토리소그래피 공정의 해상 한계(resolution limit)보다 더 미세하게 라인 패턴들을 형성하는 방법을 설명하기 위한 평면 개념도들이다. 도 4는 도 3의 라인 패턴들을 형성하는 방법을 계층적으로 설명한 단면 개념도이다.
구체적으로, 도 3a 내지 도 3e, 및 도 4에 제시된 라인 패턴 형성 방법은 셀프 얼라인 사중 패터닝(self align quardruple patterning, SAQP) 공정 및 다마신 공정을 이용하여 서로 다른 두께의 라인 패턴들(238, 240)을 형성하는 방법을 설명하기 위한 개념도들이다.
라인 패턴 형성 방법은 도 3a 및 도 4에 도시한 바와 같이 맨 처음 단계로써 포토리소그래피 공정을 이용하여 복수개의 제1 맨드릴 패턴들(230, MP1, first mandrel patterns)을 형성하는 것을 포함할 수 있다. 제1 맨드릴 패턴들(230)은 폭(W5)을 가질 수 있다. 제1 맨드릴 패턴들(230) 사이는 이격 거리(S6)를 가질 수 있다. 제1 맨드릴 패턴들(230)은 포토리소그래피 공정에서 제공되는 해상 한계(resolution limit)에 따른 폭(W5)과 이격 거리(S6)를 가질 수 있으며, 후술하는 반도체 소자의 최소 피쳐 사이즈(1F)보다는 큰 폭(W5)과 이격 거리(S6)를 가질 수 있다.
이어서, 도 4에 도시한 바와 같이 제1 맨드릴 패턴들(230)의 양측벽에 셀프 얼라인되고 제1 맨드릴 패턴들(230)의 하부에 제1 스페이서 패턴들(232, SP1) 및 제2 맨드릴 패턴들(234, MP2)을 형성할 수 있다. 제2 맨드릴 패턴들(234)은 도 4에 도시한 바와 같이 제3 하드 마스크 패턴들(HM3)에 해당할 수 있다.
제1 스페이서 패턴들(232)은 도 3b에 도시한 바와 같이 제1 맨드릴 패턴들(230)의 측벽에 형성될 수 있다. 제2 맨드릴 패턴들(234)은 도 3c에 도시한 바와 같이 제1 맨드릴 패턴들(230)의 제거 후에 형성될 수 있다. 제2 맨드릴 패턴들(234)의 형성 위치는 도 4에 도시한 바와 같이 수직적으로 제1 스페이서 패턴들(232)의 하부에 위치할 수 있다. 제2 맨드릴 패턴들(234)의 형성 위치는 평면적으로 도 3c에 도시한 바와 같이 제1 스페이서 패턴들(232)의 형성 위치와 동일할 수 있다.
제1 스페이서 패턴들(232) 및 제2 맨드릴 패턴들(234)은 폭(W4)을 가질 수 있다. 제2 맨드릴 패턴들(234) 사이는 이격 거리(S4)를 가질 수 있다. 제1 맨드릴 패턴들 하부에 대응되는 제2 맨드릴 패턴들(234)의 내부 이격 거리는 S5를 가질 수 있다. 제2 맨드릴 패턴들의 내부 이격 거리(S5)는 제1 맨드릴 패턴들(230)의 폭(W5)에 해당될 수 있다.
계속하여, 도 4에 도시한 바와 같이 제2 맨드릴 패턴들(234)의 양측벽에 셀프 얼라인되고 제2 맨드릴 패턴들(234)의 하부에 제2 스페이서 패턴들(236, 236-1, SP2)을 형성할 수 있다. 도 3d에 도시한 바와 같이, 제2 맨드릴 패턴들(234)의 양측벽에 제2 스페이서 패턴들(236, 236-1)을 형성할 수 있다. 제2 스페이서 패턴들(236, 236-1)은 도 4에 도시한 바와 같이 제1 하드 마스크 패턴(HM1) 및 제2 하드 마스크 패턴(HM2)에 해당될 수 있다.
제2 스페이서 패턴들(236, 236-1)은 도 3d에 도시한 바와 같이 제2 맨드릴 패턴들(234) 사이에 형성될 수 있다. 제2 스페이서 패턴들(236, 236-1)은 도 4에 도시한 바와 같이 수직적으로 제1 맨드릴 패턴들(230) 사이의 하부 및 제2 맨드릴 패턴들(234) 사이의 하부에 형성될 수 있다.
제2 스페이서 패턴들(236, 236-1)은 도 3d에 도시한 바와 같이 평면적으로 제1 맨드릴 패턴들(230)의 내외부 및 제2 맨드릴 패턴들(234)의 내외부에 형성될 수 있다. 제2 스페이서 패턴들(236, 236-1)은 도 4에 도시한 바와 같이 수직적으로 제1 맨드릴 패턴들(230) 및 제2 맨드릴 패턴들(234)의 하부에 위치함과 아울러 제2 맨드릴 패턴들(234)의 내외부에 형성될 수 있다.
제2 스페이서 패턴들(236, 236-1)은 폭(W3)을 가질 수 있다. 제1 맨드릴 패턴들(230) 하부의 제2 스페이서 패턴들(236, 236-1)은 이격 거리(S2)를 가질 수 있고, 제2 맨드릴 패턴들(234)의 하부의 제2 스페이서 패턴들(236, 236-1)은 이격 거리(S3)를 가질 수 있다.
계속하여, 도 4에 도시한 바와 같이 제2 스페이서 패턴들(236, 236-1)의 양측벽에 셀프 얼라인되고 제2 스페이서 패턴들(236, 236-1)의 하부에 라인 패턴들(238, 240, LP)을 형성할 수 있다. 제2 맨드릴 패턴들(234) 하부의 제2 스페이서 패턴들(236-1) 사이의 라인 패턴들(238)은 최소 피쳐 사이즈(1F)의 폭(W1)을 가질 수 있다. 제1 맨드릴 패턴들(230) 하부의 라인 패턴들(240)은 폭(W1)보다 큰 폭(W2)을 가질 수 있다. 라인 패턴들(238) 사이는 이격 거리(S1)을 가질 수 있다.
라인 패턴들(238)은 도 1의 참조번호 116(112, 114) 및 도 2의 212 및 220(216, 218)에 해당할 수 있다. 라인 패턴들(240)은 도 1의 참조번호 118 및 도 2의 222에 해당할 수 있다. 라인 패턴들(238, 240)의 형성 위치는 층간 절연층(ILD) 레벨일 수 있다.
이하, 도 5는 앞서 도 1 내지 도 4에서 설명된 라인 패턴들을 포함하는 반도체 소자를 구현한 실시예를 설명하기 위하여 도시한 것이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 포함하는 반도체 소자의 일부 레이아웃도이다.
구체적으로, 반도체 소자(300)는 고밀도 영역(A) 및 저밀도 영역(B)을 포함할 수 있다. 고밀도 영역(A)은 단위 기억 소자들이 형성되는 셀 어레이 영역일 수 있다. 고밀도 영역(A)는 전원 또는 접지 패드가 형성되는 칩 영역일 수 있다. 저밀도 영역(B)은 고밀도 영역(A)에 형성된 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다. 또는, 저밀도 영역(B)은 셀 어레이 영역의 일부로서 비교적 큰 폭을 가지는 패턴이 형성되는 부분일 수 있다. 또한, 고밀도 영역(A)은 반도체 소자를 구동하는데 필요하지 않지만 반도체 소자의 설계나 제조 과정에서 필요한 더미 영역일 수 있다.
고밀도 영역(A)은 비교적 작은 치수의 제1 폭(W1) 및 제1 폭보다 큰 제2 폭을 가지고 상호 평행하게 연장되는 복수개의 라인 패턴들(352, 354)을 포함할 수 있다. 복수의 라인 패턴들(352, 354)은 비교적 작은 치수의 제1 이격 거리(S1)를 사이에 두고 서로 이격될 수 있다. 고밀도 영역(A)에서, 형성하고자 하는 단위 소자의 종류 및 원하는 특성에 따라 제1 폭(W1) 및 제1 이격 거리(S1)는 임의로 설계될 수 있다. 제1 폭(W1)은 반도체 소자의 최소 피쳐 사이즈(1F)일 수 있다. 제1 폭(W1) 및 제1 이격 거리(S1)는 수십 nm일 수 있다.
저밀도 영역(B)에는 비교적 큰 치수의 광폭(LW2)을 가지는 제2 광폭 라인 패턴(356)이 포함되어 있다. 광폭(LW2)는 수십 nm일 수 있다. 라인 패턴들(352, 354)은 셀 어레이 영역에 형성되는 복수의 활성 영역을 구성하고, 제2 광폭 라인 패턴(356)은 주변회로 영역을 구성할 수 있다. 또한, 라인 패턴들(352, 354)은 셀 어레이 영역에 형성되는 미세한 복수의 도전 패턴을 구성하고, 제2 광폭 라인 패턴(356)은 주변회로 영역 또는 셀 어레이 영역에 형성되는 비교적 큰 폭을 가지는 도전 패턴을 구성할 수 있다. 또는, 제2 광폭 라인 패턴(356)은 얼라인 키 (align key)를 구성할 수도 있다.
도 5에서는 고밀도 영역(A) 및 저밀도 영역(B)은 편의상 구분하여 도시한 것이고, 고밀도 영역(A) 및 저밀도 영역(B)이 연결되어 구성될 수 있다. 예컨대, 고밀도 영역(A) 및 저밀도 영역(B)에 형성된 라인 패턴(352, 354) 및 제2 광폭 라인 패턴(356)은 서로 연결될 수 있다.
도 6a 내지 도 6i, 및 도 7a 내지 도 7f를 참조하여 도 5의 반도체 소자(300)를 구현하는 방법의 일 실시예를 설명한다.
도 6a 내지 도 6i는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 라인 패턴들의 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 라인 패턴들의 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다.
도 6a 내지 도 6i에서, 고밀도 영역(A)에는 도 5의 X1-X1' 선 단면에 대응하는 부분이 도시되어 있고, 저밀도 영역(B)에는 도 5의 X2-X2' 선 단면에 대응하는 부분이 도시되어 있다. 도 6a 내지 도 6i의 고밀도 영역(A)은 도 7a 내지 도 7f에 공정 순서에 따른 평면도가 표시되어 있다. 도 7a 내지 도 7f의 X3-X3'는 도 5의 도 5의 X1-X1'에 대응될 수 있다.
도 6a 및 도 7a를 참조하면, 기판(302) 상의 고밀도 영역(A) 및 저밀도 영역(B)에 층간 절연층(305), 제1 하드 마스크층(310), 제2 하드 마스크층(315) 및 제3 하드 마스크층(320)을 형성한다. 고밀도 영역(A)의 제3 하드 마스크층(320) 상에 제1 맨드릴 패턴들(330)을 형성한다. 제1 하드 마스크층(310), 제2 하드 마스크층(315) 및 제3 하드 마스크층(320)은 실리콘 질화층, 폴리실리콘층, 탄소층 등으로 형성할 수 있다.
제1 맨드릴 패턴들(330)은 도 3a 및 도 4의 참조번호 230에 대응될 수 있다. 제1 맨드릴 패턴들(330)은 도 7a에 도시한 바와 같이 제1 방향(X축)으로 연장되고 제1 방향과 수직한 제2 방향(Y축)으로 서로 떨어져 위치할 수 있다.
제1 맨드릴 패턴들(330)은 고밀도 영역(A)에서만 제3 하드 마스크층(320) 위에 형성되고, 저밀도 영역(B)에서는 제1 맨드릴 패턴들(330)이 형성되지 않는다. 기판(302)은 실리콘 기판과 같은 반도체 기판으로 이루어질 수 있다. 기판(302) 상의 층간 절연층(305) 하부에는 반도체 소자를 구성하는 소자 구성 요소, 예컨대 소오스/드레인 영역, 및 게이트 전극 등이 형성되어 있을 수 있다.
제1 맨드릴 패턴들(330)은 폭(W5)을 가질 수 있다. 제1 맨드릴 패턴들(330) 사이는 이격 거리(S6)를 가질 수 있다. 제1 맨드릴 패턴들(330)의 폭(W5) 및 이격 거리(S6)는 최종적으로 구현하고자 하는 라인 패턴의 타켓폭에 의하여 정해질 수 있다. 특히, 제1 맨드릴 패턴들(330)의 이격 거리(S6)는 최종적으로 구현하고자 하는 라인 패턴들의 최소 피쳐 사이즈(1F)에 의하여 정해질 수 있다. 이격 거리(S6)는 최소 피쳐 사이즈의 3배(3F)보다 크고 4배(4F)보다 작게 할 수 있다.
제1 맨드릴 패턴들(330) 사이의 이격 거리(S6)에 의해 제3 하드 마스크층(320)은 3F보다 크고 4F 보다 작은 폭만큼 노출될 수 있다. 제1 맨드릴 패턴들(330)은 제3 하드 마스크층(320)에 대하여 서로 다른 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다.
도 6b 및 7b를 참조하면, 고밀도 영역(A) 및 저밀도 영역(B)에서 제1 맨드릴 패턴들(330)의 표면과 제3 하드 마스크층(320)의 노출된 표면을 덮는 제1 스페이서층(미도시)을 형성한 후, 상기 제3 하드 마스크층(320)의 상면이 노출될 때까지 제1 스페이서층을 에치백하여 고밀도 영역(A)에서 제1 맨드릴 패턴들(330)의 양측벽에 제1 스페이서 패턴들(332)을 형성한다. 도 6b에서, 제1 스페이서 패턴들(332)은 직사각형 형태로 표시하였으나 상부 부분은 에치백되어 둥근 모양이 될 수 있다.
제1 스페이서 패턴들(332)은 제1 맨드릴 패턴들(330) 및 제3 하드 마스크층(320) 각각에 대하여 서로 다른 식각 선택비를 제공할 수 있는 재료로 이루어질 수 있다. 제1 스페이서 패턴들(332)은 도 7b에 도시한 바와 같이 제1 방향(X축)으로 연장되고 제1 방향과 수직한 제2 방향으로 서로 떨어져 위치한다. 제1 스페이서 패턴들(332)은 제1 맨드릴 패턴들(330)을 둘러싸도록 형성될 수 있다.
제1 스페이서 패턴들(332)의 폭(W4)은 최소 피쳐 사이즈(1F)와 동일하게 설정될 수 있다. 제1 맨드릴 패턴들(330)의 측벽에 형성된 제1 스페이서 패턴들(332)의 이격 거리는 S4에 해당될 수 있다. 제1 스페이서 패턴들(332)의 평면상의 이격 거리(S4)는 도 3b에서 설명한 바와 같을 수 있다.
도 6c 및 7c를 참조하면, 제6c에 도시한 바와 같이 제1 맨드릴 패턴들(330)을 식각하여 제거한다. 제1 스페이서 패턴들(332)을 식각 마스크로 이용하여 고밀도 영역(A) 및 저밀도 영역(B)에서 제3 하드 마스크층(320)을 셀프 얼라인 방식으로 식각하여 고밀도 영역(A)에 제3 하드 마스크 패턴들(334)을 형성한다.
제3 하드 마스크 패턴들(334)은 도 3c의 제2 맨드릴 패턴들(234)에 해당할 수 있다. 제3 마스크 패턴들(334)은 제1 스페이서 패턴들(332)과 동일하게 폭(W4)을 가질 수 있다. 제3 마스크 패턴들(334)의 폭(W4)은 최소 피쳐 사이즈(1F)와 동일하게 설정될 수 있다. 제3 하드 마스크 패턴들(334)의 평면상의 폭(W4) 및 이격 거리(S4, S5)는 도 3c에서 설명한 바와 같을 수 있다.
도 6d 및 7d를 참조하면, 제1 스페이서 패턴들(332)을 제거한 후, 제3 하드 마스크 패턴들(334)의 양측벽에 제2 스페이서 패턴들(336)을 형성한다. 도 6d에서, 제2 스페이서 패턴들(336)은 직사각형 형태로 표시하였으나 상부 부분은 에치백되어 둥근 모양이 될 수 있다.
제2 스페이서 패턴들(336)은 폭(W3)을 가질 수 있다. 도 6c 및 도 7c에 도시한 제1 맨드릴 패턴들(330) 사이의 하부에 위치한 제3 하드 마스크 패턴들(334)의 이격 거리(S4)는 제2 스페이서 패턴들(336)의 폭은 W3에 해당될 수 있다.
이에 따라, 제2 스페이서 패턴들(336)은 제1 맨드릴 패턴들(330) 하부의 제1 스페이서 패턴들(332) 사이는 완전히 매립하여 형성할 수 있다. 이와 같이 제1 맨드릴 패턴들(330) 하부의 제1 스페이서 패턴들(332) 사이를 제2 스페이서 패턴들(336)로 완전히 매립할 경우 후속 공정에서 제2 스페이서 패턴들(336) 하부에는 라인 패턴들이 형성되지 않는다. 제2 스페이서 패턴들(336)의 평면상의 이격 거리(S2)는 도 3d에서 설명한 바와 같을 수 있다.
도 6e 및 도 7e를 참조하면, 제3 하드 마스크 패턴들(334)을 제거한다. 이어서, 제2 스페이서 패턴들(336)을 식각 마스크로 제2 하드 마스크층(315)을 셀프 얼라인 방식으로 식각하여 고밀도 영역에 제2 하드 마스크 패턴들(338)을 형성한다.
제1 맨드릴 패턴들(330) 하부의 제2 하드 마스크 패턴들(338) 사이는 이격거리(S2)를 가질 수 있다. 제3 하드 마스크 패턴들(334) 하부의 제2 하드 마스크 패턴들(338) 사이는 이격거리(S3)를 가질 수 있다. 제2 하드 마스크 패턴들(338)의 이격 거리(S2, S3)는 도 3d에서 설명한 바와 같을 수 있다.
도 6f 및 도 6g를 참조하면, 제2 스페이서 패턴들(336)을 제거한 후, 제2 하드 마스크 패턴들(338)을 식각 마스크로 제1 하드 마스크층(310)을 셀프 얼라인 방식으로 식각하여 제1 하드 마스크 패턴들(340)을 형성한다.
계속하여, 도 6g에 도시한 바와 같이 제2 하드 마스크 패턴들(338)을 제거한 후, 제1 하드 마스크 패턴들(340)을 식각 마스크로 층간 절연층(305)을 셀프 얼라인 방식으로 식각하여 복수개의 트랜치들(342, 344, 346)을 형성한다. 이렇게 되면, 고밀도 영역(A)의 트랜치들(342)의 폭(W1)은 후속 공정에서 라인 패턴의 최소 피쳐 사이즈(1F)가 될 수 있다. 고밀도 영역(A)의 트랜치들(344)의 폭(W2)은 후속 공정에서 광폭 라인 패턴의 폭일 수 있다.
도 6h, 도 6i 및 도 7f를 참조하면, 도 6h에 도시한 바와 같이 트랜치들(342, 344, 346) 내에 도전층(348, 350)을 형성한다. 계속하여, 도 6i에 도시한 바와 같이 도전층(348, 350)을 에치백함으로써 라인 패턴들(352, 354, 356)을 형성한다. 이와 같이 라인 패턴들(352, 354, 356)은 다마신 공정으로 형성할 수 있다.
고밀도 영역(A)에서 라인 패턴(352)의 폭(W1)은 최소 피쳐 사이즈(1F)가 될 수 있다. 라인 패턴(354)은 라인 패턴(352)보다 큰 폭(W2)을 갖는 광폭 라인 패턴일 수 있다. 라인 패턴들(352, 354) 간의 이격 거리(S1)는 동일할 수 있다. 저밀도 영역(B)에는 제2 광폭 라인 패턴(356)이 형성될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
구체적으로, 라인 패턴들(400)은 제1 폭(W1)을 갖는 두 개의 서브 라인 패턴들(402, 404)로 이루어진 라인 패턴 세트(406)를 포함할 수 있다. 라인 패턴 세트(406)를 구성하는 서브 라인 패턴들(402, 404)의 제1 폭(W1)은 최소 피쳐 사이즈(1F)일 수 있다. 라인 패턴들(400)은 라인 패턴 세트(406)의 일측에 제2 방향으로 제1 이격 거리(S1)만큼 떨어지고 제2 방향으로 제1 폭(W1)보다 큰 제2 폭(W2)을 갖게 배치된 광폭 라인 패턴(408)을 포함할 수 있다.
라인 패턴들(400)은 도 1 및 도 2의 라인 패턴(100, 200)에 해당할 수 있다. 라인 패턴들(400)의 일측에는 콘택 패드(C)가 형성될 수 있다. 콘택 패드(C)는 서브 라인 패턴들(402, 404) 및 광폭 라인 패턴(408)과 연결되어 서브 라인 패턴들(402, 404) 및 광폭 라인 패턴(408)의 순서대로 반대편에 형성될 수 있다.
라인 패턴들(400)의 우측 말단은 서브 라인 패턴들(402, 404) 및 광폭 라인 패턴(408)보다 폭이 더 넓어진 돌출 패턴들(410)이 연결될 수 있다. 돌출 패턴들(410)에 콘택 패드(c)가 형성될 수 있다. 서로 인접하는 돌출 패턴들(410) 사이의 이격 거리는 S1일 수 있다. 이격 거리(S1)는 최소 피쳐 사이즈(1F)보다 크고 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다. 따라서, 돌출 패턴들(410)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
라인 패턴들(400)의 좌측 말단은 라인 형태로 형성되고 돌출 패턴들이 형성되지 않는다. 라인 패턴들(400)의 좌측 말단에는 서브 라인 패턴들(402, 404) 및 광폭 라인 패턴(408)과 떨어져 위치하는 E자 모양의 보조 패턴(412)이 형성될 수 있다. 서브 라인 패턴들(402, 404) 및 광폭 라인 패턴(408)과 보조 패턴(412)간의 이격 거리는 S1일 수 있다. 앞서 설명한 바와 같이 서브 라인 패턴들(402, 404), 광폭 라인 패턴(408) 및 보조 패턴(412)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
구체적으로, 라인 패턴들(500)은 제1 폭(W1)을 갖는 두 개의 서브 라인 패턴들(502, 504)로 이루어진 라인 패턴 세트(506)를 포함한다. 라인 패턴 세트(506)를 구성하는 서브 라인 패턴들(502, 504)의 제1 폭(W1)은 최소 피쳐 사이즈(1F)일 수 있다. 라인 패턴들(500)은 라인 패턴 세트(506)의 일측에 제2 방향으로 제1 이격 거리(S1)만큼 떨어지고 제2 방향으로 제1 폭(W1)보다 큰 제2 폭(W2)을 갖게 배치된 광폭 라인 패턴(508)을 포함할 수 있다.
라인 패턴들(500)은 도 1 및 도 2의 라인 패턴(100, 200)에 해당할 수 있다. 라인 패턴들(500)의 일측에는 콘택 패드(C)가 형성될 수 있다. 콘택 패드(C)는 서브 라인 패턴들(502, 504) 및 광폭 라인 패턴(508)과 연결되어 서브 라인 패턴들(502, 504) 및 광폭 라인 패턴(508)의 제2 방향으로 2 라인씩 순서대로 반대편에 형성될 수 있다.
라인 패턴들(400)의 좌측 및 우측 말단에 서브 라인 패턴들(502, 504) 및 광폭 라인 패턴(508)보다 폭이 더 넓어진 돌출 패턴들(510)이 연결될 수 있다. 돌출 패턴들(510)에는 콘택 패드(C)가 형성될 수 있다. 돌출 패턴들(510)은 라인 패턴들(400)에서 양의 제2 방향 및 음의 제2 방향으로 교대로 돌출되어 형성될 수 있다. 서로 인접하는 돌출 패턴들(510) 사이의 이격 거리는 S1일 수 있다. 이격 거리(S1)는 최소 피쳐 사이즈(1F)보다 크고 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다. 따라서, 돌출 패턴들(510)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
더하여, 라인 패턴들(500)의 좌측 및 우착 말단에는 서브 라인 패턴들(502, 504) 및 광폭 라인 패턴(508)과 떨어져 위치하는 일자 모양의 보조 패턴(512)이 형성될 수 있다. 서브 라인 패턴들(502, 504) 및 광폭 라인 패턴(508)과 보조 패턴(512)간의 이격 거리는 S1일 수 있다. 앞서 설명한 바와 같이 서브 라인 패턴들(502, 504), 광폭 라인 패턴(508) 및 보조 패턴(512)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
구체적으로, 라인 패턴들(600)은 제1 폭(W1)을 갖는 두 개의 서브 라인 패턴들(602, 604)로 이루어진 라인 패턴 세트(606)를 포함한다. 라인 패턴 세트(606)를 구성하는 서브 라인 패턴들(602, 604)의 제1 폭(W1)은 최소 피쳐 사이즈(1F)일 수 있다. 라인 패턴들(600)은 라인 패턴 세트(606)의 일측에 제2 방향으로 제1 이격 거리(S1)만큼 떨어지고 제2 방향으로 제1 폭(W1)보다 큰 제2 폭(W2)을 갖게 배치된 광폭 라인 패턴(608)을 포함할 수 있다.
라인 패턴들(600)은 도 1 및 도 2의 라인 패턴(100, 200)에 해당할 수 있다. 라인 패턴들(600)의 일측에는 콘택 패드(C)가 형성될 수 있다. 콘택 패드(C)는 서브 라인 패턴들(602, 604) 및 광폭 라인 패턴(608)과 연결되어 서브 라인 패턴들(602, 604) 및 광폭 라인 패턴(608)의 제2 방향으로 2 라인씩 순서대로 반대편에 형성될 수 있다.
라인 패턴들(600)의 좌측 및 우측 말단에 서브 라인 패턴들(602, 604) 및 광폭 라인 패턴(608)보다 폭이 더 넓어진 돌출 패턴들(610)이 연결될 수 있다. 돌출 패턴들(610)에는 콘택 패드(C)가 형성될 수 있다. 돌출 패턴들(610)은 라인 패턴들(600)의 좌측 및 우측 말단에서 음의 제2 방향 및 양의 제2 방향으로 교대로 돌출되어 형성될 수 있다.
서로 인접하는 돌출 패턴들(610) 사이의 이격 거리는 S1일 수 있다. 이격 거리(S1)는 최소 피쳐 사이즈(1F)보다 크고 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다. 따라서, 돌출 패턴들(610)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
더하여, 라인 패턴들(600)의 좌측 및 우착 말단에는 서브 라인 패턴들(604)및 돌출 패턴들(610)과 연결되고 서로 떨어져 위치하는 보조 패턴들(612)이 형성될 수 있다. 돌출 패턴들(610) 사이, 보조 패턴들(612) 사이 및 돌출 패턴들(610)과 보조 패턴들(612)간의 이격 거리는 S1일 수 있다. 앞서 설명한 바와 같이 돌출 패턴들(610) 및 보조 패턴들(612)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 라인 패턴들을 갖는 반도체 소자의 일부 레이아웃도이다.
구체적으로, 라인 패턴들(700)은 제1 폭(W1)을 갖는 두 개의 서브 라인 패턴들(702, 704)로 이루어진 라인 패턴 세트(706)를 포함한다. 라인 패턴 세트(706)를 구성하는 서브 라인 패턴들(702, 704)의 제1 폭(W1)은 최소 피쳐 사이즈(1F)일 수 있다. 라인 패턴들(700)은 라인 패턴 세트(706)의 일측에 제2 방향으로 제1 이격 거리(S1)만큼 떨어지고 제2 방향으로 제1 폭(W1)보다 큰 제2 폭(W2)을 갖게 배치된 광폭 라인 패턴(708)을 포함할 수 있다.
라인 패턴들(700)은 도 1 및 도 2의 라인 패턴(100, 200)에 해당할 수 있다. 라인 패턴들(700)의 일측에는 콘택 패드(C)가 형성될 수 있다. 콘택 패드(C)는 서브 라인 패턴들(702, 704) 및 광폭 라인 패턴(708)과 연결되어 서브 라인 패턴들(702, 704) 및 광폭 라인 패턴(708)의 제2 방향으로 6 라인씩 순서대로 반대편에 형성될 수 있다. 필요에 따라서, 콘택 패드(C)는 서브 라인 패턴들(702, 704) 및 광폭 라인 패턴(708)의 제2 방향으로 3 라인, 4라인, 5라인 등의 순서대로 반대편에 형성될 수 있다.
라인 패턴들(700)의 제1 그룹(LPG1)의 우측 말단에 서브 라인 패턴들(702, 704) 및 광폭 라인 패턴(708)보다 폭이 더 넓어진 돌출 패턴들(710)이 연결될 수 있다. 돌출 패턴들(710)에는 콘택 패드(C)가 형성될 수 있다. 돌출 패턴들(710)은 라인 패턴들(600)의 우측 말단에서 제2 방향으로 돌출되어 형성될 수 있다. 라인 패턴들(700)의 제1 그룹(LPG1)의 좌측 말단에 서브 라인 패턴들(702, 704) 및 광폭 라인 패턴(708)과 연결된 보조 패턴들(712)이 형성될 수 있다.
서로 인접하는 돌출 패턴들(710) 사이 및 보조 패턴들(712)의 이격 거리는 S1일 수 있다. 이격 거리(S1)는 최소 피쳐 사이즈(1F)보다 크고 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다. 따라서, 돌출 패턴들(710) 및 보조 패턴들(712)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
라인 패턴들(700)의 제2 그룹(LPG2)의 좌측 말단에 서브 라인 패턴들(702, 704) 및 광폭 라인 패턴(708)보다 폭이 더 넓어진 돌출 패턴들(714)이 연결될 수 있다. 돌출 패턴들(714)에는 콘택 패드(C)가 형성될 수 있다. 돌출 패턴들(714)은 라인 패턴들(600)의 좌측 말단에서 음의 제2 방향으로 돌출되어 형성될 수 있다. 라인 패턴들(700)의 제2 그룹(LPG2)의 우측 말단에 서브 라인 패턴들(702, 704) 및 광폭 라인 패턴(708)과 연결된 보조 패턴들(716)이 형성될 수 있다.
서로 인접하는 돌출 패턴들(714) 사이 및 보조 패턴들(716)의 이격 거리는 S1일 수 있다. 이격 거리(S1)는 최소 피쳐 사이즈(1F)보다 크고 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작을 수 있다. 따라서, 돌출 패턴들(714) 및 보조 패턴들(716)은 서로 연결되지 않고 독립적인 패턴으로 형성될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
메모리 카드(800)는 명령 및 어드레스 신호 C/A를 생성하는 메모리 콘트롤러(820)와, 메모리 모듈(810), 예를 들면 1 개 또는 복수의 플래시 메모리 소자를 포함하는 플래시 메모리를 포함할 수 있다. 메모리 콘트롤러(820)는 호스트에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트로부터 수신하는 호스트 인터페이스(823)와, 명령 및 어드레스 신호를 다시 메모리 모듈(810)에 전송하거나 이들 신호를 메모리 모듈(810)로부터 수신하는 메모리 인터페이스(825)를 포함한다. 호스트 인터페이스(823), 콘트롤러(824), 및 메모리 인터페이스(825)는 공통 버스 (common bus)를 통해 SRAM과 같은 콘트롤러 메모리(821) 및 CPU와 같은 프로세서(822)와 통신한다.
메모리 모듈(810)은 메모리 콘트롤러(820)로부터 명령 및 어드레스 신호를 수신하고, 응답으로서 메모리 모듈(810)상의 메모리 소자중 적어도 하나에 데이터를 저장하고 상기 메모리 소자중 적어도 하나로부터 데이터를 검색한다. 각 메모리 소자는 복수의 어드레스 가능한 메모리 셀과, 명령 및 어드레스 신호를 수신하고 프로그래밍 및 독출 동작중에 어드레스 가능한 메모리 셀중 적어도 하나를 억세스하기 위하여 행 신호 및 열 신호를 생성하는 디코더를 포함한다.
메모리 콘트롤러(820)를 포함하는 메모리 카드(1200)의 각 구성품들, 메모리 콘트롤러(820)에 포함되는 전자 소자들(821, 822, 823, 824, 825), 및 메모리 모듈(810)은 본 발명의 기술적 사상에 의한 실시예들에 따른 라인 패턴들을 포함하는 반도체 소자를 채용할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 블록 다이어그램이다.
구체적으로, 메모리 시스템(900)은 공통 버스(960)를 통해 통신하는 CPU와 같은 프로세서(930), 랜덤 억세스 메모리(940), 유저 인터페이스(950) 및 모뎀(920)을 포함할 수 있다. 상기 각 소자들은 버스(960)를 통해 메모리 카드(910)에 신호를 전송하고 메모리 카드(910)로부터 신호를 수신한다. 메모리 카드(910)는 메모리 컨트롤러(912)와 플래쉬 메모리(911)를 포함할 수 있다.
메모리 카드(910)와 함께 프로세서(930), 랜덤 억세스 메모리(940), 유저 인터페이스(950) 및 모뎀(920)을 포함하는 메모리 시스템(900)의 각 구성품들은 본 발명의 기술적 사상에 의한 실시예들에 따른 라인 패턴을 포함하는 반도체 소자를 포함할 수 있다. 메모리 시스템(900)은 다양한 전자 응용 분야에 응용될 수 있다. 예를 들면, SSD (solid state drives), CIS (CMOS image sensors) 및 컴퓨터 응용 칩 세트 분야에 응용될 수 있다.
본 명세서에서 개시된 메모리 시스템들 및 소자들은 예를 들면, BGA (ball grid arrays), CSP (chip scale packages), PLCC (plastic leaded chip carrier), PDIP (plastic dual in-line package), MCP (multi-chip package), WFP (wafer-level fabricated package), WSP (wafer-level processed stock package) 등을 포함하는 다양한 소자 패키지 형태들 중 임의의 형태로 패키지될 수 있으며, 상기 예시된 바에 한정되는 것은 아니다.
지금까지의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 반도체 소자, 110, 210, 238, 240, 352, 354, 356: 라인 패턴들, 112, 114, 216, 218: 서브 라인 패턴들, 116: 라인 패턴 세트, 118: 광폭 라인 패턴, 212: 제1 라인 패턴, 214: 제2 라인 패턴, 220: 제3 라인 패턴 세트, 222: 제4 라인 패턴, 224: 제5 라인 패턴, 230, 330: 제1 맨드릴 패턴들, 232, 332: 제1 스페이서 패턴들, 234: 제2 맨드릴 패턴들, 236, 336: 제2 스페이서 패턴들, 310, 315, 320: 하드 마스크층, 334, 338, 340: 하드 마스크 패턴들, 342: 트랜치, 348: 도전층,

Claims (10)

  1. 제1 방향으로 연장되어 있고, 상기 제1 방향과 수직인 제2 방향으로 제1 이격 거리만큼 떨어져 배치된 복수개의 라인 패턴들을 포함하고,
    상기 라인 패턴들은,
    상기 제2 방향으로 상기 제1 이격 거리만큼 서로 떨어져 배치되고 제2 방향으로 최소 피쳐 사이즈(1F)의 제1 폭을 갖는 두 개의 서브 라인 패턴들로 이루어진 라인 패턴 세트와, 상기 라인 패턴 세트의 양측에 상기 제2 방향으로 상기 제1 이격 거리만큼 떨어지고 상기 제2 방향으로 제1 폭보다 큰 제2 폭을 갖게 배치된 2개의 광폭 라인 패턴들을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 라인 패턴들간의 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)에 의하여 정해지고, 상기 라인 패턴들간의 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)보다 크고 상기 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작은 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 라인 패턴들은 도전 라인 패턴들이고, 상기 제1 방향으로 상기 라인 패턴 세트 및 상기 광폭 라인 패턴들의 일측 단부에는 콘택 패드가 배치되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 방향 및 제2 방향으로 상기 라인 패턴 세트 및 상기 광폭 라인 패턴들의 주위에는 상기 제1 이격 거리만큼 떨어져서 보조 패턴이 배치되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1 방향으로 연장되어 있고, 상기 제1 방향과 수직인 제2 방향으로 최소 피쳐 사이즈(1F)의 제1 폭을 가지게 배치된 제1 라인 패턴;
    상기 제1 라인 패턴과 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제1 라인 패턴으로부터 제2 방향으로 제1 이격 거리만큼 떨어지고 상기 제1 폭보다 큰 제2 폭을 가지게 배치된 제2 라인 패턴;
    상기 제2 라인 패턴과 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제2 라인 패턴으로부터 제2 방향으로 상기 제1 이격 거리만큼 떨어지고, 상기 제2 방향으로 상기 제1 폭을 가지며 서로 상기 제1 이격 거리만큼 떨어져 배치된 두 개의 서브 라인 패턴들을 포함하는 제3 라인 패턴 세트;
    상기 제3 라인 패턴 세트와 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제3 라인 패턴 세트의 일측으로부터 상기 제2 방향으로 상기 제1 이격 거리만큼 떨어지고 상기 제1 폭보다 큰 제2 폭을 가지게 배치된 제4 라인 패턴; 및
    상기 제4 라인 패턴과 평행하게 상기 제1 방향으로 연장되어 있고, 상기 제4 라인 패턴으로부터 제2 방향으로 상기 제1 이격 거리만큼 떨어지고, 상기 제2 방향으로 상기 제1 폭을 가지게 배치된 제5 라인 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)에 의하여 정해지고, 상기 제1 이격 거리는 상기 최소 피쳐 사이즈(1F)보다 크고 상기 최소 피쳐 사이즈(1F)의 두 배(2F)보다는 작은 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서, 상기 제1 라인 패턴, 제2 라인 패턴, 제3 라인 패턴 세트, 제4 라인 패턴 및 제5 라인 패턴은 하나의 라인 패턴 그룹을 구성하고, 상기 라인 패턴 그룹이 상기 제2 방향으로 상기 제1 이격 거리만큼 떨어져 복수개 배치되어 있는 것을 특징으로 하는 반도체 소자.
  8. 기판 상에 형성된 층간 절연층;
    상기 층간 절연층 내에 제1 이격 거리만큼 떨어져 형성된 복수개의 트랜치들;
    상기 트랜치들 내에 매립된 복수개의 라인 패턴들을 포함하고,
    상기 라인 패턴들은,
    최소 피쳐 사이즈(1F)인 제1 폭을 갖는 두 개의 서브 라인 패턴들로 이루어진 라인 패턴 세트와, 상기 라인 패턴 세트의 양측에 배치되고 상기 제1 폭보다 큰 제2 폭을 갖는 2개의 광폭 라인 패턴들을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 기판은 고밀도 영역 및 저밀도 영역을 포함하고, 상기 고밀도 영역에는 상기 라인 패턴들이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 저밀도 영역에는 상기 서브 라인 패턴들 및 상기 광폭 라인 패턴들보다 폭이 더 큰 제2 광폭 라인 패턴이 형성되어 있는 것을 특징으로 하는 반도체 소자.
KR1020150053774A 2015-04-16 2015-04-16 라인 패턴들을 포함하는 반도체 소자 KR102345538B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150053774A KR102345538B1 (ko) 2015-04-16 2015-04-16 라인 패턴들을 포함하는 반도체 소자
US15/009,921 US10068768B2 (en) 2015-04-16 2016-01-29 Semiconductor device including line patterns
TW105110832A TWI685020B (zh) 2015-04-16 2016-04-07 包含線圖案的半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150053774A KR102345538B1 (ko) 2015-04-16 2015-04-16 라인 패턴들을 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20160123576A KR20160123576A (ko) 2016-10-26
KR102345538B1 true KR102345538B1 (ko) 2021-12-30

Family

ID=57128597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150053774A KR102345538B1 (ko) 2015-04-16 2015-04-16 라인 패턴들을 포함하는 반도체 소자

Country Status (3)

Country Link
US (1) US10068768B2 (ko)
KR (1) KR102345538B1 (ko)
TW (1) TWI685020B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US10043703B2 (en) * 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US9870942B1 (en) * 2017-01-19 2018-01-16 Globalfoundries Inc. Method of forming mandrel and non-mandrel metal lines having variable widths
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
US10366917B2 (en) * 2018-01-04 2019-07-30 Globalfoundries Inc. Methods of patterning variable width metallization lines
US10340180B1 (en) * 2018-01-16 2019-07-02 Globalfoundries Inc. Merge mandrel features
US10910221B2 (en) * 2019-06-28 2021-02-02 Nanya Technology Corporation Semiconductor device structure with a fine pattern and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206686A1 (en) * 2007-02-28 2008-08-28 Samsung Electronics Co., Ltd. Method of forming fine patterns of semiconductor device
US20140264516A1 (en) 2013-03-14 2014-09-18 Bum-seok Seo Methods of forming patterns and methods of manufacturing semiconductor devices using the same
US20150099343A1 (en) 2012-08-08 2015-04-09 SK Hynix Inc. Semiconductor memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
KR101346294B1 (ko) * 2007-03-12 2014-01-02 삼성전자주식회사 반도체 소자의 형성 방법
KR100955265B1 (ko) 2007-08-31 2010-04-30 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
KR101565796B1 (ko) 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR100994715B1 (ko) 2008-12-31 2010-11-17 주식회사 하이닉스반도체 4중 패터닝을 이용한 반도체 소자의 미세 패턴 형성방법
KR101566405B1 (ko) 2009-01-07 2015-11-05 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR20100083581A (ko) 2009-01-14 2010-07-22 삼성전자주식회사 반도체 소자의 형성방법
KR101565798B1 (ko) * 2009-03-31 2015-11-05 삼성전자주식회사 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자
US8288083B2 (en) 2010-11-05 2012-10-16 Micron Technology, Inc. Methods of forming patterned masks
US8389383B1 (en) 2011-04-05 2013-03-05 Micron Technology, Inc. Patterned semiconductor bases, and patterning methods
US20130065397A1 (en) * 2011-09-12 2013-03-14 Vigma Nanoelectronics Methods to increase pattern density and release overlay requirement by combining a mask design with special fabrication processes
US8772183B2 (en) 2011-10-20 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated circuit
US8735267B1 (en) 2012-12-06 2014-05-27 Nanya Technology Corporation Buried word line structure and method of forming the same
US9093378B2 (en) 2013-03-15 2015-07-28 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device using SADP process
KR102339781B1 (ko) * 2014-12-19 2021-12-15 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206686A1 (en) * 2007-02-28 2008-08-28 Samsung Electronics Co., Ltd. Method of forming fine patterns of semiconductor device
US20150099343A1 (en) 2012-08-08 2015-04-09 SK Hynix Inc. Semiconductor memory device
US20140264516A1 (en) 2013-03-14 2014-09-18 Bum-seok Seo Methods of forming patterns and methods of manufacturing semiconductor devices using the same

Also Published As

Publication number Publication date
KR20160123576A (ko) 2016-10-26
TWI685020B (zh) 2020-02-11
US10068768B2 (en) 2018-09-04
US20160307844A1 (en) 2016-10-20
TW201707061A (zh) 2017-02-16

Similar Documents

Publication Publication Date Title
KR102345538B1 (ko) 라인 패턴들을 포함하는 반도체 소자
JP6399887B2 (ja) Ｔｓｖ構造を具備した集積回路素子及びその製造方法
US20200176453A1 (en) Semiconductor structure with capacitor landing pad and method of make the same
US9761602B2 (en) Semiconductor memory device
CN103247577A (zh) 包括精细图案的半导体器件的制造方法
JP5426130B2 (ja) ストレージノードを有する半導体装置及びその形成方法
US9786552B2 (en) Methods of forming fine patterns including pad portion and line portion
JP2011061003A (ja) 配線パターン形成方法および半導体装置の製造方法、半導体装置、データ処理システム
US7541625B2 (en) Semiconductor integrated circuit
KR20140129787A (ko) 하드마스크구조물 및 그를 이용한 반도체장치의 미세 패턴 형성 방법
KR20130137955A (ko) 반도체 장치
JP2010161173A (ja) 半導体記憶装置
US20060276019A1 (en) Method for production of contacts on a wafer
US11749614B2 (en) Through-silicon via (TSV) key for overlay measurement, and semiconductor device and semiconductor package including TSV key
KR20150094073A (ko) 더블 패터닝을 이용한 반도체 소자 형성 방법
US11393781B2 (en) Semiconductor device and manufacturing method thereof
US10923407B2 (en) Semiconductor device
US20190214345A1 (en) Semiconductor device including conductive patterns and method of fabricating the same
KR20120126719A (ko) 반도체 소자의 제조 방법
KR101177486B1 (ko) 반도체 소자 및 그 형성 방법
JP2006165040A (ja) 半導体装置及び半導体装置のパターン設計方法
US9793210B2 (en) Power line layout structure of semiconductor device and method for forming the same
KR20060001489A (ko) 반도체 소자
JP2005259814A (ja) 半導体記憶装置およびその製造方法
JP2015198136A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant