TWI685020B - 包含線圖案的半導體裝置 - Google Patents

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TWI685020B TW105110832A TW105110832A TWI685020B TW I685020 B TWI685020 B TW I685020B TW 105110832 A TW105110832 A TW 105110832A TW 105110832 A TW105110832 A TW 105110832A TW I685020 B TWI685020 B TW I685020B
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李鍾弦
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Abstract

本發明提供一種半導體裝置。所述裝置包括：多個線圖案，在第一方向上延伸且被排列成在垂直於所述第一方向的第二方向上彼此間隔開第一空間。所述線圖案包括：包括兩個子線圖案的線圖案集合，所述兩個子線圖案被排列成在所述第二方向上彼此間隔開所述第一空間，且在所述第二方向上具有最小特徵大小（1F）的第一寬度；以及寬寬度線圖案，被排列成在所述第二方向上與所述線圖案集合的一側間隔開所述第一空間，且在所述第二方向上具有較所述第一寬度大的第二寬度。

Description

包含線圖案的半導體裝置 [相關申請案的交叉參考]
本申請案主張於2015年4月16日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0053774號的權利，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明實施例是有關於一種半導體裝置，且更具體而言，是有關於一種包含線圖案的半導體裝置。
為對半導體裝置進行高度積體化，即達成積體電路(integrated circuit，IC)半導體裝置，可能需要減小圖案。必須減小單位裝置的大小，以使相對大數目的單位裝置積體於小的區域中。隨著在半導體裝置的設計規則中急劇減小，在實施半導體裝置時所需的圖案(例如，線圖案)需被形成為具有較光刻製程(photolithography process)的解析度極限小的大小。
實施例提供一種包含線圖案的半導體裝置，所述線圖案具有較光刻製程的解析度極限小的大小。
根據實施例的態樣，一種半導體裝置可包括：多個線圖案，在第一方向上延伸且被排列成在垂直於所述第一方向的第二方向上彼此間隔開第一空間。所述線圖案可包括：包括兩個子線圖案的線圖案集合，所述兩個子線圖案被排列成在所述第二方向上彼此間隔開所述第一空間，且在所述第二方向上具有最小特徵大小(1F)的第一寬度；以及寬寬度線圖案，被排列成在所述第二方向上與所述線圖案集合的一側間隔開所述第一空間，且在所述第二方向上具有較所述第一寬度大的第二寬度。
所述線圖案之間的所述第一空間可取決於所述最小特徵大小。所述線圖案之間的所述第一空間可大於所述最小特徵大小且小於所述最小特徵大小的兩倍(2F)。
寬寬度線圖案可被排列成在所述第二方向上與所述線圖案集合的兩側間隔開所述第一空間。所述線圖案可為導電性線圖案。
在所述第一方向上，在所述線圖案集合的一側端部及所述寬寬度線圖案的一側端部上可排列有接觸墊。
在所述第一方向上及所述第二方向上可排列有輔助圖案，所述輔助圖案與所述線圖案集合及所述寬寬度線圖案間隔開所述第一空間。
根據實施例的另一態樣，一種半導體裝置可包括：第一線圖案，在第一方向上延伸且在垂直於所述第一方向的第二方向上具有最小特徵大小的第一寬度；第二線圖案，在所述第一方向上平行於所述第一線圖案延伸，所述第二線圖案被排列成在所述第二方向上與所述第一線圖案間隔開第一空間，且所述第二線圖案具有較所述第一寬度大的第二寬度；第三線圖案集合，在所述第一方向上平行於所述第二線圖案延伸，所述第三線圖案集合被排列成在所述第二方向上與所述第二線圖案間隔開所述第一空間，所述第三線圖案集合包括兩個子線圖案，所述兩個子線圖案在所述第二方向上具有所述第一寬度，且所述兩個子線圖案被排列成彼此間隔開所述第一空間；第四線圖案，在所述第一方向上平行於所述第三線圖案集合延伸，所述第四線圖案被排列成在所述第二方向上與所述第三線圖案集合的一側間隔開所述第一空間，且所述第四線圖案具有較所述第一寬度大的所述第二寬度；以及第五線圖案，在所述第一方向上平行於所述第四線圖案延伸，所述第五線圖案被排列成在所述第二方向上與所述第四線圖案間隔開所述第一空間，所述第五線圖案在所述第二方向上具有所述第一寬度。
所述第一空間可取決於所述最小特徵大小。所述第一空間可大於所述最小特徵大小且小於所述最小特徵大小的兩倍。
所述第三線圖案集合可包括：第一子線圖案，被排列成與所述第二線圖案間隔開；以及第二子線圖案，被排列成與所述 第四線圖案間隔開。
所述第一線圖案、所述第二線圖案、所述第三線圖案集合、所述第四線圖案及所述第五線圖案可為導電性線圖案。
在所述第一方向上，在所述第一線圖案、所述第二線圖案、所述第三線圖案集合、所述第四線圖案及所述第五線圖案的相應一側端部中可排列有接觸墊。
所述第一線圖案、所述第二線圖案、所述第三線圖案集合、所述第四線圖案及所述第五線圖案可構成一個線圖案群組。多個線圖案群組可被排列成在所述第二方向上彼此間隔開所述第一空間。
根據實施例的又一態樣，一種半導體裝置可包括：層間絕緣層，形成於基板上；多個溝槽，形成於所述層間絕緣層中並被排列成彼此間隔開第一空間；以及多個線圖案，隱埋於所述溝槽中。所述線圖案可包括：包括兩個子線圖案的線圖案集合，所述兩個子線圖案具有最小特徵大小的第一寬度；以及第一寬寬度線圖案，被排列於所述線圖案集合的一側且具有較所述第一寬度大的第二寬度。
所述溝槽可具有所述第一寬度及所述第二寬度，所述線圖案集合的所述兩個子線圖案可隱埋於具有所述第一寬度的溝槽中，且所述第一寬寬度線圖案可隱埋於具有所述第二寬度的溝槽中。
所述第一空間可取決於所述最小特徵大小並且大於所述 最小特徵大小且小於所述最小特徵大小的兩倍。
所述線圖案集合及所述第一寬寬度線圖案可為導電性線圖案，且在所述線圖案集合及所述第一寬寬度線圖案中可排列有接觸墊。
所述基板可包括高密度區及低密度區，且在所述高密度區中可形成有所述線圖案。在所述低密度區中可形成有第二寬寬度線圖案，所述第二寬寬度線圖案具有較所述子線圖案及所述第一寬寬度線圖案大的寬度。
1F‧‧‧最小特徵大小
100、200、300‧‧‧半導體裝置
110、210、238、240、352、354、356、400、500、600、700、LP‧‧‧線圖案
112、114、216、218、402、404、502、504、602、604、702、704‧‧‧子線圖案
116、406、506、606、706‧‧‧線圖案集合
118、408、508、608、708‧‧‧寬寬度線圖案
212‧‧‧第一線圖案
214‧‧‧第二線圖案
220‧‧‧第三線圖案集合
222‧‧‧第四線圖案
224‧‧‧第五線圖案
230、330、MP1‧‧‧第一芯軸圖案
232、SP1‧‧‧第一間隔壁圖案
234、MP2‧‧‧第二芯軸圖案
236、236-1、SP2‧‧‧第二間隔壁圖案
302‧‧‧基板
305、305‧‧‧層間絕緣層
310‧‧‧第一硬遮罩層
315‧‧‧第二硬遮罩層
320‧‧‧第三硬遮罩層
332‧‧‧第一間隔壁圖案
334‧‧‧第三硬遮罩圖案
336‧‧‧第二間隔壁圖案
338‧‧‧第二硬遮罩圖案
340‧‧‧第一硬遮罩圖案
342、344、346‧‧‧溝槽
348、350‧‧‧導電性層
410、510、610、710、714‧‧‧突出圖案
412、512、612、712、716‧‧‧輔助圖案
800、910‧‧‧記憶卡
810‧‧‧記憶體模組
820、912‧‧‧記憶體控制器
821‧‧‧控制器記憶體
822、930‧‧‧處理器
823‧‧‧主機介面
824‧‧‧控制器
825‧‧‧記憶體介面
900‧‧‧記憶體系統
911‧‧‧快閃記憶體
920‧‧‧數據機
940‧‧‧隨機存取記憶體
950‧‧‧使用者介面
960‧‧‧共用匯流排
A‧‧‧高密度區
B‧‧‧低密度區
C‧‧‧接觸墊
HM1‧‧‧第一硬遮罩圖案
HM2‧‧‧第二硬遮罩圖案
HM3‧‧‧第三硬遮罩圖案
LPG1、LPG2‧‧‧線圖案群組
LW2‧‧‧大寬度
S1、S2、S3、S4、S5、S6‧‧‧空間
W1、W2、W3、W4、W5‧‧‧寬度
X1-X1’、X2-X2’、X3-X3’‧‧‧線
結合附圖閱讀以下詳細說明，將更清楚地理解示例性實施例，在附圖中：圖1是根據示例性實施例的包含線圖案的半導體裝置的局部佈局圖，所述線圖案被形成為具有較光刻製程的解析度極限小的大小。
圖2是根據示例性實施例的包含線圖案的半導體裝置的局部佈局圖，所述線圖案被形成為具有較光刻製程的解析度極限小的大小。
圖3A至圖3E是根據示例性實施例的一種將線圖案形成為具有較光刻製程的解析度極限小的大小的方法的各階段的概念性平面圖。
圖4是用於分層次地或垂直地闡釋圖3所示形成線圖案的方 法的概念性剖視圖。
圖5是根據示例性實施例的包含線圖案的半導體裝置的局部佈局圖。
圖6A至圖6I是根據示例性實施例的一種形成半導體裝置的線圖案的方法的各階段的剖視圖。
圖7A至圖7F是根據示例性實施例的一種形成半導體裝置的線圖案的方法的各階段的平面圖。
圖8是根據示例性實施例的具有線圖案的半導體裝置的局部佈局圖。
圖9是根據示例性實施例的具有線圖案的半導體裝置的局部佈局圖。
圖10是根據示例性實施例的具有線圖案的半導體裝置的局部佈局圖。
圖11是根據示例性實施例的具有線圖案的半導體裝置的局部佈局圖。
圖12是根據示例性實施例的包括半導體裝置的記憶卡的方塊圖。
圖13是根據示例性實施例的包括半導體裝置的記憶體系統的方塊圖。
現在將參照其中示出示例性實施例的附圖在下文中更充 分地闡述實施例。然而，示例性實施例可被實施為不同形式，而不應被視為僅限於本文中所述實施例。確切而言，提供該些實施例是為了使此揭露內容透徹及完整，並向熟習此項技術者充分傳達實施例的範圍。在圖式中，為清晰起見，可誇大層及區的厚度。
應理解，當稱一元件(例如，層、區、或晶圓(基板))位於另一元件「上」、「連接至」或「耦合至」另一元件時，所述元件可直接位於所述另一元件或層上、直接連接至、或直接耦合至所述另一元件或層，抑或可存在中間元件或層。相比之下，當稱一元件「直接」位於另一元件或層「上」、「直接連接至」或「直接耦合至」另一元件或層時，則不存在中間元件或層。通篇中相同的編號指代相同的元件。本文中所用用語「及/或」包括相關列出項其中的一或多個項的任意及所有組合。
應理解，儘管本文中可能使用用語「第一」、「第二」等來闡述各種元件、組件、區、層、及/或區段，然而該些元件、組件、區、層、及/或區段不應受限於該些用語。該些用語僅用於區分各個元件、組件、區、層、或區段。因此，在不背離實施例的教示內容的條件下，下文中所論述的第一元件、組件、區、層、或區段亦可被稱為第二元件、組件、區、層、或區段。
在本文中，為易於說明，可使用例如「在...下面」、「下方的」、「在...之上」、「上方的」等闡述空間關係的用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。應理解，該些用語旨在除圖中所繪示的定向以外亦涵蓋所述裝置在使 用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」的元件此時將被定向為在其他元件或特徵「之上」。因此，用語「在...下面」可既涵蓋上方亦涵蓋下方的定向。所述裝置的定向可以其他方式改變(例如，旋轉90度或某些其他角度)，且本文中所闡述的空間關係應結合所改變定向的上下文進行解釋。
本文所用術語僅用於闡述特定實施例，而並非旨在進行限制。當在本說明書中使用本文所用用語「包括」時，是指明所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
本文中參照剖視圖來闡述實施例，該些剖視圖是理想化實施例的示意圖。因此，預期會因例如製造技術及/或容差而偏離圖示形狀。因此，實施例不應被視為僅限於本文中所示區的特定形狀，而是包含由例如製造而引起的形狀偏差。可將實施例中的一或多者加以組合。
本文中，根據示例性實施例的包含線圖案的半導體裝置可為例如高度積體化電路半導體記憶體裝置(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)或快閃記憶體裝置)、處理器(例如，中央處理單元(central processing unit，CPU))、數位訊號處理器(digital signal processor，DSP)、或中央處理單 元及數位訊號處理器的組合、應用專用積體電路(application specific integrated circuit，ASIC)、微機電系統(micro-electro-mechanical system，MEMS)裝置、光電子裝置(optoelectronic device)或顯示器裝置，但所述半導體裝置並非僅限於上述實例。
圖1是根據示例性實施例的包含線圖案的半導體裝置100的局部佈局圖，所述線圖案被形成為具有較光刻製程的解析度極限小的大小。
具體而言，半導體裝置100可包括多個線圖案110，所述多個線圖案110可在第一方向(X軸)上延伸且被排列成在垂直於第一方向的第二方向(Y軸)上彼此間隔開第一空間S1。線圖案110可為具有較光刻製程的解析度極限小的大小的精細圖案。線圖案110可為導電性線圖案，例如金屬線圖案。所述金屬線圖案可由鋁(Al)、鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉻(Cr)、鈷(Co)、或銅(Cu)形成。線圖案110可具有約幾十奈米的寬度W1及W2。
線圖案110可包括線圖案集合116，線圖案集合116包括兩個子線圖案112及114，所述兩個子線圖案112及114被排列成在第二方向上彼此間隔開第一空間S1，且在第二方向上具有第一寬度W1。構成線圖案集合116的子線圖案112及114的第一寬度W1可為半導體裝置100的最小特徵大小1F。最小特徵大小1F可指代在因半導體設計技術的發展而慮及半導體設計規則時半導體 製程的最小線寬。
線圖案110可包括寬寬度線圖案118，寬寬度線圖案118可被排列成在第二方向上彼此間隔開第一空間S1，且在第二方向上具有較第一寬度W1大的第二寬度W2。寬寬度線圖案118可被排列於線圖案集合116的兩側並被排列成在第二方向上彼此間隔開第一空間S1。
位於線圖案110之間的第一空間S1(具體而言，位於子線圖案112與子線圖案114之間的第一空間S1及寬寬度線圖案118與子線圖案112及114之間的第一空間S1)可大於最小特徵大小1F且小於最小特徵大小1F的兩倍(2F)。位於線圖案110之間的第一空間S1可取決於最小特徵大小1F。
由於上述半導體裝置100包括具有不同厚度的線圖案110(即，子線圖案112及114以及寬寬度線圖案118)，因此裝置設計靈活度可得到提高。
圖2是根據示例性實施例的包含線圖案210的半導體裝置200的局部佈局圖，線圖案210被形成為具有較光刻製程的解析度極限小的大小。
具體而言，圖2所示半導體裝置200不同於圖1所示半導體裝置100之處在於，圖2所示線圖案210是以與圖1所示線圖案110不同的方式排列，並使用與圖1所示線圖案110不同的用語來闡述。線圖案210可為具有較光刻製程的解析度極限小的大小的精細圖案。線圖案210可為導電性線圖案，例如金屬線圖 案。
線圖案210可包括第一線圖案212、第二線圖案214、包括兩個子線圖案216及218的第三線圖案集合220、第四線圖案222及第五線圖案224。如上所述，第一線圖案212、第二線圖案214、第三線圖案集合220、第四線圖案222及第五線圖案224可為導電性線圖案。線圖案210的寬度W1及W2中的每一者可為幾十奈米。
第一線圖案212可在第一方向(X軸)上延伸，且在垂直於第一方向的第二方向(Y軸)上具有第一寬度W1。第一線圖案212的第一寬度W1可為半導體裝置200的最小特徵大小1F。第二線圖案214可在第一方向上平行於第一線圖案212延伸，並且被排列成在第二方向上與第一線圖案212間隔開第一空間S1且具有較第一寬度W1大的第二寬度W2。第二線圖案214可為具有較第一線圖案212大的寬度的寬寬度線圖案。
第一空間S1可取決於最小特徵大小1F。第一空間S1可大於最小特徵大小1F且小於最小特徵大小1F的兩倍(2F)。
第三線圖案集合220可在第一方向上平行於第二線圖案214延伸，且被排列成在第二方向上與第二線圖案214間隔開第一空間S1。第三線圖案集合220可包括兩個子線圖案216及218，所述兩個子線圖案216及218可在第二方向上具有第一寬度W1且被排列成彼此間隔開第一空間S1。子線圖案216與子線圖案218之間可不排列有任意的圖案。
第四線圖案222可在第一方向上平行於第三線圖案集合220延伸。第四線圖案222可被排列成在第二方向上與第三線圖案集合220的一側間隔開第一空間S1且具有較第一寬度W1大的第二寬度W2。第四線圖案222可為具有較第一線圖案212及第三線圖案集合220大的寬度的寬寬度線圖案。
第五線圖案224可在第一方向上平行於第四線圖案222延伸，且被排列成在第二方向上與第四線圖案222間隔開第一空間S1。
可構成上述線圖案210的第一線圖案212、第二線圖案214、第三線圖案集合220、第四線圖案222及第五線圖案224可構成一個線圖案群組LPG1。另一個線圖案群組LPG2可被排列成在第二方向上與線圖案群組LPG1間隔開第一空間S1。多個線圖案群組(例如，線圖案群組LPG1及LPG2)可在第二方向上排列。
由於上述半導體裝置200包括具有不同厚度的線圖案210(即第一線圖案212、第二線圖案214、第三線圖案集合220、第四線圖案222及第五線圖案224)，因此半導體裝置200的裝置設計靈活度可得到提高。
在下文中，將參照圖3A至圖3E及圖4來概念性地闡述一種形成圖1及圖2中所示半導體裝置100及200的線圖案110及210的方法。
圖3A至圖3E是根據示例性實施例的一種將線圖案形成為具有較光刻製程的解析度極限小的大小的方法的概念性平面 圖，且圖4是用於分層次地或垂直地闡釋圖3所示形成線圖案的方法的概念性剖視圖。圖4更包括第三方向(Z軸)。
具體而言，圖3A至圖3E及圖4是說明一種使用自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程及鑲嵌(damascene)製程來形成具有不同厚度的線圖案238及240的方法的概念圖。
如圖3A及圖4中所示，所述形成線圖案的方法可包括使用光刻製程來形成多個第一芯軸圖案(230、MP1)的初始製程。第一芯軸圖案230可具有寬度W5。可將第一芯軸圖案230排列成彼此間隔開空間S6。第一芯軸圖案230可因光刻製程的解析度極限而具有寬度W5及空間S6。此外，第一芯軸圖案230的寬度W5及空間S6中的每一者可具有隨後將闡述的半導體裝置的最小特徵大小1F。
此後，如圖4中所示，可在第一芯軸圖案230下方形成第一間隔壁圖案(232、SP1)及第二芯軸圖案(234、MP2)並使第一間隔壁圖案(232、SP1)及第二芯軸圖案(234、MP2)與第一芯軸圖案230的兩個側壁自對準。如圖4中所示，第二芯軸圖案234可對應於第三硬遮罩圖案HM3。
如圖3B中所示，可在第一芯軸圖案230的側壁上形成第一間隔壁圖案232。如圖3C中所示，可在第一芯軸圖案230被移除之後形成第二芯軸圖案234。如圖4中所示，可在垂直地定位於第一間隔壁圖案232下方的位置形成第二芯軸圖案234。如圖3C 中所示，其中形成有第二芯軸圖案234的位置可在平面上相同於其中形成有第一間隔壁圖案232的位置。
第一間隔壁圖案232及第二芯軸圖案234可具有寬度W4。可將第二芯軸圖案234排列成彼此間隔開空間S4。第二芯軸圖案234之間的內部空間S5可對應於第一芯軸圖案230的下部部分。第二芯軸圖案234之間的內部空間S5可對應於第一芯軸圖案230的寬度W5。
隨後，如圖4中所示，可在第二芯軸圖案234下方形成第二間隔壁圖案236、236-1及SP2，並使第二間隔壁圖案236、236-1及SP2與第二芯軸圖案234的兩個側壁自對準。如圖3D中所示，可將第二間隔壁圖案236及236-1形成於第二芯軸圖案234的兩個側壁上。如圖4中所示，第二間隔壁圖案236及236-1可對應於第一硬遮罩圖案HM1及第二硬遮罩圖案HM2。
如圖3D中所示，可將第二間隔壁圖案236及236-1形成於第二芯軸圖案234之間。如圖4中所示，可將第二間隔壁圖案236及236-1垂直地形成於第一芯軸圖案230之間的空間的下方，且垂直地形成於第二芯軸圖案234之間的空間的下方。
如圖3D中所示，可將第二間隔壁圖案236及236-1平面地形成於第二芯軸圖案234內部及外部。如圖4中所示，可將第二間隔壁圖案236及236-1垂直地排列於第一芯軸圖案230及第二芯軸圖案234的下方，並將第二間隔壁圖案236及236-1形成於第二芯軸圖案234內部及外部。
第二間隔壁圖案236及236-1可具有寬度W3。可將被排列於第一芯軸圖案230下方的第二間隔壁圖案236及236-1排列成彼此間隔開空間S2，且將被排列於第二芯軸圖案234下方的第二間隔壁圖案236及236-1排列成彼此間隔開空間S3。
隨後，如圖3E和圖4中所示，可在第二間隔壁圖案236及236-1下方形成線圖案(LP)238及240，並使線圖案(LP)238及240與第二間隔壁圖案236及236-1的兩個側壁自對準。形成於位於第二芯軸圖案234下方的第二間隔壁圖案236-1之間的線圖案238可具有對應於最小特徵大小1F的寬度W1。被排列於第一芯軸圖案230下方的線圖案240可具有大於寬度W1的寬度W2。可將線圖案238排列成彼此間隔開空間S1。
線圖案238可對應於圖1所示線圖案集合116(子線圖案112、子線圖案114)以及圖2所示第一線圖案212及第三線圖案集合220(子線圖案216、子線圖案218)。線圖案240可對應於圖1所示寬寬度線圖案118及圖2所示第四線圖案222。可將線圖案238及240形成於與層間絕緣層(ILD)對應的水平處。
在下文中，將參照圖5闡述參照圖1至圖4所闡述的包含線圖案的半導體裝置。
圖5是根據示例性實施例的包含線圖案的半導體裝置300的局部佈局圖。
具體而言，半導體裝置300可包括高密度區A及低密度區B。高密度區A可為其中形成有單位記憶體裝置的胞元陣列區。 高密度區A可為其中形成有電源墊(power pad)或接地墊(ground pad)的晶片區。低密度區B可為周邊區或核心區，在所述周邊區或核心區中形成有用於驅動在高密度區A中形成的單位記憶體裝置的周邊電路。作為另一選擇，低密度區B可為胞元陣列區的其中形成有寬度相對大的圖案的一部分。此外，高密度區A可為虛設區(dummy region)，所述虛設區不需要用於驅動半導體裝置300而是用於設計或製造半導體裝置300。
高密度區A可包括多個線圖案(例如，線圖案352及354)，所述多個線圖案可具有第一寬度W1及第二寬度W2且彼此平行地延伸。第二寬度W2可大於第一寬度W1。線圖案352及354可被排列成彼此間隔開尺寸相對小的第一空間S1。在高密度區A中，第一寬度W1及第一空間S1可根據欲形成的單位裝置的類型及所期望特性而被任意地設計。第一寬度W1可為半導體裝置300的最小特徵大小1F。第一寬度W1及第一空間S1中的每一者可為幾十奈米。
具有大寬度LW2的第二寬寬度線圖案356可形成於低密度區B中，大寬度LW2為相對大的尺寸。大寬度LW2可為幾十奈米。線圖案352及354可構成形成於胞元陣列區中的多個主動區，且第二寬寬度線圖案356可構成周邊區。此外，線圖案352及354可構成形成於胞元陣列區中的多個精細導電性圖案，且第二寬寬度線圖案356可構成形成於周邊區或胞元陣列區中的具有相對大的寬度的導電性圖案。作為另一選擇，第二寬寬度線圖案 356可構成對準標記(alignment key)。
儘管為簡潔起見，圖5說明其中高密度區A與低密度區B彼此分隔開的情形，然而高密度區A與低密度區B可彼此連接。舉例而言，形成於高密度區A中的線圖案352可連接至形成於低密度區B中的第二寬寬度線圖案356。
現在將參照圖6A至圖6I及圖7A至圖7F闡述一種形成根據示例性實施例的圖5所示半導體裝置300的方法。
圖6A至圖6I是根據示例性實施例的一種形成半導體裝置的線圖案的方法的過程操作的剖視圖。圖7A至圖7F是根據示例性實施例的一種形成半導體裝置的線圖案的方法的過程操作的平面圖。
在圖6A至圖6I中，在低密度區B中說明沿圖5所示線X2-X2’截取的部分。圖7A至圖7F是圖6A至圖6I的高密度區A的平面圖，其說明依序的過程操作。圖7A至圖7F所示線X3-X3’可對應於圖5所示線X1-X1’。
參照圖6A及圖7A，可在基板302的高密度區A及低密度區B上形成層間絕緣層305、第一硬遮罩層310、第二硬遮罩層315及第三硬遮罩層320。可在形成於高密度區A上的第三硬遮罩層320上形成第一芯軸圖案330。第一硬遮罩層310、第二硬遮罩層315及第三硬遮罩層320可由氮化矽層、多晶矽層或碳層形成。
第一芯軸圖案330可對應於圖3A及圖4所示第一芯軸圖案230。如圖7A中所示，第一芯軸圖案330可在第一方向(X軸) 上延伸並在垂直於第一方向的第二方向(Y軸)上彼此間隔開。
可僅在高密度區A中而非低密度區B中的第三硬遮罩層320上形成第一芯軸圖案330。基板302可為半導體基板，例如矽基板。可在層間絕緣層305下方的基板302上形成構成半導體裝置的元件(例如，源極區及汲極區以及閘電極)。
第一芯軸圖案330可具有寬度W5。可將第一芯軸圖案330形成為彼此間隔開空間S6。可由欲最終形成的線圖案的目標寬度來決定第一芯軸圖案330的寬度W5及第一芯軸圖案330之間的空間S6。具體而言，可由欲最終形成的線圖案的最小特徵大小1F來決定第一芯軸圖案330之間的空間S6。空間S6可大於最小特徵大小的三倍(3F)且小於最小特徵大小的四倍(4F)。
可藉由第一芯軸圖案330之間的空間S6而使第三硬遮罩層320暴露出一大於3F且小於4F的寬度。第一芯軸圖案330可由相對於第三硬遮罩層320具有蝕刻選擇性的材料形成。
參照圖6B及圖7B，可在高密度區A及低密度區B中形成第一間隔壁層(未示出)，以覆蓋第一芯軸圖案330的表面及第三硬遮罩層320的被暴露出的表面。可對第一間隔壁層進行回蝕直至第三硬遮罩層320的頂面被暴露出為止，以使得可在高密度區A中的第一芯軸圖案330的兩個側壁上形成第一間隔壁圖案332。儘管圖6B說明具有矩形形狀的第一間隔壁圖案332，然而可對第一間隔壁圖案332的上部部分進行回蝕或修圓。
第一間隔壁圖案332可由相對於第一芯軸圖案330及第 三硬遮罩層320中的每一者具有蝕刻選擇性的材料形成。如圖7B中所示，第一間隔壁圖案332可在第一方向(X軸)上延伸且排列成在垂直於第一方向的第二方向上彼此間隔開。可將第一間隔壁圖案332形成為環繞第一芯軸圖案330。
可將第一間隔壁圖案332的寬度W4設定成等於最小特徵大小1F。可將形成於第一芯軸圖案330的側壁上的第一間隔壁圖案332排列成彼此間隔開空間S4。第一間隔壁圖案332之間的空間S4可在平面上相同於參照圖3B所述者。
參照圖6C及圖7C，如圖6C中所示，可蝕刻並移除第一芯軸圖案330。可藉由在高密度區A及低密度區B中使用第一間隔壁圖案332作為蝕刻遮罩，執行自對準方法來蝕刻第三硬遮罩層320，以使得可在高密度區A中形成第三硬遮罩圖案334。
第三硬遮罩圖案334可對應於圖3C所示第二芯軸圖案234。第三硬遮罩圖案334可具有與第一間隔壁圖案332相似的寬度W4。可將第三硬遮罩圖案334的寬度W4設定成等於最小特徵大小1F。第三硬遮罩圖案334的寬度W4及第三硬遮罩圖案334之間的空間S4及S5可在平面上相同於參照圖3C所述者。
參照圖6D及圖7D，在第一間隔壁圖案332被移除之後，可在第三硬遮罩圖案334的兩個側壁上形成第二間隔壁圖案336。儘管圖6D說明具有矩形形狀的第二間隔壁圖案336，然而可對第二間隔壁圖案336的上部部分進行回蝕及修圓。
第二間隔壁圖案336可具有寬度W3。如圖6C及圖7C 中所示的被排列於第一芯軸圖案330之間的空間下方的第三硬遮罩圖案334之間的空間S4可對應於第二間隔壁圖案336的寬度W3。
因此，第二間隔壁圖案336可完全填充被排列於第一芯軸圖案330下方的第一間隔壁圖案332之間的空間。當第二間隔壁圖案336完全填充被排列於第一芯軸圖案330下方的第一間隔壁圖案332之間的空間時，在後續製程中可不在第二間隔壁圖案336下方形成線圖案。在平面圖中，第二間隔壁圖案336之間的空間S2可相同於參照圖3D所述者。
參照圖6E及圖7E，可移除第三硬遮罩圖案334。此後，可藉由使用第二間隔壁圖案336作為蝕刻遮罩執行自對準方法來蝕刻第二硬遮罩層315，以使得可在高密度區中形成第二硬遮罩圖案338。
可將被排列於第一芯軸圖案330下方的第二硬遮罩圖案338排列成彼此間隔開空間S2。可將被排列於第三硬遮罩圖案334下方的第二硬遮罩圖案338排列成彼此間隔開空間S3。第二硬遮罩圖案338之間的空間S2及S3可相同於參照圖3D所述者。
參照圖6F及圖6G，移除第二間隔壁圖案336，且可藉由使用第二硬遮罩圖案338作為蝕刻遮罩執行自對準方法來蝕刻第一硬遮罩層310，藉此形成第一硬遮罩圖案340。
隨後，如圖6G中所示，移除第二硬遮罩圖案338，且可藉由使用第一硬遮罩圖案340作為蝕刻遮罩執行自對準方法來蝕 刻層間絕緣層305，藉此形成多個溝槽，例如溝槽342、344及346。因此，形成於高密度區A中的溝槽342的寬度W1可為後續製程中的線圖案的最小特徵大小1F。形成於高密度區A中的溝槽344的寬度W2可為後續製程中的寬寬度線圖案的寬度。
參照圖6H、圖6I及圖7F，如圖6H中所示，可在溝槽342、344及346中形成導電性層348及350。此後，如圖6I中所示，可對導電性層348及350進行回蝕以形成線圖案352、354及356。可使用鑲嵌製程形成線圖案352、354及356。
形成於高密度區A中的線圖案352的寬度W1可為最小特徵大小1F。線圖案354可為具有較線圖案352大的寬度W2的寬寬度線圖案。可將線圖案352及354排列成彼此間隔開空間S1。可在低密度區B中形成第二寬寬度線圖案356。
圖8是根據示例性實施例的具有線圖案400的半導體裝置的局部佈局圖。
具體而言，線圖案400可包括線圖案集合406，線圖案集合406包括具有第一寬度W1的兩個子線圖案402及404。構成線圖案集合406的子線圖案402及404的第一寬度W1可為最小特徵大小1F。線圖案400可包括寬寬度線圖案408，寬寬度線圖案408可被排列成在第二方向上與線圖案集合406的一側間隔開第一空間S1且在第二方向具有較第一寬度W1大的第二寬度W2。
線圖案400可對應於圖1及圖2所示線圖案110及210。線圖案400各自的相應一側上可形成有接觸墊C。接觸墊C可連 接至子線圖案402及404以及寬寬度線圖案408。接觸墊C可在子線圖案404及402的以及寬寬度線圖案408的在第一方向上彼此相對的部分上依序形成。
具有較子線圖案402及404以及寬寬度線圖案408大的寬度的突出圖案410可連接至線圖案400的右端部。接觸墊C可形成於突出圖案410上。相鄰的突出圖案410可被排列成彼此間隔開空間S1。空間S1可大於最小特徵大小1F且小於最小特徵大小1F的兩倍(2F)。因此，突出圖案410可不彼此連接而是被形成為獨立的圖案。
線圖案400的左端部可被形成為線形狀，且在線圖案400的左端部中可不形成突出圖案。在線圖案400的左端部中可形成有E形輔助圖案412，以與子線圖案402及404以及寬寬度線圖案408間隔開。輔助圖案412可被排列成與子線圖案402及404間隔開空間S1。如上所述，子線圖案402及404、寬寬度線圖案408、以及輔助圖案412可不彼此連接而是被形成為獨立的圖案。
圖9是根據示例性實施例的具有線圖案500的半導體裝置的局部佈局圖。
具體而言，線圖案500可包括線圖案集合506，線圖案集合506包括具有第一寬度W1的兩個子線圖案502及504。構成線圖案集合506的子線圖案502及504的第一寬度W1可為最小特徵大小1F。線圖案500可包括寬寬度線圖案508，寬寬度線圖案508可被排列成在第二方向上與線圖案集合506的一側間隔開第 一空間S1且在第二方向上具有較第一寬度W1大的第二寬度W2。
線圖案500可對應於圖1及圖2所示線圖案110及210。線圖案500的一側上可形成有接觸墊C。接觸墊C可連接至子線圖案502及504以及寬寬度線圖案508。接觸墊C可在第二方向上沿子線圖案502及504的以及寬寬度線圖案508的在第一方向上彼此相對的部分上的兩條線依序形成。
具有較子線圖案502及504以及寬寬度線圖案508大的寬度的突出圖案510可連接至線圖案500的左端部及右端部。接觸墊C可形成於突出圖案510上。作為另一選擇，突出圖案510可在正的第二方向及負的第二方向上自線圖案500突出。相鄰的突出圖案510可被排列成彼此間隔開第一空間(或分隔距離)S1。第一空間S1可大於最小特徵大小1F且小於最小特徵大小1F的兩倍(2F)。因此，突出圖案510可不彼此連接而是被形成為獨立的圖案。
此外，線圖案500的左端部及右端部中可形成有棒形的輔助圖案512，棒形的輔助圖案512與子線圖案502及504以及寬寬度線圖案508間隔開。輔助圖案512可被排列成與子線圖案502及504以及寬寬度線圖案508間隔開第一空間S1。如上所述，子線圖案502及504、寬寬度線圖案508、以及輔助圖案512可不彼此連接而是被形成為獨立的圖案。
圖10是根據示例性實施例的具有線圖案600的半導體裝置的局部佈局圖。
具體而言，線圖案600可包括線圖案集合606，線圖案集合606包括具有第一寬度W1的兩個子線圖案602及604。構成線圖案集合606的子線圖案602及604的第一寬度W1可為最小特徵大小1F。線圖案600可包括寬寬度線圖案608，寬寬度線圖案608可被排列成在第二方向上與線圖案集合606的一側間隔開第一空間S1且在第二方向上具有較第一寬度W1大的第二寬度W2。
線圖案600可對應於圖1及圖2所示線圖案110及210。線圖案600的相應一側上可形成有接觸墊C。接觸墊C可連接至子線圖案602及604以及寬寬度線圖案608。接觸墊C可在第二方向上沿子線圖案602及604的以及寬寬度線圖案608的在第一方向上彼此相對的部分上的兩條線依序形成。
具有較子線圖案602及604以及寬寬度線圖案608大的寬度的突出圖案610可連接至線圖案600的左端部及右端部。接觸墊C可形成於突出圖案610中。作為另一選擇，突出圖案610可在負的第二方向及正的第二方向上自線圖案600的左端部及右端部突出。
相鄰的突出圖案610可被排列成彼此間隔開第一空間(或分隔距離)S1。空間S1可大於最小特徵大小1F且小於最小特徵大小1F的兩倍(2F)。因此，突出圖案610可不彼此連接而是被形成為獨立的圖案。
此外，線圖案600的左端部及右端部中可形成有輔助圖案612。輔助圖案612可連接至子線圖案604及突出圖案610並被 排列成彼此間隔開。突出圖案610之間的空間、輔助圖案612之間的空間、及突出圖案610與輔助圖案612之間的空間可為第一空間S1。如上所述，突出圖案610與輔助圖案612可不彼此連接而是被形成為獨立的圖案。
圖11是根據示例性實施例的具有線圖案700的半導體裝置的局部佈局圖。
具體而言，線圖案700可包括線圖案集合706，線圖案集合706包括具有第一寬度W1的兩個子線圖案702及704。構成線圖案集合706的子線圖案702及704的第一寬度W1可為最小特徵大小1F。線圖案700可包括寬寬度線圖案708，寬寬度線圖案708可被排列成在第二方向上與線圖案集合706的一側間隔開第一空間S1且在第二方向上具有較第一寬度W1大的第二寬度W2。
線圖案700可對應於圖1及圖2所示線圖案110及210。線圖案700的相應一側上可形成有接觸墊C。接觸墊C可連接至子線圖案702及704以及寬寬度線圖案708。接觸墊C可在第二方向上沿子線圖案702及704的以及寬寬度線圖案708的在第一方向上彼此相對的部分上的六條線依序形成。視需要而定，接觸墊C可在第二方向上沿子線圖案702及704的以及寬寬度線圖案708的在第一方向上彼此相對的部分上的三條線、四條線或五條線依序形成。
具有較子線圖案702及704以及寬寬度線圖案708大的寬度的突出圖案710可連接至線圖案700的第一群組LPG1的右端 部。接觸墊C可形成於突出圖案710上。突出圖案710可在第二方向上自線圖案700的右端部突出。輔助圖案712可形成於線圖案700的第一群組LPG1的左端部上且連接至子線圖案702及704以及寬寬度線圖案708。
突出圖案710及輔助圖案712中的相鄰圖案之間的空間(或分隔距離)可為第一空間S1。第一空間S1可大於最小特徵大小1F且小於最小特徵大小1F的兩倍(2F)。因此，突出圖案710及輔助圖案712可不彼此連接而是被形成為獨立的圖案。
具有較子線圖案702及704以及寬寬度線圖案708大的寬度的突出圖案714可連接至線圖案700的第二群組LPG2的左端部。突出圖案714上可形成有接觸墊C。突出圖案714可在負的第二方向上自線圖案700的左端部突出。輔助圖案716可形成於線圖案700的第二群組LPG2的右端部上且連接至子線圖案702及704以及寬寬度線圖案708。
突出圖案714及輔助圖案716中的相鄰圖案之間的空間(或分隔距離)可為第一空間S1。第一空間S1可大於最小特徵大小(1F)且小於最小特徵大小的兩倍(2F)。因此，突出圖案714與輔助圖案716可不彼此連接而是被形成為獨立的圖案。
圖12是根據示例性實施例的包括半導體裝置的記憶卡800的方塊圖。
參照圖12，記憶卡800可包括：記憶體控制器820，用以產生命令(command)及位址訊號(address signal)C/A；以及 記憶體模組810，例如包括一或多個快閃記憶體裝置的快閃記憶體。記憶體控制器820可包括：主機介面(interface，I/F)823，用以將命令及位址訊號C/A傳送至主機或自主機接收命令及位址訊號C/A；以及記憶體介面825，用以將命令及位址訊號C/A再次傳送至記憶體模組810或自記憶體模組810接收命令及位址訊號C/A。主機介面823、控制器824及記憶體介面825可經由共用匯流排而與控制器記憶體821(例如，靜態隨機存取記憶體)及處理器822(例如，中央處理單元)通訊。
記憶體模組810可自記憶體控制器820接收命令及位址訊號C/A，因應於所述命令及位址訊號C/A而將資料儲存於形成於記憶體模組810上的記憶體裝置中的至少一者中，並自所述記憶體裝置中的至少一者搜索資料。記憶體裝置中的每一者可包括多個可定址記憶體胞元及包括解碼器，所述解碼器用以接收命令及位址訊號C/A，並產生列訊號及行訊號，以在程式操作及讀取操作期間存取可定址記憶體胞元中的至少一者。
記憶卡800的元件(包括記憶體控制器820、包括於記憶體控制器820中的電子裝置(控制器記憶體821、處理器822、主機介面823、控制器824及記憶體介面825)、以及記憶體模組810)中的每一者可包括根據示例性實施例中的一者的包含線圖案的半導體。
圖13是根據示例性實施例的包括半導體裝置的記憶體系統900的方塊圖。
具體而言，記憶體系統900可包括處理器930(例如，中央處理單元)、隨機存取記憶體940、使用者介面950及數據機920，處理器930、隨機存取記憶體940、使用者介面950及數據機920可經由共用匯流排960而彼此通訊。記憶體系統900的元件中的每一者可經由共用匯流排960而將訊號傳送至記憶卡910並自記憶卡910接收訊號。記憶卡910可包括記憶體控制器912及快閃記憶體911。
記憶體系統900的元件(包括記憶卡910、處理器930、隨機存取記憶體940、使用者介面950及數據機920)中的每一者可包括根據示例性實施例中的一者的包含線圖案的半導體裝置。記憶體系統900可應用於各種電子應用領域。舉例而言，記憶體系統900可應用於固態驅動機(solid-state drive，SSD)、互補金屬氧化物半導體(complementary-metal-oxide semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)及電腦應用晶片組(computer application chip set)。
本文所揭露的記憶體系統及記憶體裝置可藉由包括以下的各種半導體封裝中的任意一者進行封裝：球柵陣列(ball grid array，BGA)、晶片級封裝(chip-scale package，CSP)、塑膠帶引線晶片載體(plastic leaded chip carrier，PLCC)、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)、多晶片封裝(multi-chip package，MCP)、晶圓級製作封裝(wafer-level fabricated package，WFP)、及晶圓級處理堆疊封裝(wafer-level processed stack package，WSP)，但實施例並非僅限於此。
儘管已參照實施例的示例性實施例具體示出並闡述了實施例，然而應理解，可對其作出形式及細節上的各種改變，而此並不背離以下申請專利範圍的精神及範圍。
1F‧‧‧最小特徵大小
100‧‧‧半導體裝置
110‧‧‧線圖案
112、114‧‧‧子線圖案
116‧‧‧線圖案集合
118‧‧‧寬寬度線圖案
S1‧‧‧第一空間
W1‧‧‧第一寬度
W2‧‧‧第二寬度

Claims (9)

  1. 一種半導體裝置，包括：多個線圖案，當以平面視圖來看，所述多個線圖案在第一方向上延伸且被排列成在垂直於所述第一方向的第二方向上彼此間隔開第一空間，其中所述多個線圖案包括：包括兩個子線圖案的線圖案集合，所述兩個子線圖案被排列成在所述第二方向上彼此間隔開所述第一空間，且在所述第二方向上具有最小特徵大小(1F)的第一寬度，以及寬寬度線圖案，被排列成在所述第二方向上與所述線圖案集合的一側間隔開所述第一空間，且在所述第二方向上具有較所述第一寬度大的第二寬度，其中多個寬寬度線圖案被排列成在所述第二方向上與所述線圖案集合的兩側間隔開所述第一空間。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述線圖案之間的所述第一空間取決於所述最小特徵大小，且所述線圖案之間的所述第一空間大於所述最小特徵大小且小於所述最小特徵大小的兩倍(2F)。
  3. 如申請專利範圍第1項所述的半導體裝置，其中在所述第一方向上，在所述線圖案集合的一側端部及所述寬寬度線圖案的一側端部上排列有接觸墊。
  4. 一種半導體裝置，包括： 多個線圖案，在第一方向上延伸且被排列成在垂直於所述第一方向的第二方向上彼此間隔開第一空間，其中所述線圖案包括：包括兩個子線圖案的線圖案集合，所述兩個子線圖案被排列成在所述第二方向上彼此間隔開所述第一空間，且在所述第二方向上具有最小特徵大小(1F)的第一寬度，以及寬寬度線圖案，被排列成在所述第二方向上與所述線圖案集合的一側間隔開所述第一空間，且在所述第二方向上具有較所述第一寬度大的第二寬度，其中在所述第一方向上及所述第二方向上排列有輔助圖案，所述輔助圖案與所述線圖案集合及所述寬寬度線圖案間隔開所述第一空間。
  5. 一種半導體裝置，包括：第一線圖案，在第一方向上延伸且在垂直於所述第一方向的第二方向上具有最小特徵大小(1F)的第一寬度；第二線圖案，在所述第一方向上平行於所述第一線圖案延伸，所述第二線圖案被排列成在所述第二方向上與所述第一線圖案間隔開第一空間，且所述第二線圖案具有較所述第一寬度大的第二寬度；第三線圖案集合，在所述第一方向上平行於所述第二線圖案延伸，所述第三線圖案集合被排列成在所述第二方向上與所述第二線圖案間隔開所述第一空間，所述第三線圖案集合包括兩個子 線圖案，所述兩個子線圖案在所述第二方向上具有所述第一寬度，且所述兩個子線圖案被排列成彼此間隔開所述第一空間；第四線圖案，在所述第一方向上平行於所述第三線圖案集合延伸，所述第四線圖案被排列成在所述第二方向上與所述第三線圖案集合的一側相距所述第一空間，且所述第四線圖案具有較所述第一寬度大的所述第二寬度；以及第五線圖案，在所述第一方向上平行於所述第四線圖案延伸，所述第五線圖案被排列成在所述第二方向上與所述第四線圖案間隔開所述第一空間，所述第五線圖案在所述第二方向上具有所述第一寬度。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第一線圖案、所述第二線圖案、所述第三線圖案集合、所述第四線圖案及所述第五線圖案構成一個線圖案群組，其中多個線圖案群組被排列成在所述第二方向上彼此間隔開所述第一空間。
  7. 一種半導體裝置，包括：層間絕緣層，位於基板上；多個溝槽，位於所述層間絕緣層中並被排列成彼此間隔開第一空間；以及多個線圖案，隱埋於所述溝槽中，相對於所述基板的上表面，所有所述多個線圖案的底部都在相同的高度處，所述線圖案包括：具有兩個子線圖案的線圖案集合，所述兩個子線圖案具有 最小特徵大小(1F)的第一寬度，以及第一寬寬度線圖案，被排列於所述線圖案集合的一側且具有較所述第一寬度大的第二寬度。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述溝槽具有所述第一寬度及所述第二寬度，所述線圖案集合的所述兩個子線圖案隱埋於具有所述第一寬度的溝槽中，且所述第一寬寬度線圖案隱埋於具有所述第二寬度的溝槽中。
  9. 如申請專利範圍第7項所述的半導體裝置，其中所述線圖案集合及所述第一寬寬度線圖案是導電性線圖案，且在所述線圖案集合及所述第一寬寬度線圖案中排列有接觸墊。
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